JPH07193237A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH07193237A JP33171693A JP33171693A JPH07193237A JP H07193237 A JPH07193237 A JP H07193237A JP 33171693 A JP33171693 A JP 33171693A JP 33171693 A JP33171693 A JP 33171693A JP H07193237 A JPH07193237 A JP H07193237A
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Abstract

(57)【要約】 【目的】 本発明はリーク電流の発生が抑制された、サ
リサイド構造を有するＬＤＤＭＯＳＦＥＴを得ることを
最も主要な特徴とする。 【構成】 シリコン基板１の上にゲート電極４が設けら
れる。シリコン基板１の主表面中であって、ゲート電極
４の両側に１対のソース／ドレイン層５が設けられる。
一対のソース／ドレイン層５の表面に、ＣｏＳｉ2 で示
される金属シリサイド膜１１が設けられる。金属シリサ
イド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と、
最も膜厚の小さい最小膜厚部分の膜厚との差は、３０ｎ
ｍ未満にされている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置の
製造方法に関するものであり、より特定的には、シリサ
イド構造のトランジスタにおいて、リーク電流を防止す
ることができるように改良された半導体装置に関する。
この発明は、さらにそのような半導体装置の製造方法に
関する。
【０００２】
【従来の技術】ＭＯＳトランジスタの微細化に伴って、
トランジスタのソース／ドレインを構成する不純物拡散
層の抵抗上昇に起因した遅延が顕在化している。これを
解決する手段として、サリサイド（Ｓａｌｉｃｉｄｅ，
Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅの略）Ｍ
ＯＳトランジスタが提案されている。これは、ゲートポ
リシリコン上とソース・ドレイン上にのみ、自己整合的
に高融点金属シリサイドを形成し、抵抗の低減を図った
トランジスタ構造のことである。
【０００３】図２０〜図２５は、従来のサリサイド構造
を有するＬＤＤＭＯＳトランジスタの製造方法の主要工
程を示す図である。
【０００４】図２０を参照して、シリコン基板１の主表
面に、素子領域を他の素子領域から分離するための素子
分離用絶縁膜２を形成する。素子領域の上に、ゲート絶
縁膜３とゲート電極４を形成する。ゲート電極４をマス
クにして、シリコン基板１の主表面にソース／ドレイン
層５の低濃度不純物拡散層５ａ（１０17〜１０18ａｔｏ
ｍｓ／ｃｍ3 ）を形成する。ゲート電極４の側壁にサイ
ドウォールスペーサ６を形成する。ゲート電極４とサイ
ドウォールスペーサ６をマスクにして、シリコン基板１
の主表面に不純物イオンを注入し、ソース／ドレイン層
５の高濃度不純物拡散層５ｂ（１０19〜１０20ａｔｏｍ
ｓ／ｃｍ3 ）を形成する。
【０００５】図２１を参照して、ソース／ドレイン層５
の表面に接触するように金属膜８（膜厚１５０Å）を、
スパッタリング法により、シリコン基板１の上に形成す
る。金属膜８には、たとえば、Ｃｏ膜を使用される。金
属膜８の表面を被覆するように、金属窒化膜９を形成す
る。金属窒化膜９には、たとえば、ＴａＮ膜を使用す
る。
【０００６】図２２を参照して、真空または不活性雰囲
気（Ｎ2 ，Ａｒ等）下で、ランプアニールを行なうこと
により（４５０〜５００℃，１分間）、シリコン基板１
と金属膜８とが接触する部分をシリサイド化し、かつゲ
ート電極４と金属膜８とが接触する部分をシリサイド化
する。これにより、ソース／ドレイン層５の表面とゲー
ト電極４の表面に、Ｃｏ2 ＳｉまたはＣｏＳｉから形成
される第１の金属シリサイド膜１０を形成される。な
お、金属窒化膜９は、アニール時に金属膜８が酸化され
るのを防止するの働きがあり、さらに、サイドウォール
スペーサ６の表面に、金属シリサイド膜が形成されるの
を抑制する働きがある。
【０００７】図２２と図２３を参照して、ウェットエッ
チングにより、金属窒化膜９と、金属膜８の未反応部分
を除去する。
【０００８】図２３と図２４（ａ）を参照して、真空ま
たは不活性雰囲気（Ｎ2 ，Ａｒ等）下で、ランプアニー
ルを行なう（７００〜８００℃，１分間）ことにより、
第１の金属シリサイド膜１０と、シリコン基板１のＳｉ
およびゲート電極４のＳｉとをさらに反応させ、ＣｏＳ
ｉ2 からなる、低抵抗（２０μΩｃｍ以下）の第２の金
属シリサイド膜１１を形成する。なお、図２４（ｂ）
は、第２の金属シリサイド膜１１の部分拡大図である。
【０００９】図２５を参照して、層間絶縁膜３０をシリ
コン基板１の上に形成し、さらに、金属配線３１を形成
し、半導体装置を完成させる。
【００１０】なお、上記従来例では、図２１を参照し
て、金属窒化膜９を形成したのち、第１の金属シリサイ
ド膜８を形成する場合を例示したが、金属窒化膜９を形
成せずに、直接アニールし、第１のシリサイド膜１０を
形成する、より先の従来技術も知られている。図２０〜
図２５に示す従来の技術は、このより先の従来の技術を
改良したものである。
【００１１】
【発明が解決しようとする課題】サリサイド構造を有す
るトランジスタの従来の製造方法は、以上のように行わ
れていたので、次のような問題点があった。
【００１２】すなわち、図２４（ａ），（ｂ）を参照し
て、第２の金属シリサイド膜１１の表面および下面の凹
凸が大きくなり、ひいては、第２の金属シリサイド膜１
１の最も膜厚の大きい最大膜厚部分の膜厚ｔmax と、最
も膜厚の小さい最小膜厚部分の膜厚ｔmin との差が、３
０〜５０ｎｍに達する。それゆえに、浅い接合（ｘz〜
０．１２μｍ）を有するトランジスタの場合、第２の金
属シリサイド膜１１の一部が、点線で示す接合部にまで
達し、ひいては、リーク電流が発生する。その結果、ダ
イオード特性が破壊され、かつトランジスタが正常に動
作しないという問題点があった。
【００１３】それゆえに、この発明の目的は、高速動作
を可能とする、サリサイド構造を有するトランジスタを
提供することにある。
【００１４】この発明の他の目的は、サリサイド構造を
有するトランジスタにおいて、リーク電流が発生しない
ように改良することにある。
【００１５】この発明のさらに他の目的は、半導体装置
の製造方法において、表面が平滑なシリサイド膜を形成
する方法を提供することにある。
【００１６】この発明のさらに他の目的は、浅い接合部
を有するトランジスタにも適用できる、シリサイド膜の
形成方法を提供することである。
【００１７】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、シリコン基板を備える。上記シリコ
ン基板の上にゲート電極が設けられる。上記シリコン基
板の主表面中であって、上記ゲート電極の両側に、一対
のソース／ドレイン層が設けられている。上記一対のソ
ース／ドレイン層の表面に、一般式ＭｅＳｉ2 （式中、
Ｍｅは金属を表わす）で示される金属シリサイド膜が設
けられている。上記金属シリサイド膜の最も膜厚の大き
い最大膜厚部分の膜厚と、最も膜厚の小さい最小膜厚部
分の膜厚との差は３０ｎｍ未満にされている。
【００１８】この発明の好ましい実施態様によれば、上
記ゲート電極の表面中にも、一般式ＭｅＳｉ2 （式中、
Ｍｅは金属を表わす）で示される金属シリサイド膜が設
けられる。
【００１９】この発明の第２の局面に従う半導体装置
は、シリコン基板を備える。上記シリコン基板の主表面
中に、ベース領域とエミッタ領域とコレクタ領域とが形
成される。上記シリコン基板の上であって、かつ上記エ
ミッタ領域に接触するように、エミッタ電極が設けられ
ている。上記ベース領域および上記コレクタ領域のそれ
ぞれの表面の上に、一般式ＭｅＳｉ2 （式中、Ｍｅは金
属を表わす）で示される金属シリサイド膜が設けられて
いる。上記金属シリサイド膜の最も膜厚の大きい最大膜
厚部分の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚
との差は、３０ｎｍ未満にされている。
【００２０】この発明の第３の局面に従う半導体装置
は、シリコン基板を備える。上記シリコン基板の上にゲ
ート電極が設けられる。上記シリコン基板の主表面中で
あって、上記ゲート電極の両側に、一対のソース／ドレ
イン層が設けられる。上記一対のソース／ドレイン層の
表面に、一般式Ｍｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅ
は金属を表わす）で示される金属シリサイド膜が設けら
れる。上記シリサイド膜の上に、金属膜が設けられてい
る。
【００２１】この発明の第４の局面に従う半導体装置の
製造方法においては、まず、シリコン基板の上にゲート
電極を形成する。上記シリコン基板の主表面中であっ
て、上記ゲート電極の両側に、一対のソース／ドレイン
層を形成する。上記一対のソース／ドレイン層の表面に
接触するように、金属膜を、上記シリコン基板の上に形
成する。上記シリコン基板を第１の温度で熱処理し、そ
れによって、上記一対のソース／ドレイン層の表面に、
一般式Ｍｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を
表わす）で示される第１の金属シリサイド膜を形成す
る。上記金属膜の未反応部分を除去する。上記第１の金
属シリサイド膜に接触するように、上記シリコン基板の
上に、該第１の金属シリサイド膜を上から押さえるプレ
ス用膜を、第２の温度で形成する。上記シリコン基板を
第３の温度で熱処理し、上記第１の金属シリサイド膜を
一般式ＭｅＳｉ2 （式中、Ｍｅは金属を表わす）で示さ
れる第２の金属シリサイド膜に変える。上記プレス用膜
を除去する。上記ゲート電極を覆うように上記シリコン
基板の上に層間絶縁膜を形成する。上記層間絶縁膜中
に、上記一対のソース／ドレイン層の少なくとも一方の
表面を露出させるためのコンタクトホールを形成する。
上記コンタクトホールを通って、上記第２の金属シリサ
イド膜を介在させて、上記一対のソース／ドレイン層の
一方に電気的接続される電極配線を形成する。
【００２２】この発明の好ましい実施態様によれば、上
記第２の温度を、上記第３の温度よりも低くして行な
う。
【００２３】この発明のさらに好ましい実施態様によれ
ば、上記プレス用膜は、金属窒化膜、金属カーバイド膜
および金属ボライド膜からなる群より選ばれる。
【００２４】この発明の第５の局面に従う半導体装置の
製造方法においては、シリコン基板の上にゲート電極を
形成する。上記シリコン基板の主表面中であって、上記
ゲート電極の両側に、一対のソース／ドレイン層を形成
する。上記一対のソース／ドレイン層の表面に接触する
ように、上記シリコン基板の上に金属膜を形成する。上
記シリコン基板を第１の温度で熱処理し、それによっ
て、上記一対のソース／ドレイン層の表面に、一般式Ｍ
ｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わす）
で示されるシリサイド膜を形成する。上記金属膜を覆う
未反応部分を除去する。上記シリサイド膜の上に金属膜
を選択成長させる。上記ゲート電極を覆うように、上記
シリコン基板の上に層間絶縁膜を形成する。上記層間絶
縁膜中に上記金属膜の表面の一部を露出させるためのコ
ンタクトホールを形成する。上記コンタクトホールを通
って、上記金属膜を介在させて、上記ソース／ドレイン
層に電気的接続される電極配線を形成する。
【００２５】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、金属シリサイド膜の最も膜厚の大きい最大膜厚部分
の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚との差
が３０ｎｍ未満にされている。したがって、金属シリサ
イド膜の下面は平滑になており、ひいては、浅い接合を
有するトランジスタに適用しても、この金属シリサイド
膜は、接合部にまで達しない。
【００２６】この発明の第２の局面に従う半導体装置に
おいても、金属シリサイド膜の最も膜厚の大きい最大膜
厚部分の膜厚と最も膜厚の小さい最小膜厚部分の膜厚と
の差が３０ｎｍ未満にされている。したがって、金属シ
リサイド膜の下面は平坦になっている。
【００２７】この発明の第３の局面に従う半導体装置に
おいては、一対のソース／ドレイン層の表面に、一般式
Ｍｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わ
す）で示される金属シリサイド膜が設けられ、さらに、
該金属シリサイド膜の上に金属膜が設けられている。一
般式Ｍｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表
わす）で示される金属シリサイド膜の下面は平坦である
ため、浅い接合を有するトランジスタに適用しても、こ
の金属シリサイド膜は接合部にまで達しない。また、金
属シリサイド膜の上に設けられた金属膜は、この金属シ
リサイド膜の抵抗を下げる。
【００２８】この発明の第４の局面に従う半導体装置の
製造方法によれば、第１の金属シリサイド膜の上にプレ
ス用膜を形成しているので、第１の金属シリサイド膜が
第２の金属シリサイド膜に変化するとき、該第２の金属
シリサイド膜に応力が加えられる。
【００２９】この発明の第５の局面に従う半導体装置の
製造方法によれば、一般式Ｍｅ2 ＳｉまたはＭｅＳｉ
（式中、Ｍｅは金属を表わす）で示される第１の金属シ
リサイド膜の上に選択的に金属膜を選択成長させること
により、サリサイド構造を有するトランジスタを作る。
一般式Ｍｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を
表わす）で示される第１の金属シリサイド膜の下面は、
一般式ＭｅＳｉ2 （式中、Ｍｅは金属を表わす）で示さ
れる第２の金属シリサイド膜と異なり、平坦である。ま
た、第１の金属シリサイド膜は、第２の金属シリサイド
膜に比べて抵抗が大きいが、該第１の金属シリサイド膜
の上に低抵抗の金属膜を形成するので、抵抗の小さいサ
リサイド構造のトランジスタが得られる。
【００３０】
【実施例】以下、この発明の実施例を図について説明す
る。
【００３１】実施例１ 図１は、実施例１に係る、サリサイド構造を有するＬＤ
ＤＭＯＳトランジスタの断面図である。当該ＬＤＤＭＯ
Ｓトランジスタは、シリコン基板１を備える。シリコン
基板１の主表面中に、素子領域を他の素子領域から分離
するための素子分離用絶縁膜２が設けられている。素子
領域の上に、ゲート絶縁膜３とゲート電極４が設けられ
ている。シリコン基板１の主表面中であって、かつゲー
ト電極４の両側に、低濃度不純物拡散層５ａと高濃度不
純物拡散層５ｂとからなる、ＬＤＤ構造のソース／ドレ
イン層５が設けられている。一対のソース／ドレイン層
５およびゲート電極４の表面には、ＣｏＳｉ2 で形成さ
れた金属シリサイド膜１１が設けられている。金属シリ
サイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚
と、最も膜厚の小さい最小膜厚部分の膜厚との差は、３
０ｎｍ好ましくは２５ｎｍ以下にされている。ゲート電
極４を覆うように、シリコン基板１の上に層間絶縁膜３
０が設けられている。層間絶縁膜３０中に、ソース／ド
レイン層５の表面に設けられた金属シリサイド膜１１の
表面の一部を露出させるためのコンタクトホール３２が
設けられている。コンタクトホール３２を通って、ソー
ス／ドレイン層５の表面に形成された金属シリサイド膜
１１に接続されるように、電極配線３３が形成されてい
る。
【００３２】本実施例によると、金属シリサイド膜１１
の最も膜厚の大きい最大膜厚部分の膜厚と、最も膜厚の
小さい最小膜厚部分の膜厚との差が３０ｎｍ未満にされ
ているので、金属シリサイド膜１１の下面のは凹凸が小
さくなっている。それゆえに、浅い接合を有するトラン
ジスタに適用しても、金属シリサイド膜１１は、接合部
３４にまで達しない。その結果、リーク電流が発生しな
い。ひいては、ダイオード特性は破壊されず、かつ、ト
ランジスタが正常に動作する。
【００３３】図２〜図９は、図１に示す半導体装置の製
造方法の順序の各工程における断面図である。
【００３４】図２を参照して、シリコン１の主表面に、
素子分離用絶縁膜２を形成する。シリコン基板１の上
に、ゲート絶縁膜３とゲート電極４を形成する。ゲート
電極４は、ポリシリコンで形成される。ゲート電極４を
マスクにして、シリコン基板１の主表面に不純物イオン
を注入し、それによって、ソース／ドレイン層５の低濃
度不純物拡散層５ａをシリコン基板１の主表面に形成す
る。ゲート電極４の側壁にサイドウォールスペーサ６を
形成する。サイドウォールスペーサ６をマスクにして、
シリコン基板１の主表面に不純物イオンを注入し、それ
によって、ソース／ドレイン層５の高濃度不純物拡散層
５ｂを形成する。
【００３５】図３を参照して、ゲート電極４の表面とソ
ース／ドレイン層５の表面に接触するように、シリコン
基板１の上に、スパッタ法で金属膜８（たとえばＣｏ，
厚さ１５ｎｍ）をスパッタ法で形成する。
【００３６】図３と図４を参照して、ランプアニール処
理（４５０〜５００℃）により、第１の金属シリサイド
膜１０（Ｃｏ2 ＳｉまたはＣｏＳｉ）をゲート電極４の
上およびソース／ドレイン層５の上に形成する。
【００３７】図４と図５を参照して、未反応の金属膜８
をウェットエッチングにより除去する。
【００３８】図６を参照して、第１の金属シリサイド膜
１０に接触するように、該第１の金属シリサイド膜１０
を上から押さえる金属窒化膜１２（たとえば、ＴｉＮ，
厚み１００ｎｍ）、シリコン基板１の上に、スパッタ法
で形成する。
【００３９】スパッタ条件は、基板温度が３００℃にな
るような低温で形成する。このように、金属窒化膜１２
の形成を低温で行なうと、金属窒化膜１２の形成時に、
さらなるシリサイド化（Ｃｏ2 ＳｉまたはＣｏＳｉ→Ｃ
ｏＳｉ2 ）は進まない。換言すれば、体積変化は全く生
じない。
【００４０】図７を参照して、ランプアニール処理（７
００〜８００℃）を行なうことにより、第１の金属シリ
サイド膜１０とシリコン基板１のＳｉとを反応させて、
第２のシリサイド膜１１（ＣｏＳｉ2 ）を形成する。こ
のとき、ゲート電極４の上に形成されていた第１の金属
シリサイド膜１０も、第２の金属シリサイド膜１１（Ｃ
ｏＳｉ2 ）に変化する。
【００４１】６００℃以上の温度でアニール処理を行な
うと、図２６を参照して、急激な体積膨張が生ずる。
【００４２】もしも、金属窒化膜１２が存在しない場合
には、第１のシリサイド膜１０は、シリコン基板１のＳ
ｉと自由に反応する。しかし、金属窒化膜１２が存在し
ないと、体積膨張時、第１の金属シリサイド膜１０中の
各部分の応力が一定に保たれない。
【００４３】また、ＣｏとＳｉとの界面の状態、Ｃｏ膜
中の酸素等の不純物濃度、Ｃｏ膜中のグレーンサイズ
が、第１の金属シリサイド膜１０の各部分で異なる。こ
れらの条件が重なって、金属窒化膜１２が存在しない場
合、さらなるシリサイド化（Ｃｏ2 Ｓｉ→ＣｏＳｉ2 ）
の反応速度が、膜の各部分で異なってくる。ひいては、
第２の金属シリサイド膜１１の膜厚が各部分で異なって
くる。すなわち、金属窒化膜１２が存在しない場合、第
２の金属シリサイド膜１１の表面および下面の凹凸は大
きくなる。
【００４４】これに対して、図６と図７を参照して、金
属窒化膜１２が存在すると、シリサイド膜の体積膨張が
発生した部分には、この金属窒化膜１１からの応力が加
えられる。そのため、金属シリサイド膜の各部分で、応
力が均一化される。ひいては、第２の金属シリサイド膜
１１の膜厚のばらつきは抑制される。金属窒化膜１２の
膜厚を３０ｎｍ以上にすると、第２の金属シリサイド膜
１１の最も膜厚の大きい最大膜厚部分の膜厚と最も膜厚
の小さい最小膜厚部分の膜厚との差が、２５ｎｍ以下に
されることが見い出された。
【００４５】図７と図８を参照して、金属窒化膜１２
を、Ｈ2 Ｏ2 等の酸によりエッチング除去する。
【００４６】図９を参照して、ゲート電極４を覆うよう
に、層間絶縁膜３０を形成する。層間絶縁膜３０中に、
ソース／ドレイン領域５の表面中に形成された第２の金
属シリサイド膜１１の表面の一部を露出させるためのコ
ンタクトホール３２を形成する。コンタクトホール３２
を通って、ソース／ドレイン層５に、第２の金属シリサ
イド膜１１を介在させて電気的接続される電極配線３１
を、シリコン基板１の上に形成する。
【００４７】なお上記実施例では、金属膜８として、Ｃ
ｏを例示したが、この発明はこれに限られるものではな
く、Ｎｉ，Ｗ，Ｔａ，Ｔｉ，Ｍｏ，Ｐｔのような金属
や、その他の遷移金属、またはこれらの合金またはこれ
らの複合膜であってもよい。
【００４８】また、上記実施例では、金属窒化膜１２と
してＴｉＮ膜を例示したが、この発明はこれに限られる
ものでなく、Ｗ，Ｍｏ，Ｔａ，Ｃｏや、その他の遷移金
属の窒化膜であってもよい。また、金属窒化膜と同様の
性質を備えた金属カーバイトや金属ボライドであっても
よい。
【００４９】また、上記実施例では、熱処理としてラン
プアニールによる熱処理を例示したが、この発明はこれ
に限られるものではなく、ファーネスアニールによる熱
処理であってもよい。
【００５０】なお、本実施例に関連して、従来の技術で
ある図２２と図２３を参照して、金属窒化膜９を除去せ
ずに、そのまま直接、ランプアニール処理を行なって、
第２の金属シリサイド膜を形成すると、同じような結果
が得られるのではないだろうかという疑問が生じるかも
しれない。しかし、この方法においては、次の問題点が
生じ、実用的でない。
【００５１】すなわち、この方法によると、第２の金属
シリサイド膜１０がサイドウォールスペーサ６の表面に
沿って形成され、ソース／ドレイン層５とゲート電極４
を短絡させるという第１の問題点がある。
【００５２】第２の問題点は、第２の金属シリサイド膜
１０の抵抗が大きくなることである。
【００５３】これについて、詳細に説明する。すなわ
ち、（１）シリコン基板の上に金属膜を形成して、金属
シリサイド膜を形成した場合と、（２）シリコン基板の
上に金属膜と金属窒化膜を形成して、金属シリサイド膜
を形成した場合とを比較してみると、後者（２）から得
られた金属シリサイド膜のシート抵抗が、前者（１）か
ら得られた金属シリサイド膜のシート抵抗の１．２倍以
上大きく、かつシート抵抗のばらつきも、後者（２）は
前者（１）の２倍以上も大きいことがわかった。これ
は、上層に形成された金属窒化膜がシリサイド化を抑制
するためと考えられる。シート抵抗のばらつきは、デバ
イスの性能、品質を悪化させ、歩留りを著しく低下させ
る。
【００５４】これに対し、本実施例では、図５と図７を
参照して、２段階のランプアニール処理によってシリサ
イド化を行なっている。すなわち、図６を参照して、２
段階目のアニールの前に、第１の金属シリサイド膜１０
の上に金属窒化膜１２を形成している。実施例のよう
に、まず、第１のシリサイド膜１０を形成し（図５）、
その後金属窒化膜１２を形成し（図６）、次いで、第２
の金属シリサイド膜１１を形成する（図７）と、シート
抵抗は増大しない。
【００５５】これについて、さらに詳細に説明する。図
１０（ａ），（ｂ）は、ゲート配線幅と、ゲート配線の
シート抵抗との関係を示す図である。
【００５６】図１０（ａ）中、白丸は、次のようにして
作られたサンプルのデータであるあ。 すなわち、図１
１（ａ），（ｂ）を参照して、金属膜８の上にＴｉＮ膜
９を形成する。図１１（ｃ）を参照して、熱処理し、一
挙に、第２の金属シリサイド膜１１を形成する。その
後、ＴｉＮ膜９を除去する。こうして得られたサンプル
をもとに得られたデータが白丸のデータである。
【００５７】図１０（ａ）中、黒丸は、従来の技術であ
る図２０〜図２５の処理（すなわち、第２の金属シリサ
イド膜１１の形成時に、ＴｉＮ膜９が存在しない）を行
なって得たサンプルのデータである。
【００５８】白丸と黒丸のデータを比較して、第２の金
属シリサイド膜１１の形成時にＴｉＮ膜９が存在する
と、得られたゲート電極のシート抵抗は高くなる。
【００５９】一方、図１０（ｂ）中、黒丸は、図２〜図
８の処理（第１の金属シリサイド膜１０の形成後に、Ｔ
ｉＮ膜１２を形成し、その後熱処理により第２の金属シ
リサイド膜１１を形成する）を経て得られたサンプルの
データである。図１０（ｂ）中、白丸は、図２０〜２５
の処理を行なって得たサンプルのデータである。図１０
（ｂ）から明らかなように、両者には差異は認められな
い。
【００６０】図１２（ａ）は、従来の方法、すなわち、
図２０〜図２５の処理を経て得られたサンプルの、接合
リーク電流の分布図を示す。図１２（ｂ）は、実施例１
の方法、すなわち、図２〜図８の処理を経て得られたサ
ンプルの、接合リーク電流の分布図を示す。
【００６１】従来の方法、すなわち、第２の金属シリサ
イド膜の形成時にＴｉＮ膜を形成しなかった場合には、
図１２（ａ）に示すように、ばらつきが大きくなる。ま
た、数百ｐＡ以上のリーク電流を有する不良チップも多
かった。
【００６２】これに対して、図１２（ｂ）に示すよう
に、ＴｉＮ膜を形成した後に、第２の金属シリサイド膜
を形成した場合には、接合リーク電流は１２±６．１ｐ
Ａとなり、ばらつきも少ない。
【００６３】なお、いずれの場合も、測定に当たって
は、拡散層の面積が０．２１ｍｍ2 のパターンが使用さ
れた。
【００６４】実施例２ なお、実施例１では、金属窒化膜をすべて除去する場合
を例示した。しかし、図１３に示すように、金属窒化膜
１２の一部が残るように、パターニングしてもよい。残
された金属窒化膜１２は、ソース／ドレイン層５と隣の
ゲート電極４とを接続する配線として利用される。この
ような配線は、ローカルインターコネクタと呼ばれてい
る。
【００６５】実施例３ 本実施例は、本発明を適用したバイポーラトランジスタ
に係るものである。
【００６６】図１４を参照して、当該バイポーラトラン
ジスタは、シリコン基板１を備える。シリコン基板１の
主表面中に、ベース領域１４と、エミッタ領域１６と、
コレクタ領域１８が形成されている。シリコン基板１の
上であって、かつエミッタ領域１６に接触するように、
不純物が注入されたポリシリコンで形成されたエミッタ
電極１３が設けられている。ベース領域１４およびコレ
クタ領域１８のそれぞれの表面に、一般式ＭｅＳｉ
2 （式中、Ｍｅは金属を表わす）で示される金属シリサ
イド膜１１が設けられている。エミッタ電極１３の表面
にも、一般式ＭｅＳｉ2 （式中、Ｍｅは金属を表わす）
で示される金属シリサイド膜１１が設けられている。金
属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の
膜厚と、最も膜厚の小さい最小膜厚部分の膜厚との差
は、３０ｎｍ未満にされている。
【００６７】なお、図中、２は素子分離用絶縁膜であ
り、６はサイドウォールスペーサであり、１４はｐ- 拡
散層（ボロン濃度：１０17〜１０18ａｔｏｍｓ／ｃ
ｍ3 ）であり、１５はｐ+ 拡散層（ボロン濃度：１０18
〜１０19ａｔｏｍｓ／ｃｍ3 ）、１６はｎ+ 拡散層（ヒ
素濃度：１０20ａｔｏｍｓ／ｃｍ3 ）であり、１７はｎ
- 拡散層（ヒ素濃度：１０15〜１０16ａｔｏｍｓ／ｃｍ
3 ）、１８はｎ+ 拡散層（ヒ素濃度：１０18〜１０19ａ
ｔｏｍｓ／ｃｍ3 ）である。
【００６８】なお、エミッタ領域１６は、エミッタ電極
１３（１０21ａｔｏｍｓ／ｃｍ3 以上の不純物がドープ
されている）中の不純物がシリコン基板１へ熱拡散する
ことによって、形成される。また、他の拡散層は、イオ
ン注入およびその後に続く熱拡散により形成される。サ
リサイドを形成するフローは、実施例１と全く同じであ
る。また、本実施例では、ｎｐｎトランジスタの場合を
例示したが、この発明はこれに限られるものでなく、ｐ
ｎｐトランジスタであっても、同様の効果を奏する。
【００６９】実施例４ 実施例１〜３は、スパッタ法により金属窒化膜を形成し
た場合について例示した。しかし、実施例４は、これら
の実施例よりも、安価に製造できる方法を提供する。
【００７０】まず、図１５を参照して、実施例１と同様
の方法で、ソース／ドレイン層５の表面およびゲート電
極４の表面に、第１の金属シリサイド膜１０を形成す
る。
【００７１】図１６を参照して、ソース／ドレイン層５
の表面およびゲート電極４の表面を、窒化性雰囲気にさ
らす（条件：Ｎ2 流量１００ｓｃｃｍ，圧力５０ｍＴｏ
ｒｒ，温度４００℃，ＲＦパワー２００Ｗ（１３．５６
ＭＨｚ），時間３分）。これによって、第１の金属シリ
サイド膜１０（Ｃｏ2 ＳｉまたはＣｏＳｉ）の表面に、
窒化膜１９が形成される。
【００７２】図１７を参照して、ランプアニール（７０
０℃）を行なうことにより、第１の金属シリサイド膜１
０を第２の金属シリサイド膜（ＣｏＳｉ2 ）１１に変化
させる。
【００７３】その後、図１８を参照して、窒化膜１９を
除去し、実施例１と同様の方法で、半導体装置を完成さ
せる。このような実施例であっても、第２の金属シリサ
イド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と、
最も膜厚の小さい最小膜厚部分の膜厚との差が３０ｎｍ
未満にされる。
【００７４】なお、本実施例ではＮ2 ガスを用いる場合
を例示したが、アンモニアガスを用いても、同様の結果
が得られる。
【００７５】実施例５ 実施例５は、低抵抗のサリサイド構造を得る、他の方法
に係るものである。
【００７６】図１９は、実施例５に係るサリサイド構造
を有するＭＯＳＦＥＴの製造方法の順序の各工程におけ
る半導体装置の断面図である。
【００７７】図１９（ａ）は、図２〜図５までの工程を
経て得られた、半導体装置の断面図である。
【００７８】図１９（ｂ）を参照して、選択ＣＶＤ法に
より、ソース／ドレイン層５およびゲート電極４の上に
のみ、タングステン膜（Ｗ）４０を形成する。タングス
テン膜４０の形成条件は、ＷＦ6 ＝２０ｓｃｃｍ，Ｓｉ
Ｈ4 ＝１０ｓｃｃｍ，圧力＝８ｍＴｏｒｒ、温度＝３０
０℃、時間＝３０秒である。このような条件下を選ぶ
と、膜厚５０ｎｍのタングステン膜４０を、第１の金属
シリサイド膜１０の上にのみ、選択的に、形成すること
ができる。また、下地（１０）がコバルトシリサイドで
あるため、ＷＦ6 とシリコン基板１のＳｉとは反応しな
い。したがって、シリコン基板１の表面は浸食されず、
ひいては、接合は破壊されない。また、コバルトシリサ
イドは、４２５℃、６分間、ＷＦ6 ガスにさらされて
も、コバルトシリサイドとＷＦ6 は反応しないことが、
実験により確認されている。
【００７９】なお、コバルトシリサイド（１０）の上に
タングステン膜４０が選択的に形成されるのは、ＷＦ6
とＳｉＨ4 との反応の際、コバルトシリサイド（１０）
の表面が触媒として働くためである。タングステン膜４
０の抵抗は１５μΩｃｍと非常に低いため、ゲート電極
４およびソース／ドレイン層５のシート抵抗を、３Ω／
□程度に減少できる。
【００８０】その後、図１９（ｃ）を参照して、タング
ステン膜４０を覆うように、シリコン基板１の上に層間
絶縁膜３０を形成する。層間絶縁膜３０中に、タングス
テン膜４０の表面の一部を露出させるためのコンタクト
ホール３２を形成する。コンタクトホール３２を通っ
て、タングステン膜４０および第１の金属シリサイド膜
１０を介在させて、ソース／ドレイン層５に接続される
金属配線３１を形成する。
【００８１】本実施例によると、第１のシリサイド膜１
０の上に、タングステン膜を選択的に成長させてサリサ
イド構造を形成している。したがって、実施例１のよう
に第２の金属シリサイド膜を形成することによりサリサ
イド構造を形成する場合と異なり、シリサイド化に伴う
Ｓｉの消費量も少ない。その結果、接合を破壊すること
はない。また、タングステン膜４０と第１の金属シリサ
イド膜１０とにより、ソース／ドレイン層５の抵抗を低
くさせている。
【００８２】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、金属シリサイド膜の最
も膜厚の大きい最大膜厚部分の膜厚と、最も膜厚の小さ
い最小膜厚部分の膜厚との差が３０ｎｍ未満にされてい
る。したがって、金属シリサイド膜の下面は平滑になっ
ており、ひいては、浅い接合を有するトランジスタに適
用しても、この金属シリサイド膜は、接合部にまで達し
ない。その結果、リーク電流が発生しないように改良さ
れた、サリサイド構造を有するトランジスタとなる。
【００８３】この発明の第２の局面に従う半導体装置に
おいても、金属シリサイド膜の最も膜厚の大きい最大膜
厚部分の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚
との差が３０ｎｍ未満にされている。したがって、金属
シリサイド膜の下面は平坦になっている。したがって、
リーク電流の発生しない、サリサイド構造を有するバイ
ポーラトランジスタとなる。
【００８４】この発明の第３の局面に従う半導体装置に
おいては、一対のソース／ドレイン層の表面に、一般式
Ｍｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わ
す）で示される金属シリサイド膜が設けられ、さらに、
該金属シリサイド膜の上に金属膜が設けられている。一
般式Ｍｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表
わす）で示される金属シリサイド膜の下表面は平坦であ
るため、浅い接合を有するトランジスタに適用しても、
この金属シリサイド膜は接合部にまで達しない。また、
金属シリサイド膜の上に設けられた金属膜は、この金属
シリサイド膜の抵抗を下げる。その結果、リーク電流が
発生しない、かつ低抵抗のサリサイド構造を有するトラ
ンジスタとなる。
【００８５】この発明の第４の局面に従う半導体装置の
製造方法によれば、第１の金属シリサイド膜の上にプレ
ス用膜を形成しているので、第１の金属シリサイド膜が
第２の金属シリサイド膜に変化するとき、第２の金属シ
リサイド膜に応力が加えられる。その結果、第２の金属
シリサイド膜の膜厚のばらつきが抑制される。
【００８６】この発明の第５の局面に従う半導体装置の
製造方法によれば、一般式Ｍｅ2 ＳｉまたはＭｅＳｉ
（式中、Ｍｅは金属を表わす）で示される第１の金属シ
リサイド膜の上に選択的に金属膜を選択成長させること
により、サリサイド構造を有するトランジスタを作る。
一般式Ｍｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を
表わす）で示される第１の金属シリサイド膜の下面は、
一般式ＭｅＳｉ2 （式中、Ｍｅは金属を表わす）で示さ
れる第２の金属シリサイド膜と異なり、平坦である。ま
た、第１の金属シリサイド膜は、第２の金属シリサイド
膜に比べて抵抗が大きいが、該第１の金属シリサイド膜
の上に低抵抗の金属膜を形成するので、抵抗の小さいサ
リサイド構造のトランジスタが得られる。
【図面の簡単な説明】
【図１】実施例１に係る半導体装置の断面図である。
【図２】図１に示す半導体装置の製造方法の第１の工程
における半導体装置の部分断面図である。
【図３】図１に示す半導体装置の製造方法の第２の工程
における半導体装置の部分断面図である。
【図４】図１に示す半導体装置の製造方法の第３の工程
における半導体装置の部分断面図である。
【図５】図１に示す半導体装置の製造方法の第４の工程
における半導体装置の部分断面図である。
【図６】図１に示す半導体装置の製造方法の第５の工程
における半導体装置の部分断面図である。
【図７】図１に示す半導体装置の製造方法の第６の工程
における半導体装置の部分断面図である。
【図８】図１に示す半導体装置の製造方法の第７の工程
における半導体装置の部分断面図である。
【図９】図１に示す半導体装置の製造方法の第８の工程
における半導体装置の部分断面図である。
【図１０】（ａ）は、従来の半導体装置の製造方法を用
いてシリサイドを形成したときの、ゲート電極のシート
抵抗とゲート幅との関係図である。（ｂ）は、実施例１
に係る方法を用いて、ゲート電極を形成したときの、ゲ
ート電極のシート抵抗とゲート幅との関係図である。
【図１１】実施例１と比較するための、参考工程図であ
る。
【図１２】（ａ）は、従来の方法で得た半導体装置の、
接合リーク電流の分布図である。（ｂ）は、実施例１の
方法で得た半導体装置の接合リーク電流の分布図であ
る。
【図１３】実施例２に係る半導体装置の断面図である。
【図１４】実施例３に係る半導体装置の部分断面図であ
る。
【図１５】実施例４に係る半導体装置の製造方法の第１
の工程における半導体装置の部分断面図である。
【図１６】実施例４に係る半導体装置の製造方法の第２
の工程における半導体装置の部分断面図である。
【図１７】実施例４に係る半導体装置の製造方法の第３
の工程における半導体装置の部分断面図である。
【図１８】実施例４に係る半導体装置の製造方法の第４
の工程における半導体装置の部分断面図である。
【図１９】実施例５に係る半導体装置の製造方法の順序
の各工程における半導体装置の部分断面図である。
【図２０】従来の半導体装置の製造方法の第１の工程に
おける半導体装置の部分断面図である。
【図２１】従来の半導体装置の製造方法の第２の工程に
おける半導体装置の部分断面図である。
【図２２】従来の半導体装置の製造方法の第３の工程に
おける半導体装置の部分断面図である。
【図２３】従来の半導体装置の製造方法の第４の工程に
おける半導体装置の部分断面図である。
【図２４】従来の半導体装置の製造方法の第５の工程に
おける半導体装置の部分断面図である。
【図２５】従来の半導体装置の製造方法の第６の工程に
おける半導体装置の部分断面図である。
【図２６】Ｃｏのシリサイド化反応に伴う、ランプアニ
ール温度と、ＣｏＳｉx 膜の膜厚との関係図である。
【符号の説明】
１ シリコン基板 ４ ゲート電極 ５ ソース／ドレイン層 １１ 金属シリサイド膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】図２１を参照して、ソース／ドレイン層５
の表面に接触するように金属膜８（膜厚１５０Å）を、
スパッタリング法により、シリコン基板１の上に形成す
る。金属膜８には、たとえば、Ｃｏ膜を使用される。金
属膜８の表面を被覆するように、金属窒化膜９を形成す
る。金属窒化膜９には、たとえば、ＴｉＮ膜を使用す
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】従来の技術は、上記第１の問題点を解消す
るために、図２１〜図２４に示すように、２段階で金属
シリサイド膜を形成しているが、この従来の技術には既
に述べた問題点の他、第２の金属シリサイド膜１１のシ
ート抵抗が増大するという問題点がある。この問題点
は、金属膜８上に金属窒化膜９を形成した状態で、シリ
サイド化するという、この方法に共通する問題点であ
る。これが第２の問題点である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】これについて、さらに詳細に説明する。図
１１および図１２は、ゲート配線幅と、ゲート配線のシ
ート抵抗との関係を示す図である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】図１０中、白丸は、従来の方法、すなわち
図２０〜図２５の処理を経て得られたサンプルのデータ
である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】図１０中、黒丸は、図２１および図２２に
おいてＴｉＮ膜９を形成しない、より先の従来技術（す
なわち、第１の金属シリサイド膜１０および第２の金属
シリサイド膜１１の形成時に、ＴｉＮ膜９が存在しな
い）により得られたサンプルのデータである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】白丸と黒丸のデータを比較して、第１の金
属シリサイド膜１０の形成時にＴｉＮ膜９が存在する
と、得られたゲート電極のシート抵抗は高くなる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】一方、図１１中、黒丸は、図２〜図８の処
理（第１の金属シリサイド膜１０の形成後に、ＴｉＮ膜
１２を形成し、その後熱処理により第２の金属シリサイ
ド膜１１を形成する）を経て得られたサンプルのデータ
である。図１１中、白丸は、図１０中の黒丸と同じデー
タである。図１１から明らかなように、両者には差異は
認められない。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】従来の半導体装置の製造方法を用いてシリサ
イドを形成したとき、ゲート電極のシート抵抗とゲート
幅との関係図である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】実施例１に係る方法を用いて、ゲート電極を
形成したときの、ゲート電極のシート抵抗とゲート幅と
の関係図である。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板と、 前記シリコン基板の上に設けられたゲート電極と、 前記シリコン基板の主表面中であって、前記ゲート電極
    の両側に設けられた一対のソース／ドレイン層と、 前記一対のソース／ドレイン層の表面に設けられ、一般
    式ＭｅＳｉ2 （式中、Ｍｅは金属を表わす）で示される
    金属シリサイド膜と、を備え、 前記金属シリサイド膜の最大膜厚部分の膜厚と、最小膜
    厚部分の膜厚との差が３０ｎｍ未満にされている、半導
    体装置。
  2. 【請求項２】 前記ゲート電極の上表面に設けられた一
    般式ＭｅＳｉ2 （式中、Ｍｅは金属を表わす）で示され
    る金属シリサイド膜をさらに備える、請求項１に記載の
    半導体装置。
  3. 【請求項３】 シリコン基板と、 前記シリコン基板の主表面中に形成されたベース領域、
    エミッタ領域およびコレクタ領域と、 前記シリコン基板の上であって、かつ前記エミッタ領域
    に接触するように設けられたエミッタ電極と、 前記ベース領域および前記コレクタ領域のそれぞれの表
    面の上に設けられ、一般式ＭｅＳｉ2 （式中、Ｍｅは金
    属を表わす）で示される金属シリサイド膜と、を備え、 前記金属シリサイド膜の最大膜厚部分の膜厚と、最小膜
    厚部分の膜厚との差が３０ｎｍ未満にされている、半導
    体装置。
  4. 【請求項４】 シリコン基板と、 前記シリコン基板の上に設けられたゲート電極と、 前記シリコン基板の主表面中であって、前記ゲート電極
    の両側に設けられた一対のソース／ドレイン層と、 前記一対のソース／ドレイン層の表面に設けられ、一般
    式Ｍｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わ
    す）で示される金属シリサイド膜と、 前記金属シリサイド膜の上に設けられた金属膜と、を備
    えた半導体装置。
  5. 【請求項５】 シリコン基板の上にゲート電極を形成す
    る工程と、 前記シリコン基板の主表面中であって前記ゲート電極の
    両側に一対のソース／ドレイン層を形成する工程と、 前記一対のソース／ドレイン層の表面に接触するように
    金属膜を、前記シリコン基板の上に形成する工程と、 前記シリコン基板を第１の温度で熱処理し、それによっ
    て、前記一対のソース／ドレイン層の表面に、一般式Ｍ
    ｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わす）
    で示される第１の金属シリサイド膜を形成する工程と、 前記金属膜の未反応部分を除去する工程と、 前記第１の金属シリサイド膜に接触するように、前記シ
    リコン基板の上に、該第１の金属シリサイド膜を上から
    押さえるプレス用膜を、第２の温度で形成する工程と、 前記シリコン基板を第３の温度で熱処理し、前記第１の
    金属シリサイド膜を一般式ＭｅＳｉ2 （式中、Ｍｅは金
    属を表わす）で示される第２の金属シリサイド膜に変え
    る工程と、 前記プレス用膜を除去する工程と、 前記ゲート電極を覆うように前記シリコン基板の上に層
    間絶縁膜を形成する工程と、 前記層間絶縁膜中に、前記一対のソース／ドレイン層の
    少なくとも一方の表面を露出させるためのコンタクトホ
    ールを形成する工程と、 前記コンタクトホールを通って、前記第２の金属シリサ
    イド膜を介在させて前記一対のソース／ドレイン層の一
    方に電気的接続される電極配線を形成する工程と、を備
    えた半導体装置の製造方法。
  6. 【請求項６】 シリコン基板の上にゲート電極を形成す
    る工程と、 前記シリコン基板の主表面中であって、前記ゲート電極
    の両側に一対のソース／ドレイン層を形成する工程と、 前記一対のソース／ドレイン層の表面に接触するよう
    に、前記シリコン基板の上に金属膜を形成する工程と、 前記シリコン基板を第１の温度で熱処理し、それによっ
    て、前記一対のソース／ドレイン層の表面に、一般式Ｍ
    ｅ2 ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わす）
    で示される金属シリサイド膜を形成する工程と、 前記金属膜の未反応部分を除去する工程と、 前記金属シリサイド膜の上に金属膜を選択成長させる工
    程と、 前記ゲート電極を覆うように前記シリコン基板の上に層
    間絶縁膜を形成する工程と、 前記層間絶縁膜中に前記金属膜の表面の一部を露出させ
    るためのコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記金属膜および前記
    金属シリサイド膜を介在させて、前記ソース／ドレイン
    層に電気的接続される電極配線を形成する工程と、を備
    えた半導体装置の製造方法。
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