JP2706121B2 - 半導体素子の金属シリサイドの形成方法 - Google Patents
半導体素子の金属シリサイドの形成方法Info
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- JP2706121B2 JP2706121B2 JP1503689A JP1503689A JP2706121B2 JP 2706121 B2 JP2706121 B2 JP 2706121B2 JP 1503689 A JP1503689 A JP 1503689A JP 1503689 A JP1503689 A JP 1503689A JP 2706121 B2 JP2706121 B2 JP 2706121B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体素子に使用する内部配線に関するも
のである。
のである。
（従来の技術） 半導体素子の微細化により、配線抵抗が増大し、ま
た、RC遅延等の特性の劣化が顕著になる。この配線抵抗
の増大を防ぐ方法としては、MOSトランジスタのソース
／ドレイン及びポリシリコンゲート上に選択的に金属シ
リサイドを形成する、所謂、Self−aligned Silicidati
on（Salicide）プロセスが有望である。
た、RC遅延等の特性の劣化が顕著になる。この配線抵抗
の増大を防ぐ方法としては、MOSトランジスタのソース
／ドレイン及びポリシリコンゲート上に選択的に金属シ
リサイドを形成する、所謂、Self−aligned Silicidati
on（Salicide）プロセスが有望である。
従来、このような分野の技術としては、例えばIEDM 8
4 TECHNICAL DIGEST P.130〜133「SELF−ALIGNED TITAN
IUM SILICIDATION OF SUBMICRON MOS DEVICES BY RAPID
LAMP ANNEALING」 に示すようなものがあった。
4 TECHNICAL DIGEST P.130〜133「SELF−ALIGNED TITAN
IUM SILICIDATION OF SUBMICRON MOS DEVICES BY RAPID
LAMP ANNEALING」 に示すようなものがあった。
以下、その構成を図を用いて説明する。
なお、ここでは、TiSi2を用いたシリサイドプロセス
を用いるものとする。
を用いるものとする。
第３図はかかる従来の半導体素子のシリサイドプロセ
スの一例である。
スの一例である。
まず、半導体基板にポリシリコンゲートを作り、ソー
ス／ドレイン領域に不純物を注入した後〔第３図（ａ）
及び第３図（ｂ）〕、スパッタリングによりTiを被覆し
〔第３図（ｃ）〕、急速加熱処理（RTA）によりアニー
ルを行う。ここでは、２ステップアニールという方法を
採用した。つまり、第１ステップのアニールはSiO2上の
Tiがシリサイド反応をしにくい600℃以下で行い、未反
応Tiをウェットエッチングにより除去し、選択的にシリ
サイドを残した後、第２ステップのアニールを650℃以
上で行い、完全なシリサイド化反応を促進する。
ス／ドレイン領域に不純物を注入した後〔第３図（ａ）
及び第３図（ｂ）〕、スパッタリングによりTiを被覆し
〔第３図（ｃ）〕、急速加熱処理（RTA）によりアニー
ルを行う。ここでは、２ステップアニールという方法を
採用した。つまり、第１ステップのアニールはSiO2上の
Tiがシリサイド反応をしにくい600℃以下で行い、未反
応Tiをウェットエッチングにより除去し、選択的にシリ
サイドを残した後、第２ステップのアニールを650℃以
上で行い、完全なシリサイド化反応を促進する。
この方法により得られたTiSi2は14〜16μΩ・cmと低
抵抗である。かつ、シリサイドの横方向への成長による
ソース／ドレインとゲートの短絡もない。このようにし
て、ソース／ドレインとゲートを形成した後は、通常の
プロセスにより、層間絶縁膜、Al配線等を形成し、MOS
トランジスタを形成する〔第３図（ｄ）〕。
抵抗である。かつ、シリサイドの横方向への成長による
ソース／ドレインとゲートの短絡もない。このようにし
て、ソース／ドレインとゲートを形成した後は、通常の
プロセスにより、層間絶縁膜、Al配線等を形成し、MOS
トランジスタを形成する〔第３図（ｄ）〕。
なお、拡散層の接合深さをN+ソース／ドレイン領域で
0.2μｍとした時、接合リークは通常のプロセスと同等
であった。
0.2μｍとした時、接合リークは通常のプロセスと同等
であった。
（発明が解決しようとする課題） しかしながら、半導体素子の微細化が更に進み、拡散
層の接合深さが浅くなると、シリサイドの応力による欠
陥が接合界面付近に形成され、接合リーク電流が増加
し、半導体素子の特性を劣化させるという問題点があっ
た。
層の接合深さが浅くなると、シリサイドの応力による欠
陥が接合界面付近に形成され、接合リーク電流が増加
し、半導体素子の特性を劣化させるという問題点があっ
た。
本発明は、以上述べたシリサイドを拡散層に張り付け
ることにより応力を緩和するために、金属をスパッタリ
ングする際に雰囲気ガスの組成を制御し、応力が小さ
く、しかも低抵抗な半導体素子の金属シリサイドの形成
方法を提供することを目的とする。
ることにより応力を緩和するために、金属をスパッタリ
ングする際に雰囲気ガスの組成を制御し、応力が小さ
く、しかも低抵抗な半導体素子の金属シリサイドの形成
方法を提供することを目的とする。
（課題を解決するための手段） 本発明は、上記問題点を解決するために、シリコン基
板上にスパッタリングにより金属薄膜を形成する半導体
素子の金属シリサイドの形成方法において、雰囲気ガス
はArとN2とから成り、該N2濃度をスパッタリングされた
膜が金属窒化物にならない濃度にするようにしたもので
ある。
板上にスパッタリングにより金属薄膜を形成する半導体
素子の金属シリサイドの形成方法において、雰囲気ガス
はArとN2とから成り、該N2濃度をスパッタリングされた
膜が金属窒化物にならない濃度にするようにしたもので
ある。
（作用） 本発明によれば、シリコン（Si）基板と金属の反応に
よる金属シリサイドの形成において、金属薄膜をSi基板
上に被覆するスパッタリングの際、スパッタリング室を
充分真空引きし、その後、ArをベースにN2を微量含むガ
スを導入し、DC又はRFの電源によりスパッタリングし、
金属薄膜を形成し、RTAによりSiと金属を反応させて金
属シリサイドを得る。
よる金属シリサイドの形成において、金属薄膜をSi基板
上に被覆するスパッタリングの際、スパッタリング室を
充分真空引きし、その後、ArをベースにN2を微量含むガ
スを導入し、DC又はRFの電源によりスパッタリングし、
金属薄膜を形成し、RTAによりSiと金属を反応させて金
属シリサイドを得る。
（実施例） 以下、本発明の実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第１図は本発明の実施例を示す半導体素子の金属シリ
サイドの形成工程断面図である。
サイドの形成工程断面図である。
まず、スパッタリングにより、Si基板10上にZr薄膜11
を形成する〔第１図（ａ）参照〕。
を形成する〔第１図（ａ）参照〕。
この場合、装置として、Zrターゲットを付けたマグネ
トロン・スパッタ装置を用い、Si基板10をスパッタ装置
内に設置した後、例えば2.0×10-7Torrまで真空引き
し、スパッタリング雰囲気ガスとして、ArとN2から成
り、N2濃度が15％以下のガスを導入し、圧力を例えば5m
Torrに制御する。
トロン・スパッタ装置を用い、Si基板10をスパッタ装置
内に設置した後、例えば2.0×10-7Torrまで真空引き
し、スパッタリング雰囲気ガスとして、ArとN2から成
り、N2濃度が15％以下のガスを導入し、圧力を例えば5m
Torrに制御する。
その後、DCパワーを例えば3KW、基板バイアスを例え
ば−100V印加し、成膜する。
ば−100V印加し、成膜する。
この時、雰囲気ガスの組成による膜の結晶構造の変化
を、Ｘ線回析法により調べたものが第２図に示されてい
る。
を、Ｘ線回析法により調べたものが第２図に示されてい
る。
この第２図において、横軸はＸ線の入射方向に対する
Ｘ線の反射角度（℃）を、縦軸はＸ線強度を示してい
る。
Ｘ線の反射角度（℃）を、縦軸はＸ線強度を示してい
る。
この図より、雰囲気ガスのN2濃度が15％以下では膜が
α−Zrであるのに対し、20％以上ではZrNになることが
分かる。このように膜がZrNになると、Siと反応してZrS
i2を形成することが困難になるため、雰囲気ガスのN2濃
度は20％未満である必要がある。
α−Zrであるのに対し、20％以上ではZrNになることが
分かる。このように膜がZrNになると、Siと反応してZrS
i2を形成することが困難になるため、雰囲気ガスのN2濃
度は20％未満である必要がある。
スパッタリングによるZr薄膜11の成膜後、Zr薄膜11を
Si基板10のSiと反応させ、ZrSi2を形成するためのシリ
サイド化アニールを行う。
Si基板10のSiと反応させ、ZrSi2を形成するためのシリ
サイド化アニールを行う。
このシリサイド化アニールは急速加熱処理（RTA）で
行い、例えばH2を20％含むArガスを雰囲気に用い、850
℃で20秒間加熱（ランプアニール）する〔第１図（ｂ）
参照〕。
行い、例えばH2を20％含むArガスを雰囲気に用い、850
℃で20秒間加熱（ランプアニール）する〔第１図（ｂ）
参照〕。
上記の方法を用い、雰囲気ガスのN2濃度４％でスパッ
タリングしたZr膜をシリサイド化アニールすると、6.4
×109dyn/cm2の引っ張り応力が得られた。なお、この値
は、Arガスのみの雰囲気でスパッタリングした場合の、
Zr膜のシリサイドの引っ張り応力1.2×1010dyn/cm2の約
1/2である。
タリングしたZr膜をシリサイド化アニールすると、6.4
×109dyn/cm2の引っ張り応力が得られた。なお、この値
は、Arガスのみの雰囲気でスパッタリングした場合の、
Zr膜のシリサイドの引っ張り応力1.2×1010dyn/cm2の約
1/2である。
しかし、抵抗率は、雰囲気ガスがAr＋N24％でもArの
みでも50μΩ・cm程度で変わらない。
みでも50μΩ・cm程度で変わらない。
なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づき種々の変形が可能であり、そ
れらを本発明の範囲から排除するものではない。
く、本発明の趣旨に基づき種々の変形が可能であり、そ
れらを本発明の範囲から排除するものではない。
（発明の効果） 以上、詳細に説明したように、本発明によれば、金属
薄膜をスパッタリングで付着させる際、その雰囲気ガス
をArとN2で構成し、そのN2ガスの組成をスパッタリング
された膜が金属窒化物にならない濃度、例えばN2濃度20
％未満としたので、スパッタリングされた膜は金属窒化
物にならずに金属のままであり、シリサイド化アニール
処理により、応力が小さく、低抵抗な金属シリサイドを
形成することができる。
薄膜をスパッタリングで付着させる際、その雰囲気ガス
をArとN2で構成し、そのN2ガスの組成をスパッタリング
された膜が金属窒化物にならない濃度、例えばN2濃度20
％未満としたので、スパッタリングされた膜は金属窒化
物にならずに金属のままであり、シリサイド化アニール
処理により、応力が小さく、低抵抗な金属シリサイドを
形成することができる。
第１図は本発明の実施例を示す半導体素子の金属シリサ
イドの形成工程断面図、第２図は本発明のＸ線回析法に
より得られた雰囲気ガスの組成による膜の結晶構造の変
化を示す図、第３図は従来の半導体素子のシリサイドプ
ロセスの一例を示す図である。 10……Si基板、11……Zr薄膜。
イドの形成工程断面図、第２図は本発明のＸ線回析法に
より得られた雰囲気ガスの組成による膜の結晶構造の変
化を示す図、第３図は従来の半導体素子のシリサイドプ
ロセスの一例を示す図である。 10……Si基板、11……Zr薄膜。
Claims (2)
- 【請求項１】シリコン基板上にスパッタリングにより金
属薄膜を形成する半導体素子の金属シリサイドの形成方
法において、 雰囲気ガスはArとN2とから成り、該N2濃度をスパッタリ
ングされた膜が金属窒化物にならない濃度としたことを
特徴とする半導体素子の金属シリサイドの形成方法。 - 【請求項２】前記N2濃度が20％未満である請求項１記載
の半導体素子の金属シリサイドの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1503689A JP2706121B2 (ja) | 1989-01-26 | 1989-01-26 | 半導体素子の金属シリサイドの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1503689A JP2706121B2 (ja) | 1989-01-26 | 1989-01-26 | 半導体素子の金属シリサイドの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02197121A JPH02197121A (ja) | 1990-08-03 |
| JP2706121B2 true JP2706121B2 (ja) | 1998-01-28 |
Family
ID=11877610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1503689A Expired - Fee Related JP2706121B2 (ja) | 1989-01-26 | 1989-01-26 | 半導体素子の金属シリサイドの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706121B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0775221B2 (ja) * | 1990-08-06 | 1995-08-09 | エイ・ティ・アンド・ティ・コーポレーション | 半導体集積回路の製造方法 |
| JPH09153616A (ja) * | 1995-09-28 | 1997-06-10 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-01-26 JP JP1503689A patent/JP2706121B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02197121A (ja) | 1990-08-03 |
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