JPH0536632A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0536632A JPH0536632A JP18975591A JP18975591A JPH0536632A JP H0536632 A JPH0536632 A JP H0536632A JP 18975591 A JP18975591 A JP 18975591A JP 18975591 A JP18975591 A JP 18975591A JP H0536632 A JPH0536632 A JP H0536632A
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Abstract
(57)【要約】
【目的】 多結晶シリコン領域上に均一なチタンシリサ
イド膜を形成し、例えば、コンタクト抵抗の低抵抗化及
び耐熱化を図る。 【構成】 シリコン基板１１上にゲート酸化膜１３を介
して、多結晶シリコンで成るゲート１４を形成し、ソー
ス・ドレイン領域となるシリコン基板１１上とゲート１
４上にＡｒ+イオンを注入して、非晶質シリコン層１７
Ａ，１７Ｂ，１４Ａを形成する。次に、この非晶質シリ
コン層の上部を酸化してシリコン酸化膜を形成する。次
いで、全面にチタン膜１９を堆積させた後、シリコン酸
化膜１８Ａ，１８Ｂ，１４Ｂを介して、チタン膜と非晶
質シリコンとを反応させてチタンシリサイド膜を形成す
る。このように、非晶質シリコン層にシリコン酸化膜を
形成するため、均一な薄い酸化膜ができ、このため、チ
タンシリサイド膜も均一に形成できる。
イド膜を形成し、例えば、コンタクト抵抗の低抵抗化及
び耐熱化を図る。 【構成】 シリコン基板１１上にゲート酸化膜１３を介
して、多結晶シリコンで成るゲート１４を形成し、ソー
ス・ドレイン領域となるシリコン基板１１上とゲート１
４上にＡｒ+イオンを注入して、非晶質シリコン層１７
Ａ，１７Ｂ，１４Ａを形成する。次に、この非晶質シリ
コン層の上部を酸化してシリコン酸化膜を形成する。次
いで、全面にチタン膜１９を堆積させた後、シリコン酸
化膜１８Ａ，１８Ｂ，１４Ｂを介して、チタン膜と非晶
質シリコンとを反応させてチタンシリサイド膜を形成す
る。このように、非晶質シリコン層にシリコン酸化膜を
形成するため、均一な薄い酸化膜ができ、このため、チ
タンシリサイド膜も均一に形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しくは、選択的にシリサイドを形成する
ＳＡＬＩＣＩＤＥ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌ
ｉｃｉｄｅ）プロセスに係わる。
に関し、更に詳しくは、選択的にシリサイドを形成する
ＳＡＬＩＣＩＤＥ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌ
ｉｃｉｄｅ）プロセスに係わる。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年、
デバイスのプロセスルールがディープハーフミクロンレ
ベル以下になってくるとトランジスタのソース／ドレイ
ン領域の接合深さがさらに浅くなり、各種の問題が生じ
てくる。その一つにソース／ドレイン領域のシート抵抗
の増大がある（Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏ
ｃ．，ＳＯＬＩＤ−ＳＴＡＴＥ ＳＣＩＥＮＣＥ ＡＮ
Ｄ ＴＥＣＨＮＯＬＯＧＹ Ｎｏｖｅｍｂｅｒ１９８８
第２８７５頁参照）。従ってソース／ドレイン拡散層
を配線として用いるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃ
ｕｉｔ）等においては、この部分の配線抵抗を低抵抗化
する必要がある。そのために、ソース／ドレイン領域に
選択的にシリサイドを形成するＳＡＬＩＣＩＤＥ（Ｓｅ
ｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）プロセスの
研究が盛んに行われている（例えばＪ．Ｅｌｅｃｔｒｏ
ｃｈｅｍ．Ｓｏｓ．，Ｖｏｌ．１３７，Ｎｏ．６，Ｊｕ
ｎｅ１９９０、第１９１４頁〜第１９１７頁に記載され
ている）。このようなＳＡＬＩＣＩＤＥを用いるシリサ
イドとしては、シリサイド中最も抵抗率の低いチタンシ
リサイド（ＴｉＳｉ2）が有望であると考えられてい
る。従来、ソース／ドレイン領域にシリサイドを形成す
る方法としては、図２０に示すような方法が知られてい
る。この方法は、先ず、図２０（Ａ）に示すようなソー
ス領域１Ａ，ドレイン領域１Ｂ，ゲート電極２，フィー
ルド酸化膜３等を形成したシリコン基板１上全面に、同
図（Ｂ）に示すように、チタン（Ｔｉ）膜４を堆積させ
る。次に、ランプアニールを施して、ソース領域１Ａ及
びドレイン領域１Ｂ上にチタンシリサイド５を形成し
（同図（Ｃ））、次に、同図（Ｄ）に示すように、未反
応なチタン膜４を選択的に除去する。
デバイスのプロセスルールがディープハーフミクロンレ
ベル以下になってくるとトランジスタのソース／ドレイ
ン領域の接合深さがさらに浅くなり、各種の問題が生じ
てくる。その一つにソース／ドレイン領域のシート抵抗
の増大がある（Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏ
ｃ．，ＳＯＬＩＤ−ＳＴＡＴＥ ＳＣＩＥＮＣＥ ＡＮ
Ｄ ＴＥＣＨＮＯＬＯＧＹ Ｎｏｖｅｍｂｅｒ１９８８
第２８７５頁参照）。従ってソース／ドレイン拡散層
を配線として用いるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃ
ｕｉｔ）等においては、この部分の配線抵抗を低抵抗化
する必要がある。そのために、ソース／ドレイン領域に
選択的にシリサイドを形成するＳＡＬＩＣＩＤＥ（Ｓｅ
ｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）プロセスの
研究が盛んに行われている（例えばＪ．Ｅｌｅｃｔｒｏ
ｃｈｅｍ．Ｓｏｓ．，Ｖｏｌ．１３７，Ｎｏ．６，Ｊｕ
ｎｅ１９９０、第１９１４頁〜第１９１７頁に記載され
ている）。このようなＳＡＬＩＣＩＤＥを用いるシリサ
イドとしては、シリサイド中最も抵抗率の低いチタンシ
リサイド（ＴｉＳｉ2）が有望であると考えられてい
る。従来、ソース／ドレイン領域にシリサイドを形成す
る方法としては、図２０に示すような方法が知られてい
る。この方法は、先ず、図２０（Ａ）に示すようなソー
ス領域１Ａ，ドレイン領域１Ｂ，ゲート電極２，フィー
ルド酸化膜３等を形成したシリコン基板１上全面に、同
図（Ｂ）に示すように、チタン（Ｔｉ）膜４を堆積させ
る。次に、ランプアニールを施して、ソース領域１Ａ及
びドレイン領域１Ｂ上にチタンシリサイド５を形成し
（同図（Ｃ））、次に、同図（Ｄ）に示すように、未反
応なチタン膜４を選択的に除去する。
【０００３】ところで、ＬＳＩプロセスに適応するシリ
サイドの条件としては、９００℃以上の耐熱性を有する
必要がある。これは、トランジスタ形成後のコンタクト
イオン注入後の活性化アニール等のプロセスで９００℃
以上の高温アニールを施す必要があるためである。しか
し、上記した従来の方法で形成したチタンシリサイド
（ＴｉＳｉ2）は、９００℃程度の高温プロセスで凝集
を起こし、シート抵抗が増大する（１０Ω／□が３００
Ω／□まで上昇する）問題を有している。
サイドの条件としては、９００℃以上の耐熱性を有する
必要がある。これは、トランジスタ形成後のコンタクト
イオン注入後の活性化アニール等のプロセスで９００℃
以上の高温アニールを施す必要があるためである。しか
し、上記した従来の方法で形成したチタンシリサイド
（ＴｉＳｉ2）は、９００℃程度の高温プロセスで凝集
を起こし、シート抵抗が増大する（１０Ω／□が３００
Ω／□まで上昇する）問題を有している。
【０００４】このような問題を解決する方法の一つとし
ては、特願平１−１７５１０５号明細書記載に係るＴｉ
シリサイド形成プロセスとしてのＳＩＴＯＸ（Ｓｉｌｉ
ｃｉｄａｔｉｏｎ Ｔｈｒｏｕｇｈ Ｏｘｉｄｅ）法が
創案されている。この方法は、薄いＳｉ酸化膜を介して
ＴｉとＳｉを反応させＴｉシリサイドを形成する方法で
ある。斯る方法で形成したシリサイド膜は、結晶粒径
が、通常の方法で形成したシリサイド膜と比較して一桁
程度大きくなり、これにより１１００℃まで耐熱性が向
上することが１９９０年ＩＥＤＭ等で報告されている。
この方法の特徴は、Ｔｉ成膜前に、均一な薄いＳｉ酸化
膜を形成することであり、この均一な酸化膜を通してシ
リサイド化反応を生じさせるものである。通常のプロセ
スは、不均一な自然酸化膜が存在するので、不均一なシ
リサイド化反応となる。よって、上記方法（ＳＩＴＯＸ
法）においても、Ｓｉ基板を覆う均一な酸化膜を形成す
る必要がある。しかし、この酸化膜の膜厚が厚すぎると
下地Ｓｉ基板からのＳｉの拡散は生じなくなりシリサイ
ドが形成できなくなる。図２１は、酸化膜厚が７ｍｍ以
上ではシリサイドが形成できないため、シート抵抗が高
くなることを示している。このため、厚さが均一な薄い
酸化膜を制御性良く形成する必要がある。
ては、特願平１−１７５１０５号明細書記載に係るＴｉ
シリサイド形成プロセスとしてのＳＩＴＯＸ（Ｓｉｌｉ
ｃｉｄａｔｉｏｎ Ｔｈｒｏｕｇｈ Ｏｘｉｄｅ）法が
創案されている。この方法は、薄いＳｉ酸化膜を介して
ＴｉとＳｉを反応させＴｉシリサイドを形成する方法で
ある。斯る方法で形成したシリサイド膜は、結晶粒径
が、通常の方法で形成したシリサイド膜と比較して一桁
程度大きくなり、これにより１１００℃まで耐熱性が向
上することが１９９０年ＩＥＤＭ等で報告されている。
この方法の特徴は、Ｔｉ成膜前に、均一な薄いＳｉ酸化
膜を形成することであり、この均一な酸化膜を通してシ
リサイド化反応を生じさせるものである。通常のプロセ
スは、不均一な自然酸化膜が存在するので、不均一なシ
リサイド化反応となる。よって、上記方法（ＳＩＴＯＸ
法）においても、Ｓｉ基板を覆う均一な酸化膜を形成す
る必要がある。しかし、この酸化膜の膜厚が厚すぎると
下地Ｓｉ基板からのＳｉの拡散は生じなくなりシリサイ
ドが形成できなくなる。図２１は、酸化膜厚が７ｍｍ以
上ではシリサイドが形成できないため、シート抵抗が高
くなることを示している。このため、厚さが均一な薄い
酸化膜を制御性良く形成する必要がある。
【０００５】しかしながら、実際のＭＯＳトランジスタ
においては、ソース／ドレイン部は単結晶シリコンであ
るが、ゲート配線領域等は多結晶シリコンで形成してい
る場合が多く、このような構造において酸化を行なう
と、単結晶シリコンに対して多結晶シリコンの酸化は２
０％厚く酸化膜が形成されることが分っている。例え
ば、酸化炉中にドライＯ2１０ｌ／ｍｉｎの流量におい
て１０００℃で６０分間酸化すると、単結晶シリコン上
には、５００Åのシリコン酸化膜が形成され、多結晶シ
リコン上には６００Åの酸化膜が形成される。このため
に、上記したＳＩＴＯＸプロセスを適用してもソース／
ドレイン領域（単結晶シリコン）は５０Åの酸化に対し
て、例えばゲート配線部（多結晶シリコン）は６０Åの
酸化膜厚となる。結果として、ソース／ドレイン部のみ
Ｔｉシリサイドとなるがゲート配線部はシリサイド化反
応は伴わない。また、多結晶シリコンの酸化膜厚（ゲー
ト配線で５０Åになるような酸化条件で酸化する）を見
込んで酸化しても、多結晶シリコンであるために不均一
な酸化となり、ゲート配線部のＴｉシリサイドは不均一
に形成されるという問題がある。例えば、図２２（Ａ）
は、多結晶シリコン領域６と単結晶シリコン領域７を備
えた基板８を示している。同図中６ａは結晶粒界を示し
ている。このような構造において酸化させると同図
（Ｂ）に示すように、単結晶シリコン領域７及び多結晶
シリコン領域６に酸化膜９が形成される。この状態にお
いて、多結晶シリコンと酸化膜９との界面９ａは不均一
で荒れた状態となっている。次に、同図（Ｃ）に示すよ
うに、Ｔｉシリサイド１０を形成しても多結晶シリコン
とＴｉシリサイド１０との界面は荒れた状態となるた
め、膜厚は不均一となる。
においては、ソース／ドレイン部は単結晶シリコンであ
るが、ゲート配線領域等は多結晶シリコンで形成してい
る場合が多く、このような構造において酸化を行なう
と、単結晶シリコンに対して多結晶シリコンの酸化は２
０％厚く酸化膜が形成されることが分っている。例え
ば、酸化炉中にドライＯ2１０ｌ／ｍｉｎの流量におい
て１０００℃で６０分間酸化すると、単結晶シリコン上
には、５００Åのシリコン酸化膜が形成され、多結晶シ
リコン上には６００Åの酸化膜が形成される。このため
に、上記したＳＩＴＯＸプロセスを適用してもソース／
ドレイン領域（単結晶シリコン）は５０Åの酸化に対し
て、例えばゲート配線部（多結晶シリコン）は６０Åの
酸化膜厚となる。結果として、ソース／ドレイン部のみ
Ｔｉシリサイドとなるがゲート配線部はシリサイド化反
応は伴わない。また、多結晶シリコンの酸化膜厚（ゲー
ト配線で５０Åになるような酸化条件で酸化する）を見
込んで酸化しても、多結晶シリコンであるために不均一
な酸化となり、ゲート配線部のＴｉシリサイドは不均一
に形成されるという問題がある。例えば、図２２（Ａ）
は、多結晶シリコン領域６と単結晶シリコン領域７を備
えた基板８を示している。同図中６ａは結晶粒界を示し
ている。このような構造において酸化させると同図
（Ｂ）に示すように、単結晶シリコン領域７及び多結晶
シリコン領域６に酸化膜９が形成される。この状態にお
いて、多結晶シリコンと酸化膜９との界面９ａは不均一
で荒れた状態となっている。次に、同図（Ｃ）に示すよ
うに、Ｔｉシリサイド１０を形成しても多結晶シリコン
とＴｉシリサイド１０との界面は荒れた状態となるた
め、膜厚は不均一となる。
【０００６】本発明は、このような従来の問題点に着目
して創案されたものであって、多結晶シリコン上に均一
なＴｉシリサイド膜を形成できる半導体装置の製造方法
を得んとするものである。
して創案されたものであって、多結晶シリコン上に均一
なＴｉシリサイド膜を形成できる半導体装置の製造方法
を得んとするものである。
【０００７】
【課題を解決するための手段】そこで、本発明は、表面
に多結晶シリコン領域を有する、シリコン基板に対して
不活性物質をイオン注入して、所定深さまで非晶質シリ
コン層を形成し、次いで、酸化処理を施して上記非晶質
シリコン層の深さより浅くシリコン酸化膜を形成した
後、該シリコン酸化膜上にチタン膜を形成し、前記シリ
コン酸化膜を介して前記チタン膜とシリコンとを反応さ
せてチタンシリサイドを形成することを、その解決手段
としている。
に多結晶シリコン領域を有する、シリコン基板に対して
不活性物質をイオン注入して、所定深さまで非晶質シリ
コン層を形成し、次いで、酸化処理を施して上記非晶質
シリコン層の深さより浅くシリコン酸化膜を形成した
後、該シリコン酸化膜上にチタン膜を形成し、前記シリ
コン酸化膜を介して前記チタン膜とシリコンとを反応さ
せてチタンシリサイドを形成することを、その解決手段
としている。
【０００８】
【作用】多結晶シリコンに不活性物質をイオン注入する
ことにより、所定の深さまで制御性良く非晶質シリコン
層を形成することができ、この非晶質シリコンには均一
な薄いシリコン酸化膜を制御性良く形成することが可能
となる。このため、このシリコン酸化膜を介してチタン
とシリコンを反応させることにより、多結晶シリコン上
でも均一なチタンシリサイド膜を形成することが可能と
なる。また、多結晶シリコン以外の単結晶シリコン上で
も同様の作用がある。
ことにより、所定の深さまで制御性良く非晶質シリコン
層を形成することができ、この非晶質シリコンには均一
な薄いシリコン酸化膜を制御性良く形成することが可能
となる。このため、このシリコン酸化膜を介してチタン
とシリコンを反応させることにより、多結晶シリコン上
でも均一なチタンシリサイド膜を形成することが可能と
なる。また、多結晶シリコン以外の単結晶シリコン上で
も同様の作用がある。
【０００９】
【実施例】以下、本発明に係る半導体装置の製造方法の
詳細を図面に示す実施例に基づいて説明する。
詳細を図面に示す実施例に基づいて説明する。
【００１０】（第１実施例）図１〜図８は、本発明の第
１実施例の工程を示す断面図である。
１実施例の工程を示す断面図である。
【００１１】本実施例は、図１に示すように、シリコン
基板１１に、周知の技術を用いて、素子分離領域にフィ
ールド酸化膜１２、ゲート酸化膜１３、多結晶シリコン
で成るゲート１４、ＬＤＤイオン注入層１６Ａ，１６
Ｂ、ゲートサイドウォール１５を形成する。
基板１１に、周知の技術を用いて、素子分離領域にフィ
ールド酸化膜１２、ゲート酸化膜１３、多結晶シリコン
で成るゲート１４、ＬＤＤイオン注入層１６Ａ，１６
Ｂ、ゲートサイドウォール１５を形成する。
【００１２】次に、不活性物質であるアルゴンのイオン
（Ａｒ+）をエネルギー１０ＫｅＶでＩｅ１６／ｃｍ2の
ドーズ量でイオン注入して、図２に示すように、単結晶
であるシリコン基板１１のソース・ドレイン部及びゲー
ト１４の表面から８０Åの深さまでの領域を非晶質化さ
せ、非晶質シリコン層１７Ａ，１７Ｂ及び非晶質シリコ
ン層１４Ａを形成する。
（Ａｒ+）をエネルギー１０ＫｅＶでＩｅ１６／ｃｍ2の
ドーズ量でイオン注入して、図２に示すように、単結晶
であるシリコン基板１１のソース・ドレイン部及びゲー
ト１４の表面から８０Åの深さまでの領域を非晶質化さ
せ、非晶質シリコン層１７Ａ，１７Ｂ及び非晶質シリコ
ン層１４Ａを形成する。
【００１３】次に、８５０℃のドライ酸化処理（Ｏ2流
量１０ｌ／ｍｉｎ．１０分間熱処理）を施して、図３に
示すように、表面より５０Åの深さまでシリコン酸化膜
１８Ａ，１８Ｂ及び１４Ｂを形成する。この時、ゲート
１４及びシリコン基板１１の表面部は、上記工程で非晶
質化されているため、均一な膜厚の酸化膜（１８Ａ，１
８Ｂ，１４Ｂ）が形成できる。
量１０ｌ／ｍｉｎ．１０分間熱処理）を施して、図３に
示すように、表面より５０Åの深さまでシリコン酸化膜
１８Ａ，１８Ｂ及び１４Ｂを形成する。この時、ゲート
１４及びシリコン基板１１の表面部は、上記工程で非晶
質化されているため、均一な膜厚の酸化膜（１８Ａ，１
８Ｂ，１４Ｂ）が形成できる。
【００１４】そして、図４に示すように、全面にチタン
膜１９を堆積させる。この成膜条件は以下に示す通りで
ある。
膜１９を堆積させる。この成膜条件は以下に示す通りで
ある。
【００１５】 ○ＲＦバイアス …５０Ｗ ○ＤＣパワー …１ＫＷ ○スパッタガス及びその流量 Ａｒ …４０SCCM ○堆積温度 …２００℃ ○堆積速度 …２００Å／ｍｉｎ． その後、ラピッドサーマルアニール（ＲＴＡ）をアルゴ
ン（Ａｒ）雰囲気中で６５０℃の温度、３０秒の時間で
行ない、チタンシリサイド膜２０，２１を形成する。そ
して、ウエハをアンモニア過水に１０分間浸漬させるこ
とにより、未反応のチタン膜１９を選択的にウェットエ
ッチングする（図５）。さらに、窒素（Ｎ2）雰囲気中
９００℃、３０秒のアニールを行ない、低抵抗で安定し
たチタンシリサイド膜２０，２１とする。
ン（Ａｒ）雰囲気中で６５０℃の温度、３０秒の時間で
行ない、チタンシリサイド膜２０，２１を形成する。そ
して、ウエハをアンモニア過水に１０分間浸漬させるこ
とにより、未反応のチタン膜１９を選択的にウェットエ
ッチングする（図５）。さらに、窒素（Ｎ2）雰囲気中
９００℃、３０秒のアニールを行ない、低抵抗で安定し
たチタンシリサイド膜２０，２１とする。
【００１６】次いで、図６に示すように、チタンシリサ
イド２０へ、例えばヒ素（Ａｓ）を１５ＫｅＶ，３ｅ１
５／ｃｍ2のドーズ量でイオン注入を行なう。さらに、
図７に示すように、ＣＶＤＳｉＯで成る層間膜２３を例
えば５００Åの膜厚に堆積させる。この層間膜２３の形
成条件は、以下に示す通りである。
イド２０へ、例えばヒ素（Ａｓ）を１５ＫｅＶ，３ｅ１
５／ｃｍ2のドーズ量でイオン注入を行なう。さらに、
図７に示すように、ＣＶＤＳｉＯで成る層間膜２３を例
えば５００Åの膜厚に堆積させる。この層間膜２３の形
成条件は、以下に示す通りである。
【００１７】 ○ガス及びその流量 シラン（ＳｉＨ4） …２５０SCCM 酸素（Ｏ2） …２５０SCCM 窒素（Ｎ2） …１００SCCM ○温度 …４２０℃ ○圧力 …１００ｍＴｏｒｒ 次に、窒素（Ｎ2）雰囲気中で１１００℃，１０秒の短
時間アニールを行なう。これにより、チタンシリサイド
膜２０，２１の活性化を行なうのと同時に不純物の拡散
を行ないソース領域２２Ａ，ドレイン領域２２Ｂを形成
する（図７）。これらチタンシリサイド膜２０，２０，
２１は、ソース・ドレイン領域２２Ａ，２２Ｂ上及びゲ
ート１４上に、選択的に且つ均一に形成することができ
るため、シート抵抗の低減化（８Ω／口）が達成され
る。
時間アニールを行なう。これにより、チタンシリサイド
膜２０，２１の活性化を行なうのと同時に不純物の拡散
を行ないソース領域２２Ａ，ドレイン領域２２Ｂを形成
する（図７）。これらチタンシリサイド膜２０，２０，
２１は、ソース・ドレイン領域２２Ａ，２２Ｂ上及びゲ
ート１４上に、選択的に且つ均一に形成することができ
るため、シート抵抗の低減化（８Ω／口）が達成され
る。
【００１８】なお、図８は、層間膜２３にコンタクトホ
ールを開口し、アルミ電極２４Ａ，２４Ｂを形成したも
のを示している。
ールを開口し、アルミ電極２４Ａ，２４Ｂを形成したも
のを示している。
【００１９】（第２実施例）図９〜図１９は、本発明の
第２実施例を示している。本実施例は、ＴＦＴ（Ｔｈｉ
ｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の形成に本発明
を適用したものであって、下層トランジスタを上記した
第１実施例の方法で図９に示す状態まで形成した後、ド
ライエッチングを行なって層間膜２３にコンタクトホー
ル２３Ａを開口し、図１０に示すように、ドレイン領域
側のチタンシリサイド膜２０を露出させる。このエッチ
ング条件は、以下に示す通りである。
第２実施例を示している。本実施例は、ＴＦＴ（Ｔｈｉ
ｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の形成に本発明
を適用したものであって、下層トランジスタを上記した
第１実施例の方法で図９に示す状態まで形成した後、ド
ライエッチングを行なって層間膜２３にコンタクトホー
ル２３Ａを開口し、図１０に示すように、ドレイン領域
側のチタンシリサイド膜２０を露出させる。このエッチ
ング条件は、以下に示す通りである。
【００２０】 ○エッチングガス及びその流量 Ｃ4Ｆ8 …５０SCCM ○ＲＦパワー …１２００Ｗ ○圧力 …２Ｐａ 次に、ＴＦＴを形成するために、Ｎ型の多結晶シリコン
（ＤＯＰＯＳ）膜２５を、図１１に示すように、ＣＶＤ
法を用いて全面に堆積させる。この多結晶シリコン膜２
５のＣＶＤ条件は、以下に示す通りである。
（ＤＯＰＯＳ）膜２５を、図１１に示すように、ＣＶＤ
法を用いて全面に堆積させる。この多結晶シリコン膜２
５のＣＶＤ条件は、以下に示す通りである。
【００２１】 ○ガス及びその流量 シラン（ＳｉＨ4） …５００SCCM ホスフィン（ＰＨ3） …０．３５SCCM ヘリウム（Ｈｅ） …５０SCCM ○圧力 …６００ｍＴｏｒｒ ○温度 …５８０℃ 次に、図１２に示すように、多結晶シリコン膜２５表面
に、例えば、８５０℃、Ｏ2流量１０ｌ／ｍｉｎの酸化
処理を施してゲート酸化膜２６を形成する。そして、こ
のゲート酸化膜２６上に、ＴＦＴのゲートとなるＮ型の
多結晶シリコン膜を形成し、図１３に示すように、多結
晶シリコン膜及びゲート酸化膜２６をパターニングす
る。同図中２７は、ゲートを示している。次に、全面に
イオン注入を例えばＢＦ2，２０ＫｅＶ，Ｉｅ１５／ｃ
ｍ2の条件で施し、多結晶シリコン膜２５のソース・ド
レイン領域をＰ型の導電型にする。
に、例えば、８５０℃、Ｏ2流量１０ｌ／ｍｉｎの酸化
処理を施してゲート酸化膜２６を形成する。そして、こ
のゲート酸化膜２６上に、ＴＦＴのゲートとなるＮ型の
多結晶シリコン膜を形成し、図１３に示すように、多結
晶シリコン膜及びゲート酸化膜２６をパターニングす
る。同図中２７は、ゲートを示している。次に、全面に
イオン注入を例えばＢＦ2，２０ＫｅＶ，Ｉｅ１５／ｃ
ｍ2の条件で施し、多結晶シリコン膜２５のソース・ド
レイン領域をＰ型の導電型にする。
【００２２】その後、図１４に示すように、ＣＶＤ法に
よりＳｉＯ2膜２８を例えば４０００Åの膜厚に堆積さ
せる。このＣＶＤの条件は、以下に示す通りである。
よりＳｉＯ2膜２８を例えば４０００Åの膜厚に堆積さ
せる。このＣＶＤの条件は、以下に示す通りである。
【００２３】 ○ガス及びその流量 シラン（ＳｉＨ4） …２５０SCCM 酸素（Ｏ2） …２５０ＳＣＣＭ 窒素（Ｎ２） …１００SCCM ○温度 …４２０℃ ○圧力 …１００ｍＴｏｒｒ 次に、ドライエッチングにより全面エッチバックを行な
い、図１５に示すようにゲート２７の側壁に、サイドウ
ォール２８Ａを形成する。このエッチバックの条件は、
例えば以下に示す通りである。
い、図１５に示すようにゲート２７の側壁に、サイドウ
ォール２８Ａを形成する。このエッチバックの条件は、
例えば以下に示す通りである。
【００２４】 ○エッチングガス及びその流量 Ｃ4Ｆ8 …５０SCCM ○ＲＦパワー …１２００Ｗ ○圧力 …２Ｐａ 次いで、Ａｒ+イオンをエネルギー１０ＫｅＶでＩｅ１
６／ｃｍ2のドーズ量でイオン注入する。これにより、
図１６に示すように、多結晶シリコン膜２５表面及びゲ
ート２７の表面から８０Åの深さまでの領域を非晶質化
し（このときのＡｒの多結晶シリコン中での最大原子濃
度の深さは８０Åに存在している。これより、多結晶シ
リコン最表面から８０Åの領域は非晶質な領域になって
いると考えられる。）非晶質シリコン層２９，３０を形
成する。
６／ｃｍ2のドーズ量でイオン注入する。これにより、
図１６に示すように、多結晶シリコン膜２５表面及びゲ
ート２７の表面から８０Åの深さまでの領域を非晶質化
し（このときのＡｒの多結晶シリコン中での最大原子濃
度の深さは８０Åに存在している。これより、多結晶シ
リコン最表面から８０Åの領域は非晶質な領域になって
いると考えられる。）非晶質シリコン層２９，３０を形
成する。
【００２５】さらに、例えば、８５０℃、Ｏ2流量１０
ｌ／ｍｉｎ、１０分間のドライ酸化を施し、５０Åの厚
さのシリコン酸化膜３１，３２を非晶質シリコン層２
９，３０の上部に形成する（図１７）。このとき、多結
晶シリコン膜の表面層はすべて非晶質化しているため
に、均一な膜厚のシリコン酸化膜３１，３２が形成でき
る。さらに、図１７に示すように、チタン膜３３を例え
ば膜厚３００Åで全面に堆積させる。このチタン膜３３
の成膜条件は、以下に示す通りである。
ｌ／ｍｉｎ、１０分間のドライ酸化を施し、５０Åの厚
さのシリコン酸化膜３１，３２を非晶質シリコン層２
９，３０の上部に形成する（図１７）。このとき、多結
晶シリコン膜の表面層はすべて非晶質化しているため
に、均一な膜厚のシリコン酸化膜３１，３２が形成でき
る。さらに、図１７に示すように、チタン膜３３を例え
ば膜厚３００Åで全面に堆積させる。このチタン膜３３
の成膜条件は、以下に示す通りである。
【００２６】 ○ＲＦバイアスー …５０Ｗ ○ＤＣ（スパッタ）パワー …１ｋＷ ○スパッタガス及びその流量 Ａｒ …４０ＳＣＣＭ ○圧力 …０．４Ｐａ ○堆積温度 …２００℃ ○成膜速度 …６００Å／ｍｉｎ 次に、ラピッドサーマルアニール（ＲＴＡ）を、Ａｒ中
６５０℃，３０秒の条件で行なって、図１８に示すよう
に、チタンシリサイド膜３４，３５を形成する。その
後、アンモニア過水で１０分間の浸漬を行ない未反応な
チタン膜を選択的に除去する。さらに、窒素雰囲気中９
００℃、３０秒のアニールを行ない、低抵抗の安定した
チタンシリサイド膜３４，３５とする。
６５０℃，３０秒の条件で行なって、図１８に示すよう
に、チタンシリサイド膜３４，３５を形成する。その
後、アンモニア過水で１０分間の浸漬を行ない未反応な
チタン膜を選択的に除去する。さらに、窒素雰囲気中９
００℃、３０秒のアニールを行ない、低抵抗の安定した
チタンシリサイド膜３４，３５とする。
【００２７】その後、図１９に示すように、ＣＶＤ法に
て例えば膜厚５０００Åの層間膜３６を堆積させる。こ
のＣＶＤ条件は、以下に示す通りである。
て例えば膜厚５０００Åの層間膜３６を堆積させる。こ
のＣＶＤ条件は、以下に示す通りである。
【００２８】 ○ガス及びその流量 シラン（ＳｉＨ４） …２５０SCCM 酸素（Ｏ2） …２５０SCCM 窒素（Ｎ2） …１００SCCM ○温度 …４２０℃ ○圧力 …１００ｍＴｏｒｒ その後、窒素雰囲気中１１００℃，１０秒の短時間アニ
ールを行ない、これにより、多結晶シリコン及びチタン
シリサイド膜の活性化を行なうのと同時に不純物の拡散
を行なう。なお、図１９は、層間膜に窓開けを行ないア
ルミ電極３７Ａ，３７Ｂを形成してなるＭＯＳＦＥＴを
作成したものを示している。
ールを行ない、これにより、多結晶シリコン及びチタン
シリサイド膜の活性化を行なうのと同時に不純物の拡散
を行なう。なお、図１９は、層間膜に窓開けを行ないア
ルミ電極３７Ａ，３７Ｂを形成してなるＭＯＳＦＥＴを
作成したものを示している。
【００２９】上記各実施例においては、シリコン酸化膜
を形成する領域が非晶質化されているため、均一に酸化
を進行させることができる。従来のように、多結晶シリ
コンの酸化を深さ５０Å程度まで行なった場合、結晶粒
を有しているので結晶粒界部と粒内部での酸化速度が異
なるため（粒界部は粒内部より２０％速く酸化する）、
シリコン酸化膜界面に荒れを生じ、そのため結果として
チタンシリサイド／Ｓｉ界面も荒れるが、本発明では、
上記したように、非晶質シリコン中を均一に酸化が進行
し、均一な膜厚のシリサイドを形成できる。
を形成する領域が非晶質化されているため、均一に酸化
を進行させることができる。従来のように、多結晶シリ
コンの酸化を深さ５０Å程度まで行なった場合、結晶粒
を有しているので結晶粒界部と粒内部での酸化速度が異
なるため（粒界部は粒内部より２０％速く酸化する）、
シリコン酸化膜界面に荒れを生じ、そのため結果として
チタンシリサイド／Ｓｉ界面も荒れるが、本発明では、
上記したように、非晶質シリコン中を均一に酸化が進行
し、均一な膜厚のシリサイドを形成できる。
【００３０】また、上記両実施例においては、アルミ電
極のコンタクト部をチタンシリサイドを用いているた
め、通常（従来）のシリサイドを用いない場合よりコン
タクト抵抗が低減する。さらに、ゲート電極にチタンシ
リサイドが形成されるため、素子の応答速度が２０％程
度速くなる。
極のコンタクト部をチタンシリサイドを用いているた
め、通常（従来）のシリサイドを用いない場合よりコン
タクト抵抗が低減する。さらに、ゲート電極にチタンシ
リサイドが形成されるため、素子の応答速度が２０％程
度速くなる。
【００３１】上記第２実施例において、図１９に示すよ
うに、層間膜３６、又は層間膜３６と２３とにコンタク
トホールを形成しアルミ電極３７Ａ，３７Ｂを埋め込ん
だが、このとき、埋め込み易くするために、コンタクト
ホールにテーパを形成するプロセスとして、９００℃程
度の高温アニールを施し、ＴＦＴ上部の層間膜のリフロ
ーを行なった場合、本実施例では、ＳＩＴＯＸ−チタン
シリサイドを用いているため高温によるシリサイドの凝
集は発生せず、低抵抗を維持する。なお、通常の方法で
形成したチタンシリサイド膜では凝集が発生し、シリサ
イドは高抵抗となる。
うに、層間膜３６、又は層間膜３６と２３とにコンタク
トホールを形成しアルミ電極３７Ａ，３７Ｂを埋め込ん
だが、このとき、埋め込み易くするために、コンタクト
ホールにテーパを形成するプロセスとして、９００℃程
度の高温アニールを施し、ＴＦＴ上部の層間膜のリフロ
ーを行なった場合、本実施例では、ＳＩＴＯＸ−チタン
シリサイドを用いているため高温によるシリサイドの凝
集は発生せず、低抵抗を維持する。なお、通常の方法で
形成したチタンシリサイド膜では凝集が発生し、シリサ
イドは高抵抗となる。
【００３２】以上、第１・第２実施例について説明した
が、本発明は、これらに限定されるものではなく、構成
の要旨に付随する各種の設計変更が可能である。
が、本発明は、これらに限定されるものではなく、構成
の要旨に付随する各種の設計変更が可能である。
【００３３】例えば、上記第１実施例においては、単結
晶シリコン基板上に多結晶シリコン領域を備えた構造
に、本発明を適用したが、多結晶シリコン基板上に単結
晶シリコン領域を有する場合に適用しても勿論よい。
晶シリコン基板上に多結晶シリコン領域を備えた構造
に、本発明を適用したが、多結晶シリコン基板上に単結
晶シリコン領域を有する場合に適用しても勿論よい。
【００３４】
【発明の効果】以上の説明から明らかなように、本発明
によれば、単結晶シリコンや多結晶シリコン上に均一な
薄いシリコン酸化膜が形成できるようになり、これによ
り、均一な膜厚のチタンシリサイド膜を形成できる効果
がある。
によれば、単結晶シリコンや多結晶シリコン上に均一な
薄いシリコン酸化膜が形成できるようになり、これによ
り、均一な膜厚のチタンシリサイド膜を形成できる効果
がある。
【００３５】また、本発明によれば、チタンシリサイド
膜が、例えば、後工程で高温熱処理を行なっても、その
抵抗値に変動が生ぜず、例えば最終的に形成するトラン
ジスタの接合領域上のシート抵抗及びコンタクト抵抗は
低抵抗（１０Ω／口以下）を維持する効果がある。
膜が、例えば、後工程で高温熱処理を行なっても、その
抵抗値に変動が生ぜず、例えば最終的に形成するトラン
ジスタの接合領域上のシート抵抗及びコンタクト抵抗は
低抵抗（１０Ω／口以下）を維持する効果がある。
【図１】本発明の第１実施例の工程を示す断面図。
【図２】本発明の第１実施例の工程を示す断面図。
【図３】本発明の第１実施例の工程を示す断面図。
【図４】本発明の第１実施例の工程を示す断面図。
【図５】本発明の第１実施例の工程を示す断面図。
【図６】本発明の第１実施例の工程を示す断面図。
【図７】本発明の第１実施例の工程を示す断面図。
【図８】本発明の第１実施例の工程を示す断面図。
【図９】本発明の第２実施例の工程を示す断面図。
【図１０】本発明の第２実施例の工程を示す断面図。
【図１１】本発明の第２実施例の工程を示す断面図。
【図１２】本発明の第２実施例の工程を示す断面図。
【図１３】本発明の第２実施例の工程を示す断面図。
【図１４】本発明の第２実施例の工程を示す断面図。
【図１５】本発明の第２実施例の工程を示す断面図。
【図１６】本発明の第２実施例の工程を示す断面図。
【図１７】本発明の第２実施例の工程を示す断面図。
【図１８】本発明の第２実施例の工程を示す断面図。
【図１９】本発明の第２実施例の工程を示す断面図。
【図２０】従来例の断面図。
【図２１】酸化膜の膜厚とシート抵抗との関係を示すグ
ラフ。
ラフ。
【図２２】従来例の説明図。
１１…シリコン基板、１４…ゲート、１４Ａ…非晶質シ
リコン層、１４Ｂ…シリコン酸化膜、１７Ａ，１７Ｂ…
非晶質シリコン層、１８Ａ，１８Ｂ…シリコン酸化膜、
１９…チタン膜、２０，２１…チタンシリサイド膜。
リコン層、１４Ｂ…シリコン酸化膜、１７Ａ，１７Ｂ…
非晶質シリコン層、１８Ａ，１８Ｂ…シリコン酸化膜、
１９…チタン膜、２０，２１…チタンシリサイド膜。
Claims (1)
- 【請求項１】 表面に多結晶シリコン領域を有する、シ
リコン基板に対して不活性物質をイオン注入して所定深
さまで非晶質シリコン層を形成し、次いで、酸化処理を
施して上記非晶質シリコン層の深さより浅くシリコン酸
化膜を形成した後、該シリコン酸化膜上にチタン膜を形
成し、前記シリコン酸化膜を介して前記チタン膜とシリ
コンとを反応させてチタンシリサイドを形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189755A JP3044849B2 (ja) | 1991-07-30 | 1991-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189755A JP3044849B2 (ja) | 1991-07-30 | 1991-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536632A true JPH0536632A (ja) | 1993-02-12 |
| JP3044849B2 JP3044849B2 (ja) | 2000-05-22 |
Family
ID=16246639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189755A Expired - Fee Related JP3044849B2 (ja) | 1991-07-30 | 1991-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3044849B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5346860A (en) * | 1992-05-29 | 1994-09-13 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating an interconnect structure in an integrated circuit |
| JPH0878361A (ja) * | 1994-07-05 | 1996-03-22 | Nec Corp | 半導体装置の製造方法 |
| US5593923A (en) * | 1994-12-06 | 1997-01-14 | Nec Corporation | Method of fabricating semiconductor device having refractory metal silicide layer on impurity region using damage implant and single step anneal |
| US5893751A (en) * | 1996-08-09 | 1999-04-13 | United Microelectronics Corporation | Self-aligned silicide manufacturing method |
| US6649976B2 (en) | 1994-01-28 | 2003-11-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having metal silicide film and manufacturing method thereof |
-
1991
- 1991-07-30 JP JP3189755A patent/JP3044849B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5346860A (en) * | 1992-05-29 | 1994-09-13 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating an interconnect structure in an integrated circuit |
| US6649976B2 (en) | 1994-01-28 | 2003-11-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having metal silicide film and manufacturing method thereof |
| JPH0878361A (ja) * | 1994-07-05 | 1996-03-22 | Nec Corp | 半導体装置の製造方法 |
| US6033978A (en) * | 1994-07-05 | 2000-03-07 | Nec Corporation | Process of selectively producing refractory metal silicide uniform in thickness regardless of conductivity type of silicon thereunder |
| US5593923A (en) * | 1994-12-06 | 1997-01-14 | Nec Corporation | Method of fabricating semiconductor device having refractory metal silicide layer on impurity region using damage implant and single step anneal |
| US5893751A (en) * | 1996-08-09 | 1999-04-13 | United Microelectronics Corporation | Self-aligned silicide manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3044849B2 (ja) | 2000-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |