KR20060091308A - 실리콘 영역에 형성되는 니켈/코발트 실리사이드 영역을갖는 반도체 디바이스 - Google Patents
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Abstract
본 발명은 전계 효과 트랜지스터의 게이트 전극과 같은 실리콘 함유 영역들에 매립 니켈 실리사이드 층(260A) 및 이후에 코발트 실리사이드 층(261A)을 형성함으로써, 두 실리사이드들의 우수한 특성들이 조합되어, 스케일된 실리콘 회로 피쳐들의 접촉 저항 및 면 저항을 과도하게 타협함이 없이 추가의 디바이스 스케일링에 대한 가능성을 제공할 수 있다.
전계효과 트랜지스터, 금속 실리사이드, 열처리, 게이트 전극.
Description
일반적으로, 본 발명은 집적회로들의 제조에 관한 것으로서, 보다 구체적으로는, 실리콘 함유 도전성 회로 소자들 위에 금속 실리사이드 영역들을 형성하여, 면 저항을 감소시키는 것에 관한 것이다.
현대의 초고밀도 집적 회로들에서, 디바이스 성능 및 회로 기능성을 개선하기 위해, 디바이스 피쳐(feature)들은 꾸준히 감소하고 있다. 하지만, 디바이스 피쳐들의 축소는 일정한 문제들을 수반하는데, 이는 피쳐 크기들을 감소함으로써 획득되는 이점들을 부분적으로 상쇄할 수 있는 것이다. 일반적으로, 예를 들어 MOS 트랜지스터와 같은 트랜지스터 소자의 크기 감소는 트랜지스터 소자의 채널 길이를 감소시켜 우수한 성능 특성들을 초래할 수 있으며, 이는 구동 전류 성능의 향상 및 스위칭 속도의 개선을 가져온다. 하지만, 트랜지스터 소자들의 채널 길이 감소하에서, 도전성 라인들 및 접촉 영역들, 즉 트랜지스터 소자들의 주변 소자에 전기적 접촉을 제공하는 영역들의 전기적 저항은 주요한 문제가 되었는데, 이는 이들 라인과 영역의 단면적이 또한 감소되기 때문이다. 하지만, 단면적은 도전성 라인들과 접촉 영역들을 포함하는 금속 특성과 관련하여 이들의 유효(effective) 전기 저항을 결정한다.
게다가, 단위 면적당 많은 개수의 회로 소자들은 또한 이 회로 소자들 사이에 배선들 수의 증가를 요구하는데, 여기서 일반적으로 요구되는 배선들의 개수는 회로 소자들의 개수를 비선형적으로 증가시키며, 이에 따라 이용가능한 배선 면적은 더욱 제한된다.
대부분의 집적 회로들은 실리콘을 기반으로 하는데, 다시 말하면, 회로 소자들은 도전성 영역들로서 동작하는, 결정성, 다결정성 및 비결정질 형태의, 도핑되었거나 도핑되지않은 실리콘 영역들을 포함한다. 이러한 환경에서의 예시적인 예는 MOS 트랜지스터 소자의 게이트 전극인데, 이는 폴리실리콘 라인으로서 고려될 수 있다. 게이트 전극에 적절한 제어 전압의 인가하에서, 얇은 게이트 절연층과 반도체 기판의 활성 영역의 계면에, 도전성 채널이 형성된다. 트랜지스터 소자의 피쳐 크기 감소가 채널 길이를 감소시켜 디바이스 성능을 개선하지만은, (게이트 길이 방향에서) 게이트 전극의 축소는 게이트 전극을 따른 신호 전파, 즉 게이트 전극의 (게이트 폭 방향에서의) 전체 확장을 따른 채널 형성에 상당한 지연들을 발생할 수 있다. 신호 전파 지연의 문제는 개별 회로 소자들 또는 다른 칩 영역들을 연결하는 적당히 신장된(elongated) 폴리실리콘 라인들에서 더욱 악화된다. 따라서, 폴리실리콘 라인들 및 다른 실리콘 접촉 영역들의 면 저항을 개선시켜, 디바이스 성능의 타협없이 추가의 디바이스 스케일링을 허용하는 것이 대단히 중요하다. 이러한 이유로, 각 실리콘-함유 영역들의 적당한 부분들 내에 또는 부분들 위에 금속 실리사 이드를 형성함으로써 폴리실리콘 라인들 및 실리콘 접촉 영역들의 면 저항을 감소하는 것이 통상적인 관행이 되었다.
도 1a 내지 1d를 참조하면, MOS 트랜지스터 소자의 대응 부분상에 금속 실리사이드를 형성하기 위한 전형적인 종래기술의 공정 흐름이 실리콘의 면 저항 감소를 증명하기 위한 예시적 예로서 설명될 것이다.
도 1a는 MOS 트랜지스터와 같은 트랜지스터 소자(100)의 개략 단면도인데, 여기서 트랜지스터는 실리콘-함유 활성 영역(102)을 포함하는 기판(101)상에 형성된다. 활성 영역(102)은 격리 구조(103)에 의해 포위되는데, 본 예에서 격리 구조는 통상적으로 정교한 집적 회로들에 사용되는 얕은 트렌치 격리 형태로 제공된다. 확장 영역들(105)을 포함하는, 하이(highly) 도핑된 소스 및 드레인 영역들(104)이 활성 영역(102)에 형성된다. 확장 영역들(105)을 포함하는 소스 및 드레인 영역들(104)은 채널 영역(106)에 의해 측방향으로 분리된다. 게이트 절연층(107)은 게이트 전극(108)과 하부 채널 영역(106)을 전기적으로, 물리적으로 격리시킨다. 스페이서 소자들(109)이 게이트 전극(108)의 측벽들상에 형성된다. 내열성(refractory) 금속층(110)이 금속 실리사이드 부분들을 형성함에 있어서의 추가 공정에 요구되는 두께로 트랜지스터 소자(100) 위에 형성된다.
도 1a에 도시되는 바와같이, 트랜지스터 소자(100)를 형성하기 위한 전형적인 종래의 공정 흐름이 하기의 단계들을 포함할 수 있다. 개선된 포토리소그래피 및 식각 기법들에 의해 얕은 트렌치 격리들(103)을 형성함으로써, 활성 영역(102)을 정의한 이후에, 잘 확립된, 잘 알려진 주입 단계들이 수행되어, 활성 영역(102) 과 채널 영역(106)에 바람직한 도펀트 프로파일을 생성한다.
후속적으로, 게이트 절연층(107) 및 게이트 전극(108)은 바람직한 게이트 길이를 얻기 위해 정교한 증착, 포토리소그래피 및 이방성 식각 기법들에 의해 형성되는데, 여기서 게이트 전극은 도 1a의 도면 평면에서 양방향 화살표(150)에 의해 표시되는 바와같이 게이트 전극(108)의 수평 확장이다. 이후에, 제 1 주입 시퀀스가 수행되어 확장 영역들(105)을 형성할 수 있는데, 설계 요건들에 따라, 추가의, 소위 할로(halo) 주입들이 수행될 수 있다.
다음으로, 실리콘 이산화물 및/또는 실리콘 질화물과 같은 유전 물질을 증착함과 아울러 이방성 식각 공정으로 유전 물질을 패턴화함으로써, 스페이서 소자들(109)이 형성된다. 이후에, 추가의 주입 공정이 수행되어, 소스 및 드레인 영역들(104)을 형성할 수 있으며, 이후에 어닐 공정들이 계속되어, 도펀트들을 활성화함과 아울러 주입 공정들 동안에 생성된 격자 손상을 적어도 부분적으로 치유한다.
후속적으로, 내열성 금속층(110)이 예를 들어, 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD)에 의해 트랜지스터 소자(100) 위에 증착된다. 바람직하게는, 티탄, 코발트, 니켈 등과 같은 내열성 금속이 금속층(110)에 사용된다. 하지만, 금속 실리사이드 형성 동안의, 그리고 이후의 금속 실리사이드 형성에서의 다양한 내열성 금속들의 특성들은 서로 크게 다르다. 결과적으로, 적절한 금속의 선택은 후속 공정들에서의 공정 요건들뿐만 아니라 트랜지스터 소자(100)의 추가의 설계 파라메터들에 의존한다. 가령, 티탄이 각 실리콘 함유 부분들상에 금속 실리사이드를 형성하는데 종종 사용된다. 하지만, 결과적인 티탄 실리사이드의 전기적 특성들은 트랜지스터 소자(100)의 치수들에 크게 의존한다. 티탄 실리사이드는 폴리실리콘 입자(grain)의 경계들에서 모이는 경향이 있으며, 이에 따라 전체 전기 저항을 증가시킬 수 있는데, 여기서 이러한 효과는 피쳐 크기들을 감소시켜, 티탄의 사용이 측방향 치수, 즉 0.2 마이크로미터 이하의 게이트 길이를 갖는 게이트 전극(108)과 같은 폴리실리콘 라인들에 대해 수락될 수 없게 한다.
이러한 정도의 피쳐 크기를 갖는 회로 소자들에 대해, 바람직하게는, 코발트가 내열성 금속으로서 사용되는데, 이는 코발트가 실질적으로 폴리실리콘 입자 경계들을 차단하는 경향을 보여주지 않기 때문이다. 하지만, 코발트 실리사이드는 하기에서 더욱 상세히 설명되는 바와같이 매우 크게 스케일된 디바이스들에 대해 면 저항의 관점에서 상당히 큰 열화를 보여줄 수 있다. 금속 실리사이드를 형성함에 있어서 종종 사용되는 다른 후보물질(candidate)은 니켈인데, 이는 로컬 배선들과 관련하여 저하된 접촉 저항을 발생할 수 있다. 우수한 접촉 특성들을 가지며, 이에 따라 현재에 바람직한 실리사이드 물질이 되는 코발트의 특성들을 논의하기 위해, 금속층(110)이 코발트로 구성되어, 트랜지스터 소자(100)가 0.2 ㎛ 이하의 게이트 길이를 갖는 정교한 디바이스로서 형성됨을 가정한다.
제 1 어닐 공정이 수행되어, 층(110)의 코발트와 드레인 및 소스 영역들(104)의 실리콘과 게이트 전극(108)의 폴리실리콘 사이의 반응을 시작한다. 선택적으로, 대략 10nm 내지 20nm 범위의 두께를 갖는 티탄 질화물층이 기판(101)의 어닐링 이전에 내열성 금속층(110) 위에 증착되어, 후속 어닐링 공정들에서 코발트의 산화를 감소시킴으로써 마지막으로 얻은 코발트 디실리사이드(disilicide)의 면 저 항을 감소시킬 수 있다. 전형적으로, 어닐 온도는 코발트 모노실리사이드(monosilicide)를 생산하기 위해 대략 450℃ 내지 550℃의 범위가 될 수 있다. 이후에, 반응하지 않은 코발트는 선택적으로 식각된 이후에 대략 700℃의 높은 온도로 제 2 어닐 공정이 수행되어, 코발트 모노실리사이드를 코발트 디실리사이드(disilicide)로 구성되는 낮은 저항 상태로 변화시킨다.
도 1b는 드레인 및 소스 영역(104)상에 형성되는 코발트 실리사이드 영역들(111)과 게이트 전극(108)상의 코발트 디실리사이드 영역(112)을 갖는 트랜지스터 소자(100)를 개략적으로 도시한다. 코발트가 대략 0.2 마이크로미터들 이하의 피쳐 크기들에 성공적으로 사용될 수 있지만은, 100 nm 이하의 게이트 길이를 요구하는 추가의 디바이스 스케일링에 대해, 코발트 디실리사이드 개선 게이트 전극(108)의 면 저항은 게이트 전극(108)의 피쳐 크기 감소를 고려함으로써 예상되는 것보다 급속하게 증가한다. 영역(112)의 저항 증가는 개별 코발트 디실리사이드 입자들 사이의 인장 응력에 의해 초래되며, 이에 따라 게이트 길이가 단일 입자 크기 정도인 때에, 코발트의 얇은막(film) 집적도에 크게 영향을 미친다.
도 1c는 상술된 실리사이드 형성 공정 이후에 대략 50 내지 80 nm의 게이트 길이(150A) 감소를 갖는 트랜지스터 소자(100)를 개략적으로 도시한다. 가령, 게이트 전극(108)의 코발트 디실리사이드 영역(112)에서의 공극(void) 또는 중단(interruption)의 형태인 불규칙들(irregularity)(112A)이 발생하여, 면 저항의 큰 증가를 초래할 수 있다.
도 1d 및 1e는 대략 50nm의 게이트 길이(150A)에 비해 대략 200nm의 게이트 길이(150)를 갖는 게이트 전극들(108)의 평면도를 개략적으로 나타낸다. 도 1d는 게이트 길이(150)를 갖는 게이트 전극(108)을 도시하며, 이는 그 길이(150)를 따라 배열되는 복수의 단일 입자들(113)을 포함하는 반면에, 도 1e에 도시되는 바와같이, 단 하나의 단일 입자들(113)만이 길이(150A)에 걸쳐 형성된다. 코발트 모노실리사이드를 코발트 디실리사이드로 변화함에 있어서의 제 2 어닐 공정 동안에 유도되는 열 응력은 길이(150)에 걸쳐 있는 복수의 입자들에 의해 보상될 수 있지만은, 길이(150A)에 걸쳐 형성되는 단일 입자는 응력의 효율적인 흡수를 허용하지 않으며, 코발트 디실리사이드 얇은막의 중단(112A)을 초래할 수 있다. 결과적으로, 폴리실리콘 게이트 전극의 면 저항은 급격하게 증가하며, 이에 따라 적극적인 디바이스 스케일링에는 트랜지스터 성능의 과도한(unduly) 저하가 따른다.
따라서, 상술된 문제들의 관점에서, 생산 수율을 과도하게 타협하지 않으면서도 추가의 디바이스 스케일링을 가능하게 하는, 개선된 실리사이드 형성 기법에 대한 필요가 존재한다.
일반적으로, 본 발명은 니켈 실리사이드의 이점들, 즉 하부 실리콘과 관련된 우수한 특성과 코발트 실리사이드의 우수한 접촉 특성들을 조합하여, 금속 실리사이드 영역을 포함하는 실리콘 피쳐의 면 저항을 과도하게 타협함이 없이 추가의 디바이스 스케일링에 대한 가능성을 제공할 수 있는 기법에 관한 것이다. 이를 위해, 실질적으로 니켈 실리사이드로 구성되는 실리사이드 층, 및 이후의 실질적으로 코발트 실리사이드로 구성되는 금속 실리사이드 층은 공통의 형성 공정으로 형성되며, 이에 따라 실리콘 코발트 실리사이드 계면에서 발생하는 문제들은 크게 감소되거나 완전히 제거될 수 있다.
본 발명에 일 예시적 실시예에 따르면, 방법은 기판상에 형성되는 실리콘-함유 영역 위에 금속 코발트 및 금속 니켈을 포함하는 층을 형성하는 단계를 포함한다. 이후에, 제 1 온도로 기판에 열 처리가 수행되어, 니켈 및 코발트가 실리콘과 반응하여 실리콘-함유 영역에 실리사이드를 형성한다. 다음으로, 반응하지 않은 니켈 및 코발트가 기판으로부터 제거되며, 제 1 온도보다 높은 제 2 온도로 기판에 추가의 열처리가 수행되어 제 1 온도의 열처리 동안에 형성된 실리사이드를 변형시킨다.
추가의 실시예에서, 상기 방법은 온도와 열처리 지속기간 중 적어도 하나를 제어하여, 실리사이드를 변형시켜 상기 실리콘-함유 영역의 코발트 실리사이드 량을 조절하는 단계를 더 포함한다.
추가의 실시예에서, 상기 실리콘 함유 영역은 대략 100 나노미터보다 작은 측방향 치수를 갖는 폴리실리콘 라인을 포함한다.
추가의 실시예에서, 상기 실리콘 함유 영역은 전계 효과 트랜지스터의 드레인 및 소스 영역을 포함한다.
추가의 실시예에서, 상기 실리콘 함유 영역은 제 1 부분과 제 2 부분을 포함하며, 상기 방법은 금속 코발트와 금속 니켈을 포함하는 상기 층을 형성하기 이전에 상기 제 1 부분 위에 금속 실리사이드를 형성하는 단계를 더 포함한다.
추가의 실시예에서, 상기 제 1 부분은 전계 효과 트랜지스터의 드레인 영역과 소스 영역을 포함한다.
추가의 실시예에서, 상기 제 2 부분은 측벽 스페이서 요소들 및 캡 층으로 덮혀지는 상기 전계 효과 트랜지스터의 게이트 전극을 포함하며, 상기 방법은 금속 코발트 및 금속 니켈을 포함하는 층을 형성하기 이전에 상기 캡 층을 제거하는 단계를 더 포함한다.
추가의 실시예에서, 상기 게이트 전극의 게이트 길이는 대략 50 나노미터 이하이다.
본 발명의 또한, 추가의 예시적 실시예에서, 전계 효과 트랜지스터를 형성하는 방법은 기판 위에 형성되는 게이트 절연층상에 게이트 전극을 포함하는 폴리실리콘을 형성하는 단계를 포함한다. 드레인 영역 및 소스 영역은 실리콘 함유 반도체 영역에 형성되며, 여기서 드레인 및 소스 영역들은 게이트 전극에 인접하여 배치된다. 다음으로, 측벽 스페이서 요소들이 게이트 전극의 측벽들상에 형성되며, 금속 코발트와 금속 니켈을 포함하는 층이 게이트 전극 및 드레인 및 소스 영역들 위에 형성된다. 부가적으로, 금속 코발트 및 금속 니켈을 포함하는 상기 층에 의해, 코발트 실리사이드 및 니켈 실리사이드를 포함하는 영역이 적어도 게이트 전극에 형성된다.
추가의 실시예에서, 금속 코발트와 금속 니켈을 포함하는 상기 층은 상기 게이트 전극과 상기 드레인 및 소스 영역들 위에 금속 코발트를 포함하는 제 1 층을 증착함과 아울러 상기 제 1 층 위에 금속 니켈을 포함하는 제 2 층을 증착함으로써 형성된다. 추가의 실시예에서, 금속 코발트와 금속 니켈을 포함하는 상기 층은 상기 게이트 전극과 상기 드레인 및 소스 영역들 위에 금속 니켈을 포함하는 제 1 층을 증착함과 아울러 상기 제 1 층 위에 금속 코발트를 포함하는 제 2 층을 증착함으로써 형성된다.
본 발명의 또 다른 실시예에 따르면, 전계 효과 트랜지스터를 형성하는 방법이 기판상의 실리콘 영역 위에, 적어도 게이트 절연층, 폴리실리콘 층, 및 캡 층을 포함하는 층 스택을 형성 단계를 포함한다. 층 스택은 패턴화되어, 적어도 캡 층에 의해 덮혀지는 상부 면을 갖는 게이트 전극을 형성한다. 게다가, 드레인 영역 및 소스 영역은 게이트 전극에 인접하여 형성되며, 제 1 금속을 포함하는 실리사이드 영역들은 드레인 및 소스 영역들에 형성된다. 더욱이, 게이트 전극의 상부 면은 노출되며, 니켈 실리사이드/코발트 실리사이드 층 스택 영역이 게이트 전극이 형성된다.
추가의 실시예에서, 니켈 실리사이드/코발트 실리사이드 층 스택 영역을 형성하는 단계는 금속 코발트 및 금속 니켈을 포함하는 층을 형성하는 단계와; 제 1 온도로 상기 기판을 열처리하여, 니켈과 코발트가 실리콘과 반응시켜, 상기 게이트 전극에 실리사이드를 형성하는 단계와; 상기 기판으로부터 반응하지 않은 니켈과 코발트를 선택적으로 제거하는 단계와; 그리고 상기 제 1 온도보다 높은 온도로 상기 기판을 열처리하여, 상기 제 1 온도에서의 열처리 동안에 형성된 상기 실리사이드를 변형시키는 단계를 포함한다.
추가의 실시예에서, 금속 코발트와 금속 니켈을 포함하는 상기 층은 상기 게이트 전극 위에 금속 코발트를 포함하는 제 1 층을 증착함과 아울러 상기 제 1 층 위에 금속 니켈을 포함하는 제 2 층을 포함하는 제 2 층을 증착함으로써 형성된다.
추가의 실시예에서, 금속 코발트와 금속 니켈을 포함하는 상기 층은 상기 게이트 전극 위에 금속 니켈을 포함하는 제 1 층을 증착함과 아울러 상기 제 1 층 위에 금속 코발트를 포함하는 제 2 층을 증착함으로써 형성된다. 추가 실시예에서, 상기 제 1 금속은 코발트로 구성된다.
본 발명의 다른 예시적 실시예에 따르면, 전계 효과 트랜지스터는 게이트 절연층상에 형성되는 실리콘 게이트 전극을 포함한다. 트랜지스터는 게이트 전극에 인접하여 형성되는 드레인 영역과 소스 영역을 더 포함한다. 부가적으로, 니켈 실리사이드 영역이 실리콘 게이트 전극상에 형성되며, 코발트 실리사이드 영역이 니켈 실리사이드 영역 위에 형성된다.
추가의 실시예에서, 전계 효과 트랜지스터는 상기 드레인 및 소스 영역들에서 형성되는 코발트 실리사이드 영역을 더 포함한다.
추가의 실시예에서, 전계 효과 트랜지스터는 상기 드레인 및 소스 영역들에서 제 2 니켈 실리사이드 영역 위에 형성되는 제 2 코발트 실리사이드 영역을 더 포함한다.
추가의 실시예에서, 상기 니켈 실리사이드 영역의 두께는 상기 코발트 실리사이드 영역의 두께보다 작다.
본 발명의 추가의 이점들, 목적들 및 실시예들은 첨부된 청구항들에서 정의되며, 첨부 도면을 참조하여 고려되는 때에 하기의 상세한 설명에서 더욱 자명하게 될 것이다.
도 1a, 1b 및 1c는 다른 제조 스테이지들 동안의 종래 전계 효과 트랜지스터의 개략적인 단면도이다.
도 1d 및 1e는 서로 다른 게이트 길이의 게이트 전극들의 평면도인데, 여기서 과도하게 증가된 게이트 저항이 100 nm 이하의 게이트 길이에서 관찰될 수 있다.
도 2a 내지 2d는 본 발명의 예시적 실시예들에 따라 제조 스테이지들의 변동 동안에 전계 효과 트랜지스터의 개략적 단면도이다.
본 발명이 도면들뿐만 아니라 하기의 상세한 설명에서 예시되는 바와같이 실시예들을 참조하여 설명되지만은, 도면들뿐만 아니라 하기의 상세한 설명은 본 발명을 개시된 특정 예시적 실시예들에 제한하지 않으며, 상술된 예시적 실시예들은 본 발명의 다양한 양상들을 단순히 예증하는 것인데, 본 발명의 범주는 첨부한 청구항들에 의해 정의된다.
본 발명은 크게 감소된 피쳐 크기들로 전계 효과 트랜지스터들을 형성하는 때에 특히 이점이 있는데, 이는 100 nm 훨씬 이하의 피쳐 크기들에서의 코발트 실리사이드와 관련되는 문제들이 스택된 니켈 실리사이드/코발트 실리사이드 영역을 제공함으로써 크게 감소되거나 제거될 수 있기 때문이다. 실리콘에 인접하여 형성되는 니켈 실리사이드는 실리사이드 얇은막 특성들의 과도한 타협 없이 라인 폭 감소를 허용하는 반면에, 코발트 실리사이드는 텅스텐 등과 같은 다른 접촉 물질들에 우수한 접촉 저항을 제공하는 승인된, 잘-확립된 실리사이드 물질이며, 이에 따라 표준 CMOS 공정 기법들에 고도의 호환성을 제공한다. 하지만, 본 발명은 100nm 이하의 임계 치수들에 제약되는 것으로서 고려되지 않아야 하는데, 이는 이러한 제약들이 첨부된 청구항들에서 명시적으로 제시되지 않는 경우에 그러하다.
도 2a 내지 2d를 참조하면, 본 발명의 추가의 예시적 실시예들이 더욱 상세히 설명된다.
도 2a에서, 임의의 실리콘-함유 영역을 나타내는 전계 효과 트랜지스터(200)가 도시되는데, 여기서 실리콘-함유 영역은 실리사이드 부분을 수납하여, 면 저항을 감소시킨다. 상술된 바와같이, 게이트 전극들, 드레인 및 소스 영역들, 폴리실리콘 라인들 등이 도전성의 관점에서 변형될 필요가 있는데, 이는 특히 실리콘 피쳐들의 임계 치수들이 현재의 50nm 이하 크기로 계속해서 감소되기 때문이다. 첨부된 청구항들에서 달리 특정되지 않는 경우에, 전계 효과 트랜지스터(200)는 내부에 금속 실리사이드 영역의 형성을 요구하는 임의의 실리콘 함유 회로 피쳐를 대표하는 것으로서 고려된다. 전계 효과 트랜지스터(200)는 기판(201)을 포함할 수 있는데, 기판은 실리콘 웨이퍼, SOI(실리콘 온 인슐레이터) 기판 등과 같은 임의의 적절한 기판이 될 수 있다. 트랜지스터 활성 영역(202)은 기판(201)에 형성되며, 그 치수들은 격리 구조(203)에 의해 정의되는데, 격리 구조는 트렌치 격리 구조의 형태로 제공될 수 있다. 각 확장 영역들(205)을 포함하는 하이-도핑 드레인 및 소스 영역들(204)이 활성 영역(202)에 형성되며, 채널(206)에 의해 서로 분리된다. 폴리실리콘 게이트 전극(208)이 채널 영역(206) 위에 형성되며, 게이트 절연층(207)에 의해 채널 영역으로부터 분리된다. 게다가, 측벽 스페이서 요소들(209)이 폴리실리콘 게이트 전극(208)의 측벽들상에 형성된다. 일 실시예에서, 도 2a에 의해 도시되는 바와같이, 게이트 전극(208) 위에 위치되어, 게이트 전극(208)의 상부 면을 덮을 수 있다. 캡 층(230)은 실리콘 질화물, 실리콘 이산화물, 실리콘 질산화물 등으로 구성될 수 있으며, 유익하게는 광 특성들을 표시하는 물질로 구성될 수 있는데, 여기서 광 특성들은 게이트 전극(208)의 패턴화 동안에 캡 층(230)을 바닥부 반사방지 코팅(anti-reflective coating)으로서 사용될 수 있게 한다.
도 2에서 도시된 바와같이 전계 효과 트랜지스터(200)를 형성하기 위한 전형적인 공정 흐름은 도 1를 참조하여 상술한 내용과 실질적으로 동일한 공정을 포함할 수 있다. 캡 층(230)을 포함하는 전계 효과 트랜지스터(200)의 실시예에 관하여, 정교한 포토리소그래피에 의한 게이트 전극(208)의 패턴화 동안에, 바닥부 반사방지 코팅이 사용될 수 있는데, 이는 전형적으로 패턴화 공정 이후에 제거된다. 본 발명의 일부 실시예들에서, 종래 공정 흐름과는 대조적으로, 바닥부 반사방지 코팅은 캡 층(230)으로서 보존될 수 있다. 캡 층(230)은 한 편으로는 드레인 및 소스 영역들(204)에서 금속 실리사이드 영역들을 형성하고, 드레인 및 소스 영역들(204)에서 금속 실리사이드들의 완료 이후에, 다른 한편으로는 후속적으로 캡 층(230)을 제거함과 아울러 도 2b 내지 2d를 참조하여 설명되는 바와같은 공정 시퀀스를 수행함으로써 게이트 전극(208)에서 금속 실리사이드 영역들을 개별적으로 형성하는 가능성을 제공한다. 즉, 일부 실시예들에서, 가령, 코발트 실리사이드 영역이 드레인 및 소스 영역들(204)에 형성될 수 있는데, 여기서, 도 1a 내지 1c를 참조하여 상술된 바와같이 실질적으로 동일한 공정 시퀀스가 수행될 수 있지만, 캡 층(230)은 게이트 전극(208)에 코발트 실리사이드의 형성을 막는다. 따라서, 도 1a 내지 1c에 설명되는 공정 시퀀스를 캡 층(230)을 갖는 전계 효과 트랜지스터(200)에 적용하여, 점선들에 의해 표시되는 코발트 실리사이드 영역들(211a)을 형성한다. 이후에, 캡 층(230)은 게이트 전극(208)에 니켈 실리사이드/코발트 실리사이드 영역을 형성하기 위해 제거될 수 있다. 편의상, 추가의 설명에서, 이는 캡 층(230)이 없는 전계 효과 트랜지스터(200)로 언급되는데, 기본적으로 동일 공정 단계들이 도 2a에 도시되는 바와같이 트랜지스터(200)에 적용되며, 이에 따라 게이트 전극(208)에만 니켈 실리사이드/코발트 실리사이드 영역을 형성할 수 있기 때문이다.
도 2b는 금속층(240)이 그 위에 형성되는 전계 효과 트랜지스터(200)를 개략적으로 도시하는데, 여기서 금속층(240)은 금속 코발트와 금속 니켈을 포함한다. 일 특정 실시예에서, 금속층(240)은 제 1 서브층(241) 및 제 2 서브층을 포함할 수 있는데, 여기서 제 1 서브층(241)은 코발트를 포함하고, 제 2 서브층(242)은 니켈을 포함한다. 다른 실시예들에서, 제 1 서브층(241)은 니켈로 구성될 수 있으며, 제 2 서브층(242)은 코발트로 구성될 수 있다. 일 예시적 실시예에서, 금속층(240)은 금속 코발트와 금속 니켈의 혼합으로 구성되는 실질적으로 연속층으로서 제공될 수 있다.
금속층(240)은 화학적 기상 증착 및/또는 물리적 기상 증착에 의해 형성될 수 있다. 가령, 금속층(240)이 적어도 2개의 서브층들(241, 242)을 포함하는 때에, 이 서브층들은 CVD 공정 또는 PVD 공정과 같은 특정 증착 공정에 의해 개별적으로 증착될 수 있다. 다른 실시예들에서, 금속층(240)이 금속 코발트와 금속 니켈의 혼합 형태로 제공되는 때에, 가령, 코발트와 니켈을 전계 효과 트랜지스터(200)상으로 공통으로 스퍼터링함으로써, 공통된 증착 공정이 수행될 수 있다. 증착 공정 동안에, 증착 공정 타입에 관계없이, 코발트 대 니켈 비율은 가령, 서브층들(241 및 242)의 층 두께를 제어하거나 코발트와 니켈이 공통된 공정에서 증착되는 때에 스퍼터 공정 파라메터들을 제어함으로써 조정될 수 있다. 일 특정 실시예에서, 증착 공정은 부피 퍼센트의 관점에서 코발트량이 니켈량보다 높게 되도록 제어된다. 가령, 이를 위해, 일 실시예에서, 코발트를 포함하는 각 서브층들(241, 242)은 금속 니켈을 포함하는 다른 서브층(241, 242)의 대응 두께보다 크도록 선택될 수 있다. 예를 들어, 가령 코발트로 구성되는 서브층(241)의 두께는 대략 10 내지 50nm의 범위에서 선택될 수 있는 반면에, 서브층(242)의 두께는 대략 10 내지 30nm의 범위에서 선택될 수 있다. 하지만, 다른 비율들 및/또는 층 두께들의 최종적으로 얻어지는 니켈 실리사이드 및 코발트 실리사이드가 요구되는 경우에, 서브층들(241, 242)의 대응 두께는 대응적으로 적응될 수 있다. 동일한 내용이 금속층(240)이 실질적으로 연속적인 방식으로 제공되는 경우에도 사실인데, 여기서 코발트와 니켈의 비율 및 연속층(240)의 두께는 최종적으로 얻어지는 니켈 실리사이드 및 코발트 실리사이드 두께들 및 비율을 결정한다.
이후에, 도 1a을 참조하여 설명되는 바와같이, 종래 코발트 실리사이드 공정에 비해 적당히 낮은 온도들에서, 급속 열 어닐링과 같은 열처리가 수행된다. 가령, 대략 300℃ 내지 308℃ 범위의 온도가 대략 20 내지 60 초의 시간간격 동안 인 가되어, 금속 확산 및 하부 실리콘으로 실리사이드들 형성을 시작할 수 있다. 일 특정 실시예에서, 코발트로 구성되는 제 1 서브층(241)과 니켈로 구성되는 제 2 서브층(242)을 갖는 구성이 이전에 형성된 금속 실리사이드(211a)(예컨대, 도 2a)에 의해 덮혀지지 않는 경우에 하부 실리콘, 가령, 실리콘 게이트 전극(208) 및 드레인 및 소스 영역들(204) 바로 위에 니켈 실리사이드를 형성한다. 본 발명을 하기의 설명에 제한함이 없이도, 열 처리 동안의 적당한 온도는 코발트에 비해 상당히 높은 확산 활동을 갖는 니켈을 생성시켜, 시작 단계에서 니켈은 코발트로 침입하지만, 감소된 온도는 코발트의 하부 실리콘과의 반응을 크게 낮춘다. 열처리의 진행 동안에, 니켈은 실리콘으로 계속적으로 확산하여, 쉽게 실리콘 실리사이드를 형성하는 반면에, 코발트 실리사이드 형성은 여전히 크게 낮다. 마지막으로, 니켈 실리사이드 층이 게이트 전극(208)과 드레인 및 소스 영역들(204)과 같은 하부 실리콘상에 형성되고, 이후에 코발트 실리사이드 층이 계속된다.
도 2c는 상술된 바와같이 열처리의 완료, 및 이에 따라 니켈 실리사이드 층(260)과 그 위에 코발트 실리사이드 층(261)의 형성 이후에 전계 효과 트랜지스터(200)를 개략적으로 도시한다. 유사하게는, 니켈 실리사이드 층(270)이 드레인 및 소스 영역들(204)에 형성되고, 코발트 실리사이드 층(271)에 의해 계속될 수 있다. 이 경우에, 전계 효과 트랜지스터는 예를 들어, 코발트 실리사이드 형태의 금속 시리사이드 영역(211a)을 포함하며, 니켈 실리사이드 층(271)과 코발트 실리사이드 층(270)의 형성은 실질적으로 방지되거나 적어도 크게 감소될 수 있으며, 이에 따라, 이 경우에서 게이트 전극(208)에 니켈 실리사이드(260)와 코발트 실리사 이드(261)를 위한 형성 공정은 특히 게이트 전극(208)의 최적 도전성을 위한 요건들을만족시키도록 특정적으로 적합화(tailor)될 수 있다. 다른 한편으로는, 금속 실리사이드 영역들(211a)(예컨대, 도 2a)이 이전에 캡 층(230)에 의해 형성되었던 경우에, 금속 실리사이드 영역들(211a)을 형성하는데에 관련되는 공정 파라메터들은 접합 깊이 등의 관점에서 이 영역들을 최적화하도록 특정적으로 설계될 수 있다. 실리사이드 층들(260, 261, 270, 271)을 형성하기 위한 열처리 완료 이후에, 임의의 반응하지 않은 금속은 종래기술에서 잘 확립되어 있는 바와같이, 선택적 습식 화학적 식각 공정에 의해, 측벽 스페이서들(209)과 격리 구조(203)로부터 제거될 수 있다.
이후에, 제 2 열처리가 가령, 급속 열 어닐링의 형태로, 이전의 열처리 온도보다 높은 온도에서 수행된다. 일부 실시예들에서, 온도는 대략 450℃ 내지 650℃ 범위에서 선택되는 반면에, 다른 실시예들에서, 온도 범위는 대략 500℃ 내지 600℃에서 선택된다. 게다가, 열처리 지속기간은 대략 10 내지 60 초로 선택된다. 이러한 열처리 동안에, 영역들(261 및 271)의 코발트 실리사이드의 낮은 저항 코발트 디실리사이드로의 변화가 시작된다. 이러한 열처리 동안에, 니켈 실리사이드는 또한 하부 실리콘과의 양호한 계면 특성들을 표시하는, 이에 따라 오버라잉(overlying) 코발트 디실리사이드에 "버퍼"로서 동작하는 니켈 디실리사이드로 변화되며, 이런 식으로, 도 1c, 1d 및 1e를 참조하여 상술된 바와같이, 게이트 전극(208)의 게이트 길이가 단일 입자의 코발트 디실리사이드 크기 정도인 때에, 코발트 디실리사이드 층의 응력-유도 불균형들을 크게 감소시키거나 제거시킨다. 열 처리의 적어도 하나의 공정 파라메터, 즉 온도 및 지속기간을 제어함으로써, 모노실리사이드들의 디실리사이드들로의 변환 공정이 조정될 수 있다. 가령, 바람직한 낮은 면 저항의 관점에서, 최종적으로 얻어지는 도전성의 최적도가 실험들에 기반하여 결정될 수 있는데, 여기서 니켈 실리사이드 층(260)과 코발트 실리사이드 층(261)의 소정의 두께 비율에 대해, 열처리의 적어도 하나의 공정 파라메터는 변화되어, 최종적으로 얻어지는 면 저항의 이러한 공정 파라메터에 대한 종속성을 식별할 수 있다. 이러한 측정들은 복수의 다른 두께 비율들에 대해 수행되어, 열처리 공정 파라메터들이 유도될 수 있는 복수의 측정 데이터를 확립할 수 있다. 열처리 대응 제어는 필수적일 수 있는데, 이는 니켈 디실리사이드가 니켈 모노실리사이드에 비해 증가된 저항을 표시할 수 있는 반면에, 코발트 실리사이드가 반대 특성을 보여주기 때문이다.
도 2d는 영역들이 이전에 형성된 금속 실리사이드 영역(211a)(예컨대, 도 2a)에 의해 덮혀지지 않는 경우에, 드레인 및 소스 영역들(204)에서 형성되는 변형된 니켈 실리사이드 층(270a)과 변형된 코발트 실리사이드 층(271a)을 갖는, 게이트 전극(208)에서 형성되는 변형된 니켈 실리사이드 층(260a), 및 이후의 변형된 코발트 실리사이드 층(261a)을 갖는, 제 2 열처리 완료 이후의 전계 효과 트랜지스터(200)를 개략적으로 도시한다. 저항의 관점에서 접촉 금속에 대한 코발트 실리사이드의 우수한 특성들 및 하부 실리콘에 대한 계면의 관점에서 니켈 실리사이드의 특성들의 조합 때문에, 게이트 전극(208)에 대한 낮은 전체 면 저항이 얻어질 수 있으며, 동시에, 전계 효과 트랜지스터(200)에 대한 추가의 제조 단계 동안에 형성 되는 로컬 배선들(미도시)에 대한 저항성이 또한 낮은 레벨에서 유지된다.
결과적으로, 본 발명은 실리콘 함유 회로 피쳐들상에 매립된 니켈 실리사이드 층의 형성, 및 매립된 니켈 실리사이드 층상에 코발트 실리사이드 층의 형성을 가능하게 하여, 이에 따라 코발트 실리사이드/실리콘 계면에 의해 발생되는 면 저항 저하를 크게 감소시키거나 막으면서, 접촉 저항의 관점에서 코발트 실리사이드의 양호한 특성들을 보존하는 기법을 제공한다. 코발트 실리사이드 층 및 매립된 니켈 실리사이드 층은 공통된 형성 공정에서 형성될 수 있는데, 여기서 개별 실리사이드 층들의 두께, 전체 면 저항, 및 층들의 형태학(morphology)와 같은 특성들은 층 두께와 구성 비율(composition ratio)과 같은 증착 파라메터들, 및 열처리 공정 파라메터들 각각에 의해 제어될 수 있다. 놀랍게도, 코발트층 및 계속되는 니켈층의 형성은 각 실리사이드들 형성 동안에 이러한 물질들의 재분배를 초래하며, 이에 따라, 일부 실시예들에서, 실리사이드화 공정 동안에 바람직하지 않은 니켈 확산은 감소될 수 있다.
본 발명의 추가의 변형들 및 변화들은 이러한 상세한 설명의 관점에서 기술분야의 당업자에게 자명할 것이다. 따라서, 상세한 설명은 단지 예시적인 것으로서 해석되며, 기술분야의 당업자들에게 본 발명을 실시하는 일반적인 방법을 개시하기 위한 것이다. 본원에서 도시되며 설명되는 본 발명의 형태들은 현재의 바람직한 실시예들로서 해석되어야 한다.
본 발명은 마이크로전자 구성요소들의 제조 디바이스들 및 방법들에 관련되 며, 이에 따라 산업상 이용가능성 요건을 충족한다.
Claims (10)
- 기판(201)상에 형성되는 실리콘 함유 영역(202,208) 위에 금속 코발트(241)와 금속 니켈(242)을 포함하는 층(240)을 형성하는 단계와;상기 기판(201)을 제 1 온도로 열처리하여, 니켈(242)과 코발트(241)를 실리콘과 반응시켜, 상기 실리콘 함유 영역(208,202)에 실리사이드(260,261,270,271)를 형성하는 단계와;상기 기판(201)으로부터 반응하지 않은 니켈과 코발트를 선택적으로 제거하는 단계와; 그리고상기 제 1 온도보다 높은 제 2 온도에서 상기 기판(201)을 열처리하여, 상기 제 1 온도에서의 열처리 동안에 형성된 상기 실리사이드를 변형시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 금속 코발트와 금속 니켈을 포함하는 층은 상기 실리콘 함유 영역 위에 금속 코발트층을 증착함과 아울러 상기 금속 코발트층 위에 금속 니켈층을 증착함으로써 형성되는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 금속 코발트와 금속 니켈을 포함하는 층은 상기 실리콘 함유 영역 위에 금속 니켈층을 증착함과 아울러 상기 금속 코발트층 위에 금속 코발트층을 증착함으로써 형성되는 것을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 층 두께를 조절함으로써 상기 실리콘 함유 영역에 형성된, 변형 실리사이드의 두께를 더 제어하는 것을 특징으로 하는 방법.
- 제 4항에 있어서, 상기 층 두께는 소정의 제 1 두께를 갖는 금속 코발트로 구성되는 제 1 층 및 소정의 제 2 두께를 갖는 금속 니켈로 구성되는 제 2 층을 증착함으로써 조절되는 것을 특징으로 하는 방법.
- 제 5항에 있어서, 상기 제 2 두께는 상기 제 1 두께보다 작은 것을 특징으로 하는 방법.
- 전계 효과 트랜지스터를 형성하는 방법에 있어서,기판(201) 위에 형성되는 게이트 절연층(207)상의 게이트 전극(208)을 포함하는 폴리실리콘을 형성하는 단계와;실리콘-함유 반도체 영역(202)에 드레인 영역(204)과 소스 영역(204)을 형성하는 단계와, 여기서 상기 드레인 및 소스 영역들(204)은 상기 게이트 전극(208)에 인접하여 배치되며;상기 게이트 전극(208)의 측벽들상에 측벽 스페이서 요소들(209)을 형성하는 단계와;상기 게이트 전극(208)과 상기 소스 및 드레인 영역들(204) 위에 금속 코발 트(241)와 금속 니켈(242)을 포함하는 층(240)을 형성하는 단계와; 그리고상기 층(240)으로 적어도 상기 게이트 전극에 코발트 실리사이드(261,261a) 및 니켈 실리사이드(260,260a) 함유 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
- 제 7항에 있어서, 상기 코발트 실리사이드 및 니켈 실리사이드 함유 영역을 형성하는 단계는:제 1 온도로 상기 기판을 열처리하여, 니켈과 코발트를 실리콘과 반응시켜, 적어도 상기 게이트 전극에 실리사이드를 형성하는 단계와;상기 기판으로부터 반응하지 않은 니켈과 코발트를 선택적으로 제거하는 단계와; 그리고상기 제 1 온도보다 높은 제 2 온도로 상기 기판을 열처리하여, 상기 제 1 온도에서의 열처리 동안에 형성된 상기 실리사이드를 변형시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
- 전계 효과 트랜지스터를 형성하는 방법에 있어서,기판(201)상에 형성되는 실리콘 영역(202) 위의 적어도 게이트 절연층(209), 폴리실리콘 층 및 캡 층(230)을 포함하는 층 스택을 형성하는 단계와;상기 층 스택을 패턴화하여, 적어도 상기 캡 층(230)에 의해 상부 면이 덮혀지는 게이트 전극(208)을 형성하는 단계와;상기 게이트 전극(208)에 인접하는 드레인 및 소스 영역(204)을 형성하는 단계와;상기 드레인 및 소스 영역들(204)에 제 1 금속을 포함하는 실리사이드 영역들(270)을 형성하는 단계와;상기 게이트 전극(208)의 상기 상부 면을 노출하는 단계와; 그리고상기 게이트 전극(208)에 니켈 실리사이드/코발트 실리사이드 층 스택 영역(260,261)을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
- 게이트 절연층(209)상에 형성되는 실리콘 게이트 전극(208)과;상기 게이트 전극(208)에 인접하여 형성되는 드레인 영역(204) 및 소스 영역(204)과;상기 실리콘 게이트 전극(208)상에 형성되는 니켈 실리사이드 영역(206a)과; 그리고상기 니켈 실리사이드 영역(260a) 위에 형성되는 코발트 실리사이드 영역(261a)을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
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