JP2010503213A - コンタクトエリアに金属シリサイド領域が局所的に設けられたトランジスタ及び該トランジスタを形成するための方法 - Google Patents

コンタクトエリアに金属シリサイド領域が局所的に設けられたトランジスタ及び該トランジスタを形成するための方法 Download PDF

Info

Publication number
JP2010503213A
JP2010503213A JP2009526713A JP2009526713A JP2010503213A JP 2010503213 A JP2010503213 A JP 2010503213A JP 2009526713 A JP2009526713 A JP 2009526713A JP 2009526713 A JP2009526713 A JP 2009526713A JP 2010503213 A JP2010503213 A JP 2010503213A
Authority
JP
Japan
Prior art keywords
metal silicide
contact
region
forming
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009526713A
Other languages
English (en)
Inventor
ベイエ ズベン
プレス パトリック
フォイデル トマス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2010503213A publication Critical patent/JP2010503213A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

誘電材料層などのパターニングされた誘電層に基づいてシリサイデーションプロセスを実行することによって、各々の金属シリサイド部位を各々のコンタクト領域に非常に局所的なやり方で供給することができ、一方で、全体の金属シリサイド量を著しく減らすことができる。このようにして、金属シリサイドが電界効果トランジスタのチャネル領域に及ぼす悪影響を著しく減らすことができ、なおかつコンタクト抵抗を小さく維持することができる。

Description

概して、本発明は、集積回路の形成に関し、より詳細には、コンタクト抵抗が低く、場合によっては歪み制御メカニズムと組み合わせてチャネル領域中の歪みを調整し、ＭＯＳトランジスタのチャネル領域の電荷キャリア移動度を向上させる高性能トランジスタの形成技術に関する。
集積回路は、一般的には、トランジスタ、コンデンサ、レジスタなど、適切な基板の上方に設けられる適切な半導体材料に基づいて形成される非常に多くの回路素子を含む。最新の超高密度の集積回路では、デバイスの性能および機能性を高めるためにデバイスフィーチャは着実に縮小している。しかし、加工寸法を縮小することにより、ある種の問題が生じてしまい、加工寸法を縮小することで得られた利点が部分的に損なわれてしまう。
一般に、電界効果トランジスタなどの加工寸法を縮小すると、トランジスタ素子中の所与のトランジスタ幅に対するチャネル抵抗が低下し、これにより、駆動電流能力が高くなり、さらに、トランジスタのスイッチング速度が高まる。しかし、これらのトランジスタ素子の加工寸法を縮小する際には、ゲート電極などの導電線や他のポリシリコン線およびコンタクト領域の電気抵抗、つまり、ドレインおよびソース領域といったトランジスタ領域に接触する領域の電気抵抗の増加が、トランジスタ素子の周辺回路の電気抵抗の増加とあいまって、主要な問題となる。 その理由は、このような線および領域の断面積もまた加工寸法の縮小とともに縮小するからである。
しかし、断面積は、導電線およびコンタクト領域を含む材料の特性とともに、その抵抗を決定するものである。
上述の問題は、この点において、トランジスタのソース領域とドレイン領域との間のゲート電極の下方に形成される電界効果トランジスタのチャネル長などのクリティカルディメンション（限界寸法、ＣＤ）とも称される一般的な限界加工寸法に対して例証される。チャネル長を縮小することにより、ゲート電極とチャネル間の容量が減り、さらに、短チャネルの抵抗が小さくなることから、切替モードでトランジスタ素子を操作するときに、立ち下がり時間および立ち上がり時間に関してデバイス性能が著しく向上する。しかし、チャネル長を縮小することにより、電界効果トランジスタのゲート電極などの、通常はポリシリコンから形成される導電線と、トランジスタのドレインおよびソース領域との電気的接触を可能にするコンタクト領域の寸法とを同様に縮小させてしまう。この結果、電荷キャリアの運搬に利用可能な断面が縮小される。したがって、縮小された断面積が、線およびコンタクト領域、例えばゲート電極およびドレインおよびソースコンタクト領域を形成する材料の電気的特徴を向上させることで補償されない限りは、導電線およびコンタクト領域が示す抵抗は高い。
したがって、シリコンなどの半導体材料から実質的に構成される導電領域の特徴を向上させることが特に重要である。例えば、最新の集積回路では、電界効果トランジスタ、コンデンサなどの個々の半導体デバイスは、現在、そして予見可能な未来においては、主にシリコンに基づくものであり、その際に個々のデバイスはシリコン線と金属線により接続されている。金属線の抵抗率は、銅、タングステン、銀、金属合金などの高導電性金属を使用することにより改善することができるものの、シリコン含有半導体線および半導体コンタクト領域の電気的特徴の改善が求められると、プロセスエンジニアたちは困難な問題に直面する。したがって、通常はポリシリコン線に、例えばゲート電極、およびドレインおよびソース領域に高導電性の金属シリサイドが形成される。その理由は、金属シリサイドは通常は、高濃度にドープされる場合であっても、ポリシリコンおよび結晶性シリコンよりも導電性が非常に高いからである。従来の技術では、所望の電気的特徴を与えるように、複数の非常に高度なシリサイデーションスキームが用いられている。
例えば、ポリシリコン線およびコンタクト領域の導電率を増加するために、ニッケル、白金、コバルト、チタン、タングステンなど、あるいはその組合せなどの耐火金属が使用される。使用される特定のシリサイデーションレジームに関係なく、プロセスは通常、トランジスタデバイスの完成後であって層間絶縁材料を形成する前、つまり、ドレインおよびソース領域中のドーパントを活性化し、注入によって生じる格子損傷を減らすために、任意の高温アニールプロセスの実行後に行われる。その理由は、導電性金属シリサイド材料は通常、ドーパントの活性化に必要とされるような高温では不安定であるからである。その後、各々の回路領域に、例えば、ドレインおよびソース領域、ゲート電極、キャパシタ電極などに電気接触するように、層間絶縁材料中には各々のコンタクトプラグが形成される。この結果生じるコンタクト抵抗は、金属シリサイドが供給されることで中適度に低いものとなる。
概して、現在のところ複数のプロセス技術が実行されており、マイクロプロセッサ、ストレージチップなどの複合回路に対しては、動作速度および／あるいは電力消費および／あるいは費用効果の点において優れた特徴を有することから、ＣＭＯＳ技術が現在のところ最も有望なアプローチである。ＣＭＯＳ技術を使用して複合集積回路を製造する間に、何百ものトランジスタ、つまり、ＮチャネルトランジスタとＰチャネルトランジスタとが結晶性半導体層を含む基板上に形成される。ＮチャネルトランジスタであるかＰチャネルトランジスタであるかを問わず、電界効果トランジスタはいわゆるＰＮ接合を備えている。このＰＮ接合は高濃度にドープされたドレインおよびソース領域の境界に形成され、ドレイン領域およびソース領域の間には逆にドープされたチャネル領域が形成される。チャネル領域の導電性、つまり、導電性チャネルの駆動電流容量は、チャネル領域近傍に形成され、薄い絶縁層によってこの領域から分離されているゲート電極により制御される。
チャネル領域の導電性は、導電性チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。
従って、トランジスタのパフォーマンスを向上させるための１つの実効的メカニズムとしては、例えば、チャネル領域中に対応する歪みを生成するために、チャネル領域の近傍に引張応力あるいは圧縮応力を生成することで、チャネル領域の格子構造を変化させることにより、電荷キャリア移動度を増加させることが挙げられる。このようにすることで、電子および正孔に対する移動度がそれぞれ変化する。例えば、標準的なシリコン層に対するチャネル領域中の圧縮歪みにより正孔移動度が増加し、これにより、ｐ型トランジスタのパフォーマンスを向上させる可能性が与えられる。
他方では、ｎチャネルトランジスタのチャネル領域中に引張歪みを生成することで電子移動度が増加しうる。したがって、所望の種類および大きさの歪みをチャネル領域中に供給するように、歪みのかけられた半導体材料や緩和された半導体材料などの複数の歪み誘発メカニズムがシリコンベースの材料内で使用される。他の場合では、チャネル領域中の歪み効果をさらに増加するように、場合によっては、歪みある半導体材料や緩和された半導体材料と組合わせて、オーバーレイ誘電材料、スペーサ素子などの応力材料層が供給されてもよい。
他の歪み誘発ソースもまた、最終的に得られるトランジスタパフォーマンスに影響を及ぼし、例えば、応力のかけられた絶縁構造などが挙げられる。さらに、ゲート電極とドレインおよびソース領域上に形成される金属シリサイド領域は各々のチャネル領域中に生成される歪み全体に著しい影響を及ぼしうる。例えば、通常使用されるコバルトシリサイドおよびニッケルシリサイドなどの金属シリサイド材料は実質的な引張応力を示す。これは、例えば埋め込まれたシリコン／ゲルマニウム材料、圧縮応力のかけられたライナなどにより与えられる歪み誘発メカニズムに対して悪影響を及ぼすおそれのあるものである。したがって、高度な歪みソースを使用していることから期待されるトランジスタの全体のパフォーマンスゲインが少なくなってしまう。
本発明は、上述した問題の１つまたはそれ以上の影響を回避するか少なくとも低減できる様々な方法およびデバイスに関する。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
概して、本文に開示している主題はシリコン含有領域を含む半導体デバイスを形成するための技術であり、その導電性は金属シリサイドを供給することで少なくとも部分的に増加する。その際に、各々のデバイス領域中に供給される金属シリサイドの量により影響を受ける歪み誘発メカニズムなどの他のデバイス要件を考慮するように、金属シリサイドが空間的に局所的に形成されることから、フレキシブル度が高められる。このために、回路素子のコンタクト領域の金属シリサイドは、「マスク」に基づいて形成される。このようにすることで、各々の金属シリサイドは、各々のコンタクト素子、例えばコンタクトプラグなど、回路素子のコンタクト領域を配線構造と接続するために誘電層に形成される各々のコンタクト素子に対して「自己整合」される。
したがって、ある例示的実施形態では、各々のコンタクト素子が順次形成される誘電層中の開口部に基づいて、各々のシリサイデーションプロセスが実行される。各々のコンタクト素子に自動的に位置決めされる金属シリサイドが非常に局所的に供給されることから、回路素子中の金属シリサイドの全体量は歪み誘発メカニズムなどのデバイス要件に従って調整される一方で、それでも回路素子の各々のコンタクト領域と、配線構造に接続するコンタクト素子との間のコンタクト抵抗を小さく維持することができる。
本文に開示されている１つの例示的実施形態では、方法において、半導体デバイスの回路素子を覆う層間誘電材料中に、コンタクト開口部が形成される。このコンタクト開口部は、回路素子のシリコン含有のコンタクト領域に接続する。さらに、コンタクト領域の一部に金属シリサイドが形成される。この金属シリサイドはコンタクト領域の一部に拡張する。最後に、コンタクト開口部中にコンタクト素子が形成される。このコンタクト素子は金属シリサイドに接続する。
本文に開示されている他の例示的実施形態によれば、方法において、回路素子のシリコン含有コンタクト領域の一部に耐火金属が形成される。この部分は誘電層中に形成される開口部により露出される。さらに、この耐火金属とシリコン間で一部に化学反応が起され、金属シリサイドが形成される。
本文に開示されているさらに他の例示的実施形態によれば、半導体デバイスは、誘電材料中に埋め込まれ、さらに堆積した金属シリサイド部分を含む少なくとも１つの金属含有領域を有する回路素子を含む。さらに、半導体デバイスは誘電材料中に形成されたコンタクト素子を含み、少なくとも１つのシリコン含有領域のコンタクト領域に位置合せされる。この堆積した金属シリサイド部分はコンタクト領域に集中している。
本発明は、添付の図面とあわせて、以下の説明を読むことによって理解することができる。図面を通して、同じ参照符号は同様の要素を表す。
本文に開示された例示的実施形態に従う回路素子中に局所化した金属シリサイド部位を形成する間における半導体デバイスの概略断面図。 本文に開示された例示的実施形態に従う回路素子中に局所化した金属シリサイド部位を形成する間における半導体デバイスの概略断面図。 本文に開示された例示的実施形態に従う回路素子中に局所化した金属シリサイド部位を形成する間における半導体デバイスの概略断面図。 図１ｃに示すデバイスの上面の概略図。 各々の堆積した金属シリサイド部位と位置合せされるコンタクトプラグを含む、さらに次の製造段階における半導体デバイスの概略断面図。 本文に開示されたさらなる例示的実施形態に従う厚みが薄くされた実質的に連続して形成される金属シリサイドとの組合せにおいて堆積した金属シリサイドを形成する間における半導体デバイスの概略的断面図。 本文に開示されたさらなる例示的実施形態に従う厚みが薄くされた実質的に連続して形成される金属シリサイドとの組合せにおいて堆積した金属シリサイドを形成する間における半導体デバイスの概略的断面図。 本文に開示されたさらなる例示的実施形態に従う厚みが薄くされた実質的に連続して形成される金属シリサイドとの組合せにおいて堆積した金属シリサイドを形成する間における半導体デバイスの概略的断面図。 さらに他の例示的実施形態に従う各々のコンタクト素子と位置合せされる金属シリサイド部位を選択的に形成する前に厚みの異なる各々のベース金属シリサイド層を形成する際の各種の製造段階における半導体デバイスの概略的断面図。 さらに他の例示的実施形態に従う各々のコンタクト素子と位置合せされる金属シリサイド部位を選択的に形成する前に厚みの異なる各々のベース金属シリサイド層を形成する際の各種の製造段階における半導体デバイスの概略的断面図。 さらに他の例示的実施形態に従う各々のコンタクト素子と位置合せされる金属シリサイド部位を選択的に形成する前に厚みの異なる各々のベース金属シリサイド層を形成する際の各種の製造段階における半導体デバイスの概略的断面図。 さらに他の例示的実施形態に従う各々のコンタクト素子と位置合せされる金属シリサイド部位を選択的に形成する前に厚みの異なる各々のベース金属シリサイド層を形成する際の各種の製造段階における半導体デバイスの概略的断面図。 本文に開示されたさらに別の例示的実施形態に従う局所化した、つまり堆積した金属シリサイド部位を選択的に形成するための各種の製造段階の間における半導体デバイスの概略図。 本文に開示されたさらに別の例示的実施形態に従う局所化した、つまり堆積した金属シリサイド部位を選択的に形成するための各種の製造段階の間における半導体デバイスの概略図。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
以下、本発明の実施例を以下に記載する。なお、簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
以下、本発明を添付の図面を参照しながら説明する。図面には、様々な構造、システム、デバイスが単なる説明目的で、また、当業者にとっては周知の詳細で本発明を不明瞭にしないように概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
上述したように、複合ＣＰＵ、ＡＳＩＣ（特定用途向けＩＣ）、ストレージチップなどの高度な半導体デバイスにおいては、デバイス寸法を継続的にスケーリングすることで機能性とパフォーマンスとが向上する。しかし、従来の技術では、高記録密度に対する要求、つまり、デバイスの寸法を縮小させることに対する要求、および、半導体デバイスのコンタクト領域などの各々のデバイス領域の高導電性に対する要求については十分に取り組まれていない。このために、本文に開示している主題では、半導体デバイスの各々のコンタクト領域中に金属シリサイド領域を形成するために設計上のフレキシビリティを高める技術が提供される。その際に、一方ではコンタクト抵抗を小さくすることができ、他方では、半導体デバイスの他のパフォーマンス向上メカニズムに及ぼす悪影響を減らすことができる。金属シリサイドのどのような悪影響も、半導体デバイスの各々のコンタクト領域に形成される金属シリサイドの総量を適切に調整することで「減らす」ことができ、したがって、多くの金属シリサイドは、小さなコンタクト抵抗が求められる各々のコンタクト領域内の特定の位置に供給される。
一方で、コンタクト領域の他のエリアでは、著しく量の減らされた金属シリサイドが供給され、ある例示的実施形態では、コンタクト領域の特定のエリアでは実質的に金属シリサイドが供給されないこともある。したがって、各々の金属シリサイドを各々の「シリサイデーションマスク」に基づいて形成を開始することで特定のデバイスエリアに金属シリサイドを非常に局所的に、つまり「堆積」して供給することができる。この「シリサイデーションマスク」は、各々のコンタクト領域の所望の部位を露出し、この周囲には各々の堆積された金属シリサイド部位が形成される。ある例示的実施形態では、各々の金属シリサイド部位は、上に重なるメタライゼーション構造を備えた半導体デバイスを接続するコンタクトプラグあるいはコンタクト素子に実質的に集中する。その際に、堆積した、あるいは局所的に増量した金属シリサイドにより、所望するようにコンタクト抵抗が小さくされ、一方では他のエリアの各々の金属シリサイド量は従来のストラテジーと比べると著しく減らされるか、実質的にゼロにされる。このようにして、金属シリサイド量は、歪み誘発メカニズムなどの、他のデバイス要件に従って低減され、全体のパフォーマンスゲインが得られるようにする。
例えば、電界効果トランジスタなどの半導体デバイスのコンタクト抵抗を小さくするために、コバルトシリサイドおよびニッケルシリサイドは頻繁に使用される材料である。その際に、これらの材料は通常ドレインおよびソース領域、ゲート電極などの各々のコンタクト領域の表面部分に形成される。しかし、これらの金属シリサイドには相対的に多くの固有の引張応力があり、これは電界効果トランジスタの各々のチャネル領域中に転送されうるものである。その結果、特に引張応力のある金属シリサイドにより誘発されるような様々な種類の歪みを生成するために、さらなる歪み誘発メカニズムが供給される場合は特に、そのパフォーマンスを悪化させる可能性がある。例えば、ｐ型トランジスタの各々のドレインおよびソース領域の引っ張り応力により、ベースシリコン材料の所与の標準的な結晶構造に対しては、各々のチャネル領域中の正孔移動度が低下し、これにより、トランジスタの駆動電流容量を著しく低減するおそれがある。
高度な技術では、応力のかけられたオーバー層、歪みのかけられた半導体材料などの、各々の歪み誘発メカニズムが供給されうる。これらは、製造シーケンスにおいて、さらなるエピタキシャル成長技術などの大きな労力を必要とするものである。したがって、これらの歪み生成メカニズムの効率が悪くなることで、効率が悪くなるものの、それでも生産コストは増加する。よって、本文に開示されている主題は、各々の技術の歪み誘発の効率を上げるために各々の歪み生成技術に非常に実効的に組み入れられる。その際に、ある例示的実施形態では、フレキシビリティが高められる。その理由は各々のコンタクト領域中に金属シリサイドを局所的に供給する技術は、それ自体が空間的に局所的な方法で適用されて、特定のチップエリアに、あるいは、ｐチャネルトランジスタおよびｎチャネルトランジスタなどの種類の異なるトランジスタであっても金属シリサイドの総量を減らすようにするからである。
したがって、本文に開示されている主題の原理は、付加的な歪み誘発ソース、例えば、適切なデバイス領域、スペーサ素子に対して応力のかけられたオーバー層などに位置決めされた歪みのある、あるいは緩和された半導体材料などの付加的な歪み誘発ソースを含むトランジスタ素子に有利に適用される。その理由は、上述したように、全体の歪み誘発の効率性が高まるからである。しかし、本文に開示された主題はさらに「意図的に」設けられた歪み誘発ソースを含まない回路素子にも適用される。その理由は、金属シリサイド自体によって誘発された各々の歪みを減らしても、対応するパフォーマンスは向上するからである。さらに、金属シリサイドを局所的に形成することで、各々の半導体デバイスを形成する際の設計およびプロセスのフレキシビリティが高められる。その理由は、例えば、異なる種類の金属シリサイド材料が非常に局所的に形成され、その際に、堆積した金属シリサイド部位が形成される各々のデバイスエリアを露出する誘電マスクに基づいて金属シリサイドの少なくとも一部を形成することによって、１つのシリサイデーションプロセスが他のシリサイデーションプロセスに与える効果が著しく減るからである。
図１ａに、半導体ベースの回路素子１５０を含みうる半導体デバイス１００の断面図を概略的に示す。回路素子１５０は、シリコン含有の半導体領域を含む任意の回路素子であり、この領域には、各々のコンタクト抵抗を小さくするように、少なくとも局所的に金属シリサイド材料が必要とされうる。１つの例示的実施形態では、回路素子１５０は、電界効果トランジスタであり、これは、図示しているように、各々のゲート絶縁層１０４上に形成されたゲート電極１０３を含む。絶縁層１０４はゲート電極１０３をシリコン含有のチャネル領域１０７から分離している。各々のドレインおよびソース領域１０６の間にはチャネル領域１０７が設けられる。その際に、チャネル領域１０７とドレインおよびソース領域１０６とは一定量のシリコンを含む適切な半導体層１０２に形成されうる。
例えば、半導体層１０２は、ゲルマニウム、炭素などの付加的成分、あるいは、半導体層１０２の所望の特徴を、例えば、導電性、歪み、結晶方向などに対して調整するための任意の他の原子種を含みうるシリコンベースの材料であってもよい。さらに、ドレインおよびソース領域１０６とチャネル領域１０７とを画定するように、各々のドーパント濃度とプロファイルとが半導体層１０２内に確立される。半導体層１０２は基板１０１の上方に形成されうる。この基板には、上方に半導体層１０２を形成するための任意の適切なキャリア材料が含まれる。ある例示的実施形態では、基板１０１はシリコン基板などのバルク半導体基板であってもよい。その際に、該基板の上部が半導体層１０２であってもよい。他の例示的実施形態では、基板１０１はシリコン−オン−インシュレータ（ＳＯＩ）構造などの絶縁層が形成されているキャリア材料であってもよいし、基板１０１は、上に半導体層１０２が形成される絶縁材料から構成されてもよい。図１ａに示す製造段階では、回路素子１５０は誘電層１０９に埋め込まれる。これは、図示している実施形態では、通常は高度な集積回路で、各々の回路素子を不動態化させ、さらに、各々の回路素子を相互接続するために適切なメタライゼーション構造を上に形成するために実質的に表面構造を平坦にするために使用される層間絶縁層と考えられる。
ある例示的実施形態では、誘電層１０９はしたがって、第１誘電層１１０などの、それ自体が１つあるいはそれ以上の異なる材料層を含みうる、２つあるいはそれ以上の異なる材料を含む。一方で、１つあるいはそれ以上の層１０８が供給され、このうちの少なくとも１つは、図示しているように各々の開口部１０９Ａを形成することができるように、層１１０のパターニングのために適切なエッチストップ層としての役割を果たしうるものである。例えば、層１１０は二酸化シリコンから構成されうる。一方で少なくとも１つのエッチストップ層１０８は窒化シリコンから構成されうる。その際に、上述したように、層１０８および／または層１１０は、チャネル領域１０７中に各々の歪みが求められる場合には、固有の高応力が供給されてもよい。例えば、回路素子１５０がｐチャネルトランジスタであれば、層１０８は各々の圧縮応力をチャネル領域１０７中に供給するように、固有の高応力を示す。その際に、シリコンベースの半導体層１０２の標準的な結晶構造に対しては、チャネル領域１０７中の各々の一軸圧縮歪み成分は正孔移動度を増加させる。同様に、エッチストップ層１０８などのさらなる歪み誘発ソースに加えて、あるいはこれに代えて、サイドウォールスペーサ構造１０５などの他の歪み誘発ソースを供給してもよい。
図１ａに示す半導体デバイス１００は、以下のプロセスに従って形成されうる。シリコン含有の半導体層１０２が形成されている基板１０１を供給後に素子１５０などの回路素子の各々の活性領域を適切な絶縁構造（図示せず）に基づいて形成するための適切なプロセスは、各々の領域中に各々のドーパントプロファイルを形成するステップと組み合わせて、十分に確立された技術に基づいて実行されうる。その後、ゲート電極１０３とゲート絶縁層１０４とが十分に確立されたプロセス技術に基づいて形成される。これには、高度な酸化および／またはデポジションプロセスと、図示しているようにゲート電極１０３とゲート絶縁層１０４とを形成するための各々のパターニングシーケンスが含まれる。次に、イオン注入や、領域１０６を形成するための所望のドーパントプロファイルを導入するための他のプロセスにより、ドレインおよびソース領域１０６が形成されうる。デバイス要件に応じて、例えばドレインおよびソース領域１０６中におよび／またはチャネル領域１０７に、あるいはその下方に歪みのある半導体材料を供給するためにさらなる中間プロセスステップを実行してもよいことが分かる。例えば、ｐチャネルトランジスタに対しては、多くの場合、ドレインおよびソース領域中に、十分に確立された選択的エピタキシャル成長技術に基づいて埋め込み歪みシリコン／ゲルマニウム材料を組み込んでチャネル領域１０７中に各々の歪みを与えるようにしてもよい。
ドレインおよびソース領域１０６が完成後（各々のアニールプロセスを含みうる）に、各々の金属シリサイドが形成されうるが、厚みは薄くされる。これについては図２ａ〜２ｄに関して以下により詳細に説明する。図１ａに示すように、他の例示的実施形態では、誘電層１０９は、例えば、少なくとも１つのエッチストップ層１０８を形成するために、プラズマエンハンスト化学気相蒸着（ＰＥＣＶＣ）に基づいて形成されうる。その際に、上述したように、各々のプロセスパラメータの適切な調節に基づいて、所望の程度の固有応力が与えられる。次に、層１１０は、デバイスおよびプロセス要件に基づいて、高密度のプラズマ化学気相蒸着、大気圧よりも低い、いわゆるサブアトモスファー下での、化学気相蒸着、プラズマエンハンスト化学気相蒸着などの任意の適切な技術に基づいて形成される。次に、十分に確立されたリソグラフィ技術に基づいて開口部１０９Ａが形成されうる。その際に、エッチストップ層１０８は対応する異方性エッチプロセスの制御用に使用されてもよい。開口部１０９Ａは、この次のプロセスシーケンスでシリサイデーションマスクとして使用されてもよい。ここでは、局所的に増加あるいは堆積した各々の金属シリサイドが開口部１０９Ａに位置合せされる各々のコンタクト領域中に形成される。したがって、ある例示的実施形態では、開口部１０９Ａの位置と寸法とは、拡散による寸法の増加を除き、各々の開口部１０９Ａに実質的に対応するエリアに空間的に限定された各々の大きさの堆積された金属シリサイド部位を得ることができるように選択される。他の例示的実施形態では、開口部１０９Ａはコンタクト素子を形成するための各々の開口部を同時に表す。従って、回路素子１５０中の堆積された金属シリサイド部分の対応数は、これから形成される各々のコンタクト素子あるいはプラグに対応する。
図１ｂに、さらに次の製造段階における半導体デバイス１００を概略的に示す。ここでは、各々の開口部１０９Ａの深度は深くされている。このようにすることで、各々のシリコン含有半導体領域にまで、つまり、例示の実施形態では、ゲート電極１０３とドレインおよびソース領域１０６の下方にまで延びる。これにより、ドレインおよびソース領域１０６およびゲート電極１０３の各々のコンタクト領域１０６Ｃおよび１０３Ｃがそれぞれ露出される。さらに、半導体デバイス１００は、露出したコンタクト領域１０６Ｃおよび１０３Ｃを準備して耐火金属を受け入れるようにするために処理１１１にさらされる。その際に、処理１１１は任意の適切な洗浄プロセスであってもよく、例えば、スパッタエッチプロセス、ウェット化学プロセス、プラズマエッチプロセスや任意のこの組合せなどであってよい。例えば、露出したコンタクト領域１０６Ｃ、１０３Ｃには、スパッタ蒸着プロセスに基づいて耐火金属を蒸着してもよい。その際に、蒸着プロセスの第１段階を使用して汚染物質を適切に除去するようにしてもよい。この汚染物質は、エッチストップ層１０９をエッチングするために先行するプロセスシーケンスですでに生成されている可能性のあるものである。次に、適切な耐火金属を供給するために適切な蒸着プロセスが実行され、これに基づいて、各々の金属シリサイドがコンタクト領域１０６Ｃ、１０３Ｃに形成される。
図１ｃに、さらに次の製造段階における半導体デバイス１００を概略的に示す。図示しているように、各々の開口部１０９Ａは、ニッケル、コバルト、チタン、タングステン、白金などやその任意の組合せといった適切な耐火金属１１２で埋め込まれる。図示している実施形態では、耐火金属１１２は、各々の開口部１０９Ａが実質的に完全に埋め込まれるように供給される。これにより、誘電層１０９の表面に各々の層１１２Ａがさらに形成される。さらなる例示的実施形態では、材料１１２は、各々の開口部１０９Ａの一部だけを埋め込むように供給されてもよい。しかしその際に、適切に寸法決めされた金属シリサイド領域１１３を形成するように、開口部１０９Ａの各々には少なくとも最小量の材料１１２が供給される。この金属シリサイド領域１１３は開口部１０９Ａに対して実質的に位置合わせされ、さらに、現在は各々のコンタクト領域１０６Ｃおよび１０３Ｃを形成している（図１ｂ）。耐火金属１１２は、対象とする材料の各々の蒸着プロシージャのアベイラビリティと材料特性とに応じて、任意の十分に確立された技術、例えば、スパッタ蒸着、化学気相蒸着（ＣＶＤ）など基づいて各々の開口部１０９Ａ中に埋め込まれる。例えば、従来技術では、上述した耐火金属に対して各々のスパッタ蒸着技術が十分に確立されており、さらに、該技術を開口部１０９Ａ内に材料１１２を形成するために使用してもよい。
その後、アニールプロセス１１４を実行し、耐火金属１１２とコンタクト領域１０６、１０３Ｃ中に含まれるシリコンとの化学反応を起こすようにしてもよい。このアニールプロセス１１４は、最終的に得られる各々の金属シリサイド部１１３の寸法を決定するように、温度と持続時間とに基づいて制御されうる。すなわち、材料特性に応じて、シリコンから各々の金属シリサイドへの変換速度は、特定のプロセス温度に対して決定される。従って、部位１１３の寸法は、プロセス１１４の持続時間に基づいて制御されうる。例えば、複数のプロセス温度に対する各々の変換速度は、上述の耐火金属に対して十分に確立されている。他の場合では、各々のデータはテスト測定などに基づいて容易に取得することができる。したがって、アニールプロセス１１４の間においては、堆積された、つまり、空間的に局在する金属シリサイド領域１１３が適切な寸法で形成される。このようにするのは、所望のコンタクト特性を与えながらも、デバイス要件に応じて、ドレインおよびソース領域１０６とゲート電極１０３内の金属シリサイドの総量を所望するように少なくすることができるようにするためである。
アニールプロセス１１４後に、材料１１２の反応しない部分は、従来のシリサイデーションスキームに対して従来技術において十分に確立されているような選択的エッチプロセスに基づいて除去される。余分な材料を除去後に、必要であればアニールプロセス１１４が継続され、デバイス要件に従って金属シリサイド部分１１３の材料特性を調整するようにする。例えば、アニールシーケンス１１４は、金属シリサイド１１３を熱的に安定させるための任意の適切なプロセスを含み、および／または最終的に所望される金属シリサイド１１３の構造は、例えばジシリサイド等、ニ珪化物を形成することによって調整される。しかし、プロセス１１４は、他の例示的実施形態では、所望の金属シリサイド構造を提供するとともに、その熱的安定性を調整するための単一ステップのアニールプロセスとして構成されてもよい。
他の例示的実施形態では、開口部１０９Ａ内の材料１１２は維持され、一方で層１１２Ａは、化学機械研磨（ＣＭＰ）などの任意の適切なプロセスに基づいて除去される。このようにされるのは、材料が、回路素子１５０と誘電層１０９上方に形成される配線構造とを接続することができるように各々の各々のコンタクト素子あるいはプラグに対する導電材料として使用されている場合である。ある例示的実施形態では、材料が各々のコンタクト素子に対する導電材料として使用されている場合は、耐火金属１１２と層１０９の誘電材料の無用の干渉を防ぐために、バリア層（図示せず）が耐火金属１１２の蒸着前に開口部１０９Ａのサイドウォールに提供されてもよい。このために、処理１１１（図１ｂ）の前に、例えばスパッタ蒸着に基づいて適切な導電バリア層が形成されうる。その際に、開口部１０９Ａの各々の底部における部分は、例えば材料のリスパッタリングなどによってプロセス１１１に基づいて除去され、各々のコンタクト領域１０６Ｃ、１０３Ｃが露出される。その後、耐火金属１１２は、すでに説明したように蒸着され、上述のようにさらなるプロセシングを継続してもよい。このようにして、安定性があり高導電性のシリサイド１１３が各々のシリコン含有領域１０６および１０３に供給される。一方で、耐火金属１１２は所望のコンタクト素子を同時に提供しうる。
図１ｄに、図１ｃに示した製造段階に従う半導体デバイス１００の上面図を概略的に示す。ここでは、便宜上、誘電層１０９と耐火金属１１２とはコンタクト素子の形態でまだ供給されていたとしても図示していない。したがって、各々の堆積された金属シリサイド部分１１３は、パターニングされた誘電層１０９中の「シリサイデーションマスク」により決定される、ゲート電極１０３とドレインおよびソース領域１０６内の各々の場所に設けられる。図１ｄから明らかなように、部位１１３など、増量された金属シリサイドは、各々のコンタクト素子と位置合せすることができるように位置決めされる。したがって、コンタクト抵抗は小さくなる。これに対して、従来のストラテジーではドレインおよびソース領域１０６とゲート電極１０３の表面部分全体にわたって形成されうる金属シリサイドの総量は著しく減り、これによりさらに、チャネル領域１０７中の歪みなどの、他のデバイス特徴に及ぼす金属シリサイドの影響を低減することができる。
図１ｅに、例示的実施形態に従うさらに次の製造段階における半導体デバイス１００を概略的に示す。ここでは、耐火金属１１２が除去されており、各々のコンタクト素子１１５あるいはコンタクトプラグが必要に応じて形成されるように異なる種類の導電材料に置き換えられている。このために、任意の十分に確立されたプロセス技術が適用されうる。それには、所要に応じて、導電性バリア層（図示せず）の形成と、その次に行うタングステン、銅、銅合金、アルミニウムなどの任意の適切な導電性材料の蒸着とが含まれる。その後、各々のコンタクト素子１１５を接続するために、１つまたはそれ以上のメタライゼーション層を形成することによりさらなるプロセスを継続してもよい。
したがって、金属シリサイド部位１１３が局在することで回路素子１５０のコンタクト抵抗が小さくなる。その際に従来の設計と比べると、各々の金属シリサイド部位１１３はシリコン含有領域１０６、１０３中により深く延びる、その理由は、従来のデバイスで設けられるような実質的に連続して形成される金属シリサイド層よりも各々の金属シリサイドが非常に局所的に位置決めされることによって、チャネル１０６中の各々のＰＮ接合をショートさせてしまう可能性が著しく低くなるからである。
図２ａ〜２ｃに関して、以下にさらなる例示的実施形態を記載する。ここでは、上述したように、各々の局所的に堆積された金属シリサイド部分を形成する前に、実質的に連続的する金属シリサイド層が形成されうる。しかし、従来の技術とは違って、この実質的に連続する金属シリサイドは上述したようなデバイス要件に従って金属シリサイドの総量を調整するように非常に薄い状態で供給される。
図２ａに、回路素子２５０を含む半導体デバイス２００を概略的に示す。このデバイスは、半導体デバイス１００と回路素子１５０とに関してすでに説明した構造と実質的に同じ構造を有していてよい。したがって、回路素子２５０の各々のコンポーネントは、最初の数字が「１」ではなくて「２」となっている点を除いては、同様の参照符号で示される。よって、便宜上、これらのコンポーネントを詳細に記載することはしない。
デバイス２００はこの製造段階ではデバイス１００と違って、側方向に実質的に連続して形成される金属シリサイド層２２０を含む。これは、各々のシリコン含有領域２０６と２０３の上部に形成されるものであって、各領域２０６と２０３とはデバイス１００に関してすでに説明したように、各々のドレインおよびソース領域とゲート電極とを示す。側方向に実質的に連続して形成される金属シリサイド層は、電界効果トランジスタのドレインおよびソース領域とゲート電極中に各々の金属シリサイド領域を含む従来の高度な半導体デバイスに見られるような、領域２０６全体にわたって少なくともデバイスの幅方向に、つまり、図２ａの平面図に対して垂直方向に延びる金属シリサイド層と理解される。しかし、金属シリサイド層２２０の厚み（２２０Ｔと示す）においては、従来のストラテジーよりも著しく薄くされる。その際に、金属シリサイド層２２０は、特定のベースの導電性を画定するためのベースの金属シリサイドを示す。上述したように、現実のコンタクト抵抗は各々の堆積された、あるいは局所t的な金属シリサイド部分を供給することによって後で定められることから、層２２０中の金属シリサイドの総量は従来の設計よりも著しく少なくすることができ、したがって、この結果生じる、チャネル領域２０７などにおける歪みなどの他のデバイス特徴に及ぼす影響も低減することができる。例えば、高度な用途では、ベース金属シリサイド２２０の薄くされた膜厚２２０Ｔは、約５０ｎｍあるいはそれ以下のゲート長を有するトランジスタ素子（つまり、図２ａ中のゲート電極２０３の水平方向の拡張）に対しては、約１〜１０ｎｍの範囲の値をとる。さらに、この製造段階では、デバイス２００は各々の開口部２０９Ａが形成された誘電層２０９を含む。これは、すでに説明したように、各々のコンタクト開口部を表すものでもよく、あるいは、金属シリサイドを増量することにより各々のコンタクト領域が形成されることになるシリコン含有領域２０６および２０３内の各々の部位を決定するものであってもよい。
図２ａに示すように、デバイス２００を形成する製造シーケンスについては、すでにデバイス１００について説明したものと実質的に同様のプロセスが使用されうる。しかし、デバイス１００とは違い、ベース金属シリサイド層２２０は、適切に調整されたシリサイデーション技術に基づいて誘電層２０９を形成する前に形成される。このようにするのは、材料２２０を所望の厚みで形成するためである。このために、必要であれば各々の歪み誘発ソースを含むドレインおよびソース領域２０６を形成後に、コバルト、ニッケル、白金、チタン、およびその組合せなどの耐火金属が蒸着され、このような耐火金属は、層２２０を形成するために下方のシリコンベース材料と化学反応を起こすように処理される。このために、各々のアニールプロセスの間の温度および／または持続時間および／または最初に蒸着される耐火金属の層厚は、所望の目標厚み２２０Ｔを得ることができるように適切に制御される。
この厚み２２０Ｔの目標は、領域２０６および２０３などの表面部分に最低限必要な導電性の増加といったデバイス要件に基づいて選択されうる。ある例示的実施形態では、層２２０の金属シリサイドは、開口部２０９Ａに基づいてこれから形成される金属シリサイドとは違う特徴を有する。つまり、ある例示の実施形態では、層２２０の材料特性は、所望のベース導電性(base conductivity)を与えることに加えて、インターフェースの均一性、熱安定性などの特性に基づいて選択される。例えば、層２２０はコバルトシリサイドから作られてもよい。これは、領域２０６および２０３の残りのシリコン含有材料との境界を実質的に明確に形成するものであり、これにより、ドレインおよびソース領域２０６に形成されるいずれのｐｎ接合がショートするリスクが最小限に抑えられる。この場合、必要であれば各々の層２２０は、実質的にｐｎ接合の一体性を損なうことなく、チャネル領域２０７に対するオフセットを小さくした状態で形成される。他方では、開口部２０９Ａにより形成される各々のコンタクト領域中にこれから形成される各々の堆積された金属シリサイド部分は、ニッケルシリサイドなどの、導電性を増加させる金属シリサイドに基づいて形成される。その際に、各々のインターフェースが次第に均一でなくなることはあまり重要視されない。
したがって、所望の成分と厚みとを有する金属シリサイド層２２０を形成後に、誘電層２０９はデバイス１００に関してすでに説明したように形成されうる。さらに、この製造段階では、デバイス２００は処理２１４にさらされる。この処理は、さらなる金属シリサイドの生成のために耐火金属を受け入れるために、各々のコンタクト領域２０６Ｃ、２０３Ｃの露出面部分を準備するように構成されたものである。１つの例示的実施形態では、処理２１４は、層２２０の露出した金属シリサイドの実質的部分が除去されるように設計される。その際に１つの実施形態では、シリコン含有領域２０６が露出されるように材料が除去される。このようにして、更なる金属シリサイド部分を形成するために、この次のプロセスシーケンスの間に先行して形成された金属シリサイド２２０が及ぼす影響は著しく低減する。
図２ｂに、製造段階における半導体デバイス２００を概略的に示す。ここでは、処理２１４は、コンタクト領域２０６Ｃおよび２０３Ｃを実質的に完全に露出するように実行される。さらに、処理２１４は、すでに説明しているように、適切な金属シリサイドに変換されうる耐火金属を受け入れるために、コンタクト領域２０６Ｃ、２０３Ｃの露出面を準備するための任意の適切なプロセスを含みうる。
図２ｃに、さらに次の製造段階におけるデバイス２００を概略的に示す。ここでは、各々の開口部２０９Ａは、上述したような方法の１つなどの、適切な耐火金属２１２で少なくとも一部が埋め込まれている。その際に、上述したように、この耐火金属２１２は、金属シリサイド２２０を形成するために使用した金属とは違っていてもよい。例えば、材料２１２は、高導電性金属シリサイドを供給しうる、ニッケル、白金などを含んでもよい。さらに、この製造段階では、デバイス２００は耐火金属２１２とシリコン含有領域２０３および２０６間で化学反応を起こすように、アニールプロセス２１４にさらされる。１つの例示的実施形態では、このアニールシーケンス２１４は、所要の金属シリサイド２２０の構造をさらに提供する一方で、各々の部位２１３を形成するように構成されていてもよい。例えば、ある例示的実施形態では、金属シリサイド２２０の熱的安定化や変換はまだ行われていない。これは、金属シリサイド２１３がさらに形成されうるアニールプロセス２１４に基づいて実現されるものである。他の例示的実施形態では、金属シリサイド２２０は、部位２１３を形成するためのアニールプロセス２１４の間に使用される温度に対して非常に熱的に安定している金属シリサイドから形成されうる。例えば、コバルトシリサイドは、５００〜６００℃までの温度、あるいはそれ以上の温度に対して適度に安定性が高く、一方でニッケルシリサイドは、２００〜５００℃などの、実質的に低い温度で実効的に形成されうる。したがって、金属シリサイド２１３は、非常に局所的に形成される一方で、それでも金属シリサイド層２２０の所望の特徴を維持あるいは得ることができる。
堆積された金属部位２１３の寸法に関して、したがって、シリコン含有領域２０６および２０３中の各々のコンタクト領域を実質的に画定する寸法に関しては、部位１１３に関して上述したものと同様の基準を適用する。さらに、すでに説明したように、耐火金属２１２が各々のコンタクト素子の導電材料としての役割を果たすためにも適切であると考えられれば、誘電層２０９の表面部分から余分な材料を除去して各々のコンタクト素子を形成するようにしてもよい。他の例示的実施形態では、すでに説明したように、材料２１２は層２０９の誘電材料に対して、さらに、金属シリサイド２２０および２１３に対して、十分に確立されたプロセスに基づいて選択的に除去されうる。その後、必要であれば、すでに説明したようにアニールシーケンス２１４のさらなるステップを実行してもよい。次に、上述したように、さらなるプロセッシングを継続してもよく、例えば、各々の開口部２０９Ａに適切な導電材料を埋め込むことによって、領域２０６、２０３をこれから形成される任意のメタライゼーション構造を電気接続するようにしてもよい。
結果として、デバイス２００に関して上述した実施形態により、技術が強化され、その際に、各々のシリコン含有領域の導電度を高めることができる一方で、それでも局所的に高導電性の金属シリサイドが局所的に供給される。これにより、各々のコンタクト抵抗を低レベルで維持することができる一方で、それでも金属シリサイドの総量を著しく減らすことができる。よって、回路素子２５０中の金属シリサイドによりもたらされる歪みは著しく低減し、上述のようにデバイスパフォーマンスを高めることができる。図３ａ〜３ｄと４ａ〜４ｄに関して、さらなる例示的実施形態が以下に説明される。ここでは、非常に選択的に、異なる回路素子に対して金属シリサイドを減らすことができる。つまり、金属シリサイドを著しく減らす必要のある回路素子のほかに、適度に多くの金属シリサイドを必要とする回路素子が形成される。
図３ａに、第１回路素子３５０と第２回路素子３５０Ａとを含む半導体デバイス３００を概略的に示す。ここでは、第１回路素子３５０が受け入れる金属シリサイド量は第２回路素子３５０Ａよりも少ない。各々の回路素子３５０、３５０Ａは、一定量のシリコンを含みうる適切な半導体層３０２が形成されている適切な基板３０１の上方に形成される。基板３０１および半導体層３０２に関しては、デバイス１００および２００に関してすでに説明したものと同様の基準が適用される。さらに、回路素子３５０、３５０Ａは回路素子１５０および２５０に関してすでに説明したような各々の成分を含む。したがって、便宜上、各々の成分は詳細には説明していない。しかし、各々のドレインおよびソース領域３０６などの各々の成分は、デバイス要件に応じて、含有するドーパントの種類、寸法などの特徴が異なることはわかる。例えば、回路素子３５０、３５０Ａは、そのデバイスパフォーマンスを強化するために総量の異なる金属シリサイドの使用が求められうる、ｐチャネルトランジスタおよびｎチャネルトランジスタなどの種類の異なるトランジスタ素子であってもよい。
他の例では、回路素子３５０、３５０Ａは、チップ領域内、例えばメモリエリア内などの、応力が減少することにより信頼性が増す、相異なるデバイスエリアを表す。一方で、回路素子３５０Ａは、あるいは、金属シリサイドにより生成される各々の増加した応力をそのデバイスパフォーマンスを向上させるために有利に使用できる、応力がクリティカルではないような領域であってもよい。したがって、１つの例示的実施形態では、回路素子３５０、３５０Ａは、各々の電解効果トランジスタを表してもよく、トランジスタ３５０Ａのチャネル領域３０７よりも、トランジスタ３５０のチャネル領域３０７中で歪み挙動への影響が減ることが望ましい。さらに、この製造段階では、コバルト、ニッケル、白金、その組合せなどの耐火金属の層３２１がトランジスタ素子３５０、３５０Ａ上に形成されてもよい。さらに、レジストマスクなどのマスク３２２がトランジスタ３５０を露出し、一方ではトランジスタ３５０Ａを覆うように形成されてもよい。
図３ａに示す半導体デバイス３００を形成する通常のプロセスフローは、デバイス１００および２００に関してすでに説明したものと実質的に同様のプロセスを含みうる。したがって、各々のコンポーネント３０３、３０４、３０６および３０５は十分に確立された技術に基づいて形成される。その後、耐火金属３２１は、任意の適切な技術に基づいて蒸着され、一方でマスク３２２は十分に確立されたリソグラフィ技術に基づいて形成される。例えば、回路素子３５０、３５０Ａが導電性の異なるトランジスタであれば、マスク３２２は、適切なドーパント種を各々のドレインおよびソース領域３０６に導入するためにも使用される各々のリソグラフィフォトマスクに基づいて確立される。
金属シリサイドを非常に局所的な部分に供給するために別の空間的構造が求められれば、マスク３２２は、適切に設計されたフォトマスク、あるいは回路素子３５０Ａを覆うための任意の他のリソグラフィ技術に基づいて形成されてもよい。その後、デバイス３００は、異なる回路素子３５０、３５０Ａに形成される金属シリサイド量を調整するために、プロセス３２３にさらされる。１つの例示の実施形態では、処理３２３には層３２１の露出部分から材料を除去するためのエッチプロセスが含まれ、これにより、次の化学反応に利用可能な少なくされた耐火金属が供給される。他の例示的実施形態では、処理３２３には回路素子３５０上方の層厚を厚くするためのさらなる蒸着プロセスが含まれる。一方で、回路素子３５０Ａに対応する領域中の各々の材料がマスク３２２上に蒸着される。これはその後マスク３２２に沿って除去されうる。さらに他の例示的実施形態では、処理３２３において、後続の、耐火金属３２１と下方のシリコンとの化学反応のために、レーザーベースのアニールプロセスまたはフラッシュベースのアニールプロセスの間に光学的特徴が選択的に変更される。例えば、材料３２１の露出部分の上方に、反射特性または吸収特性を有する各々の層が蒸着される。この特性は、回路素子３５０内のアニール温度が後続のフラッシュベースまたはレーザーベースのアニールのプロセスにおいて上がるか下がるかどうかに応じて決まる。他の例示的実施形態では、各々の層は回路素子３５０、３５０Ａ双方の上方に蒸着され、マスク３２２に基づいて順次、選択的に除去されうる。
図３ｂに、さらに次の製造段階におけるデバイス３００を概略的に示す。その際に耐火金属層３２１の一部はトランジスタ３５０の上方において除去される。さらに、その際に、すでに説明したように、層３２１中の耐火金属を各々の金属シリサイドに変換するように、適切に設計されたアニールプロセス３２４が実行される。図３ｂに示す例では、アニールプロセス３２４の各々の温度と持続時間とは、実質的にデバイス３５０Ａの耐火金属の全体量が消費されるように選択され、一方で、各々のシリサイデーションプロセスにより、回路素子３５０中の金属シリサイド量が著しく低減する。すでに説明したように、他の例示的実施形態では、回路素子３５０、３５０Ａ中に異なる量の金属シリサイドを供給するように、他の制御メカニズムを適用することができる。
図３ｃに、さらに次の製造段階での半導体デバイス３００を概略的に示す。ここでは、デバイス２５０に関して同様に説明しているように、薄くされた厚み３２０Ｔを有する各々の金属シリサイド領域３２０が回路素子３５０中に形成される。一方で、３２０Ａと示しているように、回路素子３５０Ａにおいては、金属シリサイド量はそれぞれ増加される。例えば、回路素子３５０Ａがｎチャネルトランジスタであり、金属シリサイド３２０Ａが引張応力のあるコバルトシリサイドやニッケルシリサイドとして供給されていれば、層３２０Ａの各々の厚みは、高導電度と高引張応力とを得ることができ、それでも各々のドレインおよびソース領域３０６の高制御性を保証することができるように選択される。他方では、回路素子３５０中の厚み３２０Ｔは、各々の金属シリサイドの影響を減らすということを考慮して、デバイス要件に基づいて選択される。その際に、厚み３２０Ｔはさらに、適切であると考えられる場合は実質的にゼロとなるように選択されてもよいことは分かる。すなわち、上述のシーケンスでは、金属層３２１の各々の露出部分は、アニールプロセス３２４の前に実質的に完全に除去されてもよい。
その後、デバイス１００および２００に関して上述しているようなプロセスに基づいて、さらなるプロセッシングを継続してもよい。つまり、適切に位置決めされた開口部、例えば、形成されるコンタクト素子に対する開口部を得ることができるように、各々の誘電層が形成されパターニングされる。その際に、対応する第２シリサイデーションプロセスが順次実行され、これによりデバイス３５０において金属シリサイド部分が実質的に増加する。一方で、各々のシリサイデーションプロセスは、各々のシリコン含有領域における拡散挙動が異なるために効果が著しく減少することがある。例えば、各々のプロセスシーケンスの間において、各々のシリコン含有の領域３０６は、例えば図２ｂに示すようにデバイス３５０に露出され、一方で回路素子３５０Ａにおいては、材料３２０Ａの厚みが増加することで、各々のシリコン含有部分は露出を防ぐことができる。したがって、各々のシリサイデーションプロセスの開始において拡散挙動は異なり、この結果、場合によってはトランジスタ３５０中のシリサイデーション速度が増す。
図３ｄに、さらに次の製造段階における半導体デバイス３００を概略的に示す。ここでは、各々の、堆積あるいは局所的に形成された金属シリサイド部分３１３が回路素子３５０中に設けられる。これにより金属シリサイドの総量を減らしながらコンタクト抵抗を小さくすることができる。回路素子３５０Ａでは、各々の部位３１３Ａが形成される。これらは、シリサイデーションプロセスにおいてのスタート条件が異なることから、場合によっては非常に小さな寸法で形成される。これにより、コンタクト抵抗がさらに小さくされる一方でさらに多量の金属シリサイドが供給される。さらに、各々のコンタクト素子３１５は、部位３１３に位置合せされるように形成される。その際に、コンタクト素子３１５には、部位３１３を形成するために使用される耐火金属やすでに説明したような他の材料が含まれる。
図４ａに、第１回路素子４５０と第２回路素子４５０Ａとを含む半導体デバイス４００の断面図を概略的に示す。回路素子４５０、４５０Ａのコンポーネントに関しては、デバイス３００に関してすでに説明したものと同様の基準が適用される。したがって、各々のコンポーネントは、最初の文字が「３」ではなく「４」である点を除いては同じ参照符号で示され、各々のコンポーネントは説明されていない。図４ａにおいて、デバイス４５０Ａにはデバイス要件に応じて厚くされた厚みを有する金属シリサイド４２０Ａが含まれ、一方でデバイス４５０には、非常に薄くされた厚みを有する金属シリサイドが含まれるか、いかなる金属シリサイドも含まれない。これはデバイスストラテジーに応じて決まる。さらに、この製造段階では、デバイス４００は、例えばエッチストップ層４０８と誘電材料４１０とを含む誘電層４０９を含み、その際に、その各々の開口部は、回路素子４５０中に金属シリサイドを形成するために化学反応を開始するために後続のアニールプロセスに耐えるのに適した熱的特性を有するポリマー材料などの埋め込み材料で埋め込まれる。例えば、埋め込み材料４３０は、硬化性ポリマー材料として供給されてもよい。これは機械的整合性を損なうことなく、約４５０℃まで加熱することができるものである。さらに、回路素子４５０上方のデバイス領域を露出するように適切なマスク４３１が形成され、一方では回路素子４５０Ａの上方の領域が覆われる。
図４ａに示す半導体デバイス４００は、デバイス１００、２００、および３００に関してすでに説明したような適切なプロセス技術に基づいて形成されうる。次に、誘電層４０９を十分に確立された技術でパターニング後に、埋め込み材料４３０がスピンオン法、ＣＶＤなどのいずれの適切な蒸着技術に基づいて蒸着される。その後、ある例示的実施形態では、必要であれば平坦化が行われ、別の実施形態では、さらなる平坦化プロセスを行わずにマスク４３１を形成するように蒸着により十分に表面が平坦化される。次に、埋め込み材料４３０を第１回路素子４５０から除去するように、選択的エッチプロセス４３２がマスク４３１に基づいて実行される。その後、マスク４３１は除去され、さらに、デバイス１００、２００、および３００に関して上述しているように、各々の堆積した金属シリサイド部位を形成するように、耐火金属を蒸着して化学反応を起こすことによってさらなるプロセッシングを継続してもよい。従って、各々の金属シリサイド部分は、第１回路素子４５０中だけに形成され、一方で回路素子４５０Ａは埋め込み材料４３０により確実に覆われる。他の例示的実施形態では、埋め込み材料４３０は対応する耐火金属を蒸着後、シリサイデーションプロセスを開始するために実行される任意のアニールサイクルの前に回路素子４５０Ａから除去される。この場合、埋め込み材料４３０は熱的安定性の高い材料でなくてもよく、従って、フォトレジストなどの任意の適切な材料が使用されうる。この場合、埋め込み材料４３０はマスク４３１を供給せずにパターニングされる。
図４ｂに、さらに次の製造段階における半導体デバイス４００を概略的に示す。よって、各々の局所化した金属シリサイド部位４１３は、第１回路素子４５０のドレインおよびソース領域と、ゲート電極４０６、４０３中の各々のコンタクト領域として形成され、一方で第２回路素子４５０Ａの各々の金属シリサイド領域４２０Ａは部位４１３を形成するための先行するシリサイデーションプロセスによる実質的な影響は受けない。さらに、各々のコンタクト素子４１５は、各々の金属シリサイド領域４０３、４２０Ａを接続するように供給される。したがって、デバイス４００は、金属シリサイドの総量が減らされるものの、コンタクト抵抗は小さい回路素子４５０を有する。その際に、デバイス４５０Ａは、所望する多量の金属シリサイド４２０Ａを含み、その際に、金属シリサイド４１３、４２０Ａを形成するための双方の製造シーケンスは実質的に相互に切り離される。つまり、部位４１３を形成するためのシリサイデーションプロセスは、必要であれば、材料４２０Ａを形成するシリサイデーションプロセスとは異なる材料に基づいて形成される。これにより、半導体デバイス４００の様々なエリアにデバイスの特性を個々に適応させる際のフレキシビリティ度をさらに高めることができる。デバイス４５０Ａの金属シリサイドの全体量は、例えば、デバイス２００および３００で説明しているように、ベースの金属シリサイドをさらに供給することにって任意の適切な方法で調整されることがわかる。
本文に開示されている主題により、各々のコンタクト素子と高精度で実質的に位置合せされる、堆積された金属シリサイド部位の形態で非常に局所的に金属シリサイドを形成するための技術が提供される。これにより、コンタクト抵抗を小さくする必要のあるこれらのシリコン含有領域中に金属シリサイドが供給され、一方、他の側方向に隣接する領域では、金属シリサイド量は著しく減らされる。このようにして、デバイス要件に応じて、他のデバイス特徴への金属シリサイドの影響を調整することができる。例示的実施形態では、各々のシリコン含有半導体領域中の金属シリサイドの全体量は、各々のチャネル領域の歪み特徴に基づいて調整される。その際に、金属シリサイド量は、対応する金属シリサイドの応力が各々のチャネル領域の全体の歪み特徴に悪影響を及ぼすおそれのある少なくともこれらの回路素子では、少なくとも低減される。したがって、この場合、実効性が改良された、高度な電解効果トランジスタ中で通常使用される歪み誘発メカニズムが提供される。
一方でそれでもコンタクト抵抗を低い状態で維持することができる。さらに、シリサイデーションレジームを選択的に適用する場合に、金属シリサイドは、全体のトランジスタパフォーマンスを強化することができるように適用される、効率的な付加的歪み誘発ソースと考えることもできる。例えば、各々のチャネル領域中で高度な圧縮歪みが求められる各々の電界効果トランジスタ中では、引張応力を有する金属シリサイドは、量を著しく少なくして供給され、一方で、金属シリサイドの引張応力がそのパフォーマンス特性に好影響を及ぼしうる回路素子においては、金属シリサイド量は増加される。さらに、金属シリサイドを形成するためのフレキシビリティを高めることができる。その理由は、２つのシリサイデーションプロセス、つまり、誘電キャップ層を形成する前のシリサイデーションプロセスと、パターニングされた誘電層に基づくシリサイデーションプロセスと、が組合せられる場合に、異なる材料を実効的に組み合わせることができるからである。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。よって、本発明の保護範囲は、請求の範囲によってのみ限定されるものである。

Claims (17)

  1. 半導体デバイス（２００）の回路素子（２５０）を覆う誘電材料（２１０）中に、前記回路素子（２５０）のシリコン含有コンタクト領域（２０３Ｃ、２０６Ｃ）を接続するコンタクト開口部（２０９Ａ）を形成するステップと、
    前記コンタクト開口部（２０９Ａ）を通って前記コンタクト領域（２０３Ｃ、２０６Ｃ）中に金属シリサイド（２１３）を形成するステップと、
    前記コンタクト開口部（２０９Ａ）中に、前記金属シリサイド（２１３）に接続するコンタクト素子を形成するステップと、を含む方法。
  2. 前記金属シリサイド（２１３）を形成する前に、前記コンタクト領域（２０３Ｃ、２０６Ｃ）中にベース金属シリサイド（２２０）を形成するステップをさらに含む、請求項１記載の方法。
  3. 前記金属シリサイド（２１３）の形成ステップは、前記シリコン含有コンタクト領域（２０３Ｃ、２０６Ｃ）を覆うために、耐火金属（２１２）を埋め込み、前記金属シリサイド（２１３）を形成するために前記耐火金属（２１２）をアニールするステップを含む、請求項１記載の方法。
  4. 前記金属シリサイド（４１３）が前記コンタクト開口部に形成され、一方で、前記誘電材料（４１０）中に形成される第２コンタクト開口部がマスキングされて、前記金属シリサイド（４１３）が前記第２コンタクト開口部中に形成されるのを防ぐようにする、請求項１記載の方法。
  5. 前記ベース金属シリサイド（２２０）は、前記シリサイド（２１３）とは材料の成分が異なる、請求項２記載の方法。
  6. 前記コンタクト領域中に形成される前記ベース金属シリサイド（３２０）とは少なくとも１つの特性が異なる第２ベース金属シリサイド（３２０Ａ）を含む第２コンタクト領域に接続する第２コンタクト開口部を形成するステップをさらに含む、請求項２記載の方法。
  7. 前記ベース金属シリサイド（３２０）と前記第２ベース金属シリサイド（３２０）とは異なる厚みで形成される、請求項６記載の方法。
  8. 誘電層（２０９）中に形成されるコンタクト開口部（２０９Ａ）により露出される回路素子（２５０）の、シリコン含有コンタクト領域（２０３Ｃ、２０６Ｃ）の一部に耐火金属（２１２）を形成するステップと、
    金属シリサイド（２１３）を形成するために、前記耐火金属（２１２）とシリコン間で化学反応を起こすステップと、を含む方法。
  9. 前記コンタクト開口部（２０９Ａ）中に、前記金属シリサイド（２１３）に接続するコンタクト素子を形成するステップをさらに含む、請求項８記載の方法。
  10. 前記回路素子（３５０）のチャネル領域（３０７）に対して少なくとも１つの歪み誘発ソースを形成するステップをさらに含む、請求項８記載の方法。
  11. 前記一部を露出するため、前記コンタクト開口部（２０９Ａ）を形成する前に、前記コンタクト領域（２０３Ｃ、２０６Ｃ）中に第１ベース金属シリサイド（３２０）を形成するステップをさらに含む、請求項１０記載の方法。
  12. 前記第１ベース金属シリサイド（３２０）は、前記歪み誘発ソースが前記第２ベース金属シリサイド（３２０Ａ）により誘発される歪みとは異なる種類の歪みを前記チャネル領域（３０７）中に生成する場合に、第２回路素子（３５０Ａ）の第２ベース金属シリサイド（３２０Ａ）よりも薄く形成される、請求項１１記載の方法。
  13. 半導体デバイス（２００）であって、
    誘電材料（２１０）中に埋め込まれ、金属シリサイドが堆積された部分（２１３）を含む少なくとも１つのシリコン含有領域（２０３、２０６）を有する回路素子（２５０）と、
    前記誘電材料（２１０）中に形成され、前記少なくとも１つのシリコン含有領域（２０３、２０６）のコンタクト領域（２０３Ｃ、２０６Ｃ）に実質的に位置合せされるコンタクト素子と、を含み、前記堆積された金属シリサイド部位（２１３）は前記コンタクト領域（２０３Ｃ、２０６Ｃ）に実質的に集中する、半導体デバイス。
  14. 前記少なくとも１つのシリコン含有領域（２０３、２０６）中に実質的に連続的に形成される金属シリサイド層（２２０）をさらに含み、前記金属シリサイド層（２２０）は前記堆積された金属シリサイド部分（２１３）よりも薄い、請求項１３記載の半導体デバイス（２００）。
  15. 前記少なくとも１つのシリコン含有領域（２０３、２０６）は、第１電界効果トランジスタ（２５０）のドレイン領域（２０６）、ソース領域（２０６）およびゲート電極（２０３）のうちの１つである、請求項１３記載の半導体デバイス（２００）。
  16. 前記第１電界効果トランジスタ（２５０）のチャネル領域（２０７）中に歪みを生成する少なくとも１つの歪み誘発ソースをさらに含む、請求項１５記載の半導体デバイス（２００）。
  17. 第２電界効果トランジスタ（３５０Ａ）に接続する第２コンタクト素子（３１５）をさらに含み、前記第２電界効果トランジスタ（３５０Ａ）は前記第１電界効果トランジスタ（３５０）よりも金属シリサイド量が多い、請求項１６記載の半導体デバイス（３００）。
JP2009526713A 2006-08-31 2007-08-29 コンタクトエリアに金属シリサイド領域が局所的に設けられたトランジスタ及び該トランジスタを形成するための方法 Pending JP2010503213A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102006040764A DE102006040764B4 (de) 2006-08-31 2006-08-31 Halbleiterbauelement mit einem lokal vorgesehenem Metallsilizidgebiet in Kontaktbereichen und Herstellung desselben
US11/697,890 US7799682B2 (en) 2006-08-31 2007-04-09 Transistor having a locally provided metal silicide region in contact areas and a method of forming the transistor
PCT/US2007/019073 WO2008027473A2 (en) 2006-08-31 2007-08-29 A transistor having a locally provided metal silicide region in contact areas and a method of forming the transistor

Publications (1)

Publication Number Publication Date
JP2010503213A true JP2010503213A (ja) 2010-01-28

Family

ID=39078815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009526713A Pending JP2010503213A (ja) 2006-08-31 2007-08-29 コンタクトエリアに金属シリサイド領域が局所的に設けられたトランジスタ及び該トランジスタを形成するための方法

Country Status (8)

Country Link
US (1) US7799682B2 (ja)
EP (1) EP2070112A2 (ja)
JP (1) JP2010503213A (ja)
KR (1) KR101366201B1 (ja)
CN (1) CN101536176B (ja)
DE (1) DE102006040764B4 (ja)
TW (1) TWI446414B (ja)
WO (1) WO2008027473A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012186425A (ja) * 2011-03-08 2012-09-27 Seiko Instruments Inc 半導体装置および半導体装置の製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090050972A1 (en) * 2007-08-20 2009-02-26 Richard Lindsay Strained Semiconductor Device and Method of Making Same
CN102074479B (zh) * 2009-11-24 2012-08-29 中国科学院微电子研究所 半导体器件及其制造方法
CN102110612B (zh) * 2009-12-29 2013-09-18 中国科学院微电子研究所 半导体器件及其制造方法
WO2012006890A1 (zh) * 2010-07-15 2012-01-19 电子科技大学 一种利用应力集中效应增强沟道应力的mos晶体管
US8460981B2 (en) * 2010-09-28 2013-06-11 International Business Machines Corporation Use of contacts to create differential stresses on devices
CN102487048B (zh) * 2010-12-03 2013-10-09 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN102487014B (zh) * 2010-12-03 2014-03-05 中国科学院微电子研究所 一种半导体结构及其制造方法
FR2976122A1 (fr) * 2011-05-31 2012-12-07 St Microelectronics Crolles 2 Transistor mosfet, composant incluant plusieurs tels transistors et procede de fabrication
US8524564B2 (en) * 2011-08-05 2013-09-03 Globalfoundries Inc. Full silicidation prevention via dual nickel deposition approach
CN103137457A (zh) * 2011-12-05 2013-06-05 中芯国际集成电路制造(上海)有限公司 FinFET接触结构的制造方法
US9698229B2 (en) * 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US8772159B2 (en) 2012-02-01 2014-07-08 United Microelectronics Corp. Method of fabricating electrical contact
US20130270614A1 (en) * 2012-04-17 2013-10-17 Toshiba America Electronic Components, Inc. Formation of a trench silicide
US20140048888A1 (en) * 2012-08-17 2014-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained Structure of a Semiconductor Device
US20140306290A1 (en) * 2013-04-11 2014-10-16 International Business Machines Corporation Dual Silicide Process Compatible with Replacement-Metal-Gate
US9177810B2 (en) 2014-01-29 2015-11-03 International Business Machines Corporation Dual silicide regions and method for forming the same
US10032876B2 (en) 2014-03-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide having a non-angular profile
US9484205B2 (en) * 2014-04-07 2016-11-01 International Business Machines Corporation Semiconductor device having self-aligned gate contacts
US9219117B2 (en) * 2014-04-22 2015-12-22 Infineon Technologies Ag Semiconductor structure and a method for processing a carrier
US20150372100A1 (en) * 2014-06-19 2015-12-24 GlobalFoundries, Inc. Integrated circuits having improved contacts and methods for fabricating same
US9698179B2 (en) 2015-08-03 2017-07-04 Globalfoundries Inc. Capacitor structure and method of forming a capacitor structure
US9768130B2 (en) * 2015-10-26 2017-09-19 Texas Instruments Incorporated Integrated power package
US20170194454A1 (en) * 2016-01-06 2017-07-06 International Business Machines Corporation NiPt AND Ti INTERSECTING SILICIDE PROCESS AND STRUCTURE
KR102600998B1 (ko) 2016-09-28 2023-11-13 삼성전자주식회사 반도체 장치
US10763207B2 (en) 2017-11-21 2020-09-01 Samsung Electronics Co., Ltd. Interconnects having long grains and methods of manufacturing the same
US11527609B2 (en) * 2019-10-31 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Increasing device density and reducing cross-talk spacer structures
CN116805623A (zh) * 2022-03-18 2023-09-26 联华电子股份有限公司 静电放电保护装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109347A (ja) * 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2980057B2 (ja) * 1997-04-30 1999-11-22 日本電気株式会社 半導体装置の製造方法
US5930671A (en) * 1997-10-20 1999-07-27 Industrial Technology Research Institute CVD titanium silicide for contract hole plugs
US6329681B1 (en) 1997-12-18 2001-12-11 Yoshitaka Nakamura Semiconductor integrated circuit device and method of manufacturing the same
US6686274B1 (en) 1998-09-22 2004-02-03 Renesas Technology Corporation Semiconductor device having cobalt silicide film in which diffusion of cobalt atoms is inhibited and its production process
JP2000223568A (ja) * 1999-02-02 2000-08-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6271122B1 (en) * 1999-07-12 2001-08-07 Advanced Micro Devices, Inc. Method of compensating for material loss in a metal silicone layer in contacts of integrated circuit devices
JP2003100659A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE10208728B4 (de) * 2002-02-28 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen
DE10208714B4 (de) * 2002-02-28 2006-08-31 Infineon Technologies Ag Herstellungsverfahren für einen Kontakt für eine integrierte Schaltung
JP3803631B2 (ja) * 2002-11-07 2006-08-02 株式会社東芝 半導体装置及びその製造方法
JP2004165317A (ja) * 2002-11-12 2004-06-10 Renesas Technology Corp 半導体装置およびその製造方法
US6869866B1 (en) * 2003-09-22 2005-03-22 International Business Machines Corporation Silicide proximity structures for CMOS device performance improvements
US7226834B2 (en) 2004-04-19 2007-06-05 Texas Instruments Incorporated PMD liner nitride films and fabrication methods for improved NMOS performance
US7448395B2 (en) * 2004-07-19 2008-11-11 Texas Instruments Incorporated Process method to facilitate silicidation
DE102004057762B4 (de) 2004-11-30 2010-11-11 Advanced Micro Devices Inc., Sunnyvale Verfahren zur Herstellung einer Halbleiterstruktur mit Ausbilden eines Feldeffekttransistors mit einem verspannten Kanalgebiet
JP4833544B2 (ja) * 2004-12-17 2011-12-07 パナソニック株式会社 半導体装置
JP4738178B2 (ja) * 2005-06-17 2011-08-03 富士通セミコンダクター株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109347A (ja) * 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012186425A (ja) * 2011-03-08 2012-09-27 Seiko Instruments Inc 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
TWI446414B (zh) 2014-07-21
CN101536176A (zh) 2009-09-16
EP2070112A2 (en) 2009-06-17
KR20090048514A (ko) 2009-05-13
CN101536176B (zh) 2011-09-21
US7799682B2 (en) 2010-09-21
DE102006040764B4 (de) 2010-11-11
DE102006040764A1 (de) 2008-03-20
WO2008027473A2 (en) 2008-03-06
WO2008027473A3 (en) 2008-04-17
US20080054371A1 (en) 2008-03-06
TW200832526A (en) 2008-08-01
KR101366201B1 (ko) 2014-02-21

Similar Documents

Publication Publication Date Title
JP2010503213A (ja) コンタクトエリアに金属シリサイド領域が局所的に設けられたトランジスタ及び該トランジスタを形成するための方法
JP5204645B2 (ja) 強化した応力伝送効率でコンタクト絶縁層を形成する技術
US7344984B2 (en) Technique for enhancing stress transfer into channel regions of NMOS and PMOS transistors
US7696052B2 (en) Technique for providing stress sources in transistors in close proximity to a channel region by recessing drain and source regions
US7838359B2 (en) Technique for forming contact insulation layers and silicide regions with different characteristics
US8026134B2 (en) Recessed drain and source areas in combination with advanced silicide formation in transistors
US20090218633A1 (en) Cmos device comprising an nmos transistor with recessed drain and source areas and a pmos transistor having a silicon/germanium material in the drain and source areas
US8536052B2 (en) Semiconductor device comprising contact elements with silicided sidewall regions
JP2010532572A (ja) トランジスタのゲート電極のプレアモルファス化のブロッキング
US8614134B2 (en) Shallow source and drain architecture in an active region of a semiconductor device having a pronounced surface topography by tilted implantation
US8828887B2 (en) Restricted stress regions formed in the contact level of a semiconductor device
US9450073B2 (en) SOI transistor having drain and source regions of reduced length and a stressed dielectric material adjacent thereto
JP4751705B2 (ja) 半導体装置の製造方法
US20100052068A1 (en) Drive current adjustment for transistors formed in the same active region by locally providing embedded strain-inducing semiconductor material in the active region
KR101252262B1 (ko) 서로 다른 특성들을 갖는 콘택 절연층 실리사이드 영역을형성하는 기술
US8097542B2 (en) Etch stop layer of reduced thickness for patterning a dielectric material in a contact level of closely spaced transistors
US7115464B2 (en) Semiconductor device having different metal-semiconductor portions formed in a semiconductor region and a method for fabricating the semiconductor device
JP2009105340A (ja) 半導体装置、及び半導体装置の製造方法
WO2010049086A2 (en) Recessed drain and source areas in combination with advanced silicide formation in transistors
WO2003075326A2 (en) A semiconductor device having different metal-semiconductor portions formed in a semiconductor region and a method for fabricating the semiconductor device

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100421

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100723

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20100902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120912

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130313