JPS6119172A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS6119172A JPS6119172A JP13962484A JP13962484A JPS6119172A JP S6119172 A JPS6119172 A JP S6119172A JP 13962484 A JP13962484 A JP 13962484A JP 13962484 A JP13962484 A JP 13962484A JP S6119172 A JPS6119172 A JP S6119172A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/435—Resistive materials for field effect devices, e.g. resistive gate for MOSFET or MESFET
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- Engineering & Computer Science (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
１１） 発明の属する分野
この発明は改良されたＭＯＳ（ＭｅｔａｌＱｘｉｄｅ
Ｓ ａｎ １ｃｏｎｄｕｃｔｏｒ）型半導体装置の製造
方法にかかり、特に低抵抗化されたゲート電極構造を有
するＭＯ８Ｏ８溝体装置の新規な製造法に関する。
Ｓ ａｎ １ｃｏｎｄｕｃｔｏｒ）型半導体装置の製造
方法にかかり、特に低抵抗化されたゲート電極構造を有
するＭＯ８Ｏ８溝体装置の新規な製造法に関する。
（２）従来技術の説明
従来この葎のＭＯ８半導体装置の製造方法に関し、本発
明に比較的近いものとしては、下記の公知資料がある。
明に比較的近いものとしては、下記の公知資料がある。
Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｆ
ｉｒｓｔ Ｉｎｔｃｒｎａｔｉ−ｏｎａｌ ８ｙ
ｍｐｏｓｉｕｍ ｏｎ Ｖｅｒｙ Ｌａｒｇｅ
８ｃａｌｅＩｎｔｅｇｒａｔｉｏｎ ５ｃｉｅｎｃｅ
ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ／１９８２ ｐｐ
２１３−２２３ 上記資料中にも明示されている様に、多結晶シリコンゲ
ート電極の上表面にのみ高融点金属シリサイド層を選択
的に形成する為に、一般にサイド・ウォールズ・スペー
サーと呼はれている絶縁膜をゲート電極側面に形成する
ことが必要不可欠である。このサイド・ウオール・スベ
・−サーの形成法としては、上記資料沖でも図面を用い
て説明している如く、ＣＶ Ｄ ８ ｉ ０ｔのＲＩ
Ｅ （ｌ（ｅａｃｔｉｖｅ −Ｉｏｎ −Ｅｔｃｈ ）
を利用したもの、８ｉ、Ｎ４膜をマスクにした選択熟成
化を利用したもの等が知られている。
ｉｒｓｔ Ｉｎｔｃｒｎａｔｉ−ｏｎａｌ ８ｙ
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８ｃａｌｅＩｎｔｅｇｒａｔｉｏｎ ５ｃｉｅｎｃｅ
ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ／１９８２ ｐｐ
２１３−２２３ 上記資料中にも明示されている様に、多結晶シリコンゲ
ート電極の上表面にのみ高融点金属シリサイド層を選択
的に形成する為に、一般にサイド・ウォールズ・スペー
サーと呼はれている絶縁膜をゲート電極側面に形成する
ことが必要不可欠である。このサイド・ウオール・スベ
・−サーの形成法としては、上記資料沖でも図面を用い
て説明している如く、ＣＶ Ｄ ８ ｉ ０ｔのＲＩ
Ｅ （ｌ（ｅａｃｔｉｖｅ −Ｉｏｎ −Ｅｔｃｈ ）
を利用したもの、８ｉ、Ｎ４膜をマスクにした選択熟成
化を利用したもの等が知られている。
（３）発明の目的
仁の発明の目的は、上記の如き従来技術に比し、より容
易かつ安定に信頼性の高い低抵抗ゲート電極を有するＭ
Ｏ８Ｏ８型体導体装置造方法を提供することにある。
易かつ安定に信頼性の高い低抵抗ゲート電極を有するＭ
Ｏ８Ｏ８型体導体装置造方法を提供することにある。
（４）発明の構成
この発明のＭＯ８Ｏ８型半導体装置造法では、活性領域
となる半導体基体主表面上にゲート絶縁膜を形成する工
程と、この上に多結晶Ｓｉ層を形成する工程と、この多
結晶Ｓｔ上に後の工程で形成するシリサイド層より厚い
膜厚を有するＴｔｌＷ＄ＭＯｊＴａｌＮｂｌＮｉｌｃｒ
等の高融点金属膜を形成する工程と、この高融点金属膜
および多結晶８ｉ膜に順次パターニングを施す工程と、
その後で熱反応により形状決定された多結晶８ｉ膜の上
表面部に前記高融点金属のシリサイド層を形成する工程
と、シリサイド化反応時に残余した高融点金属を除去す
る工程とを含むことを特徴とする。
となる半導体基体主表面上にゲート絶縁膜を形成する工
程と、この上に多結晶Ｓｉ層を形成する工程と、この多
結晶Ｓｔ上に後の工程で形成するシリサイド層より厚い
膜厚を有するＴｔｌＷ＄ＭＯｊＴａｌＮｂｌＮｉｌｃｒ
等の高融点金属膜を形成する工程と、この高融点金属膜
および多結晶８ｉ膜に順次パターニングを施す工程と、
その後で熱反応により形状決定された多結晶８ｉ膜の上
表面部に前記高融点金属のシリサイド層を形成する工程
と、シリサイド化反応時に残余した高融点金属を除去す
る工程とを含むことを特徴とする。
（５）発明の効果
上述の如き本発明のＭＯ８型半導体装置の製造方法によ
れば、従来技術で必要とされたサイド・ウオール・スベ
ーテーは不要となり、これに関連した種々の問題を回避
できるので、信頼性の高い装置を安定かつ容易に製造す
ることができる。
れば、従来技術で必要とされたサイド・ウオール・スベ
ーテーは不要となり、これに関連した種々の問題を回避
できるので、信頼性の高い装置を安定かつ容易に製造す
ることができる。
（６）実施例による説明
次に、この発明の特徴をより解り易くする為に、本発明
を適用したＭＯ８型半導体装置の製造方法につき、実施
例を用いて図面を参照しながら詳しく説明する。
を適用したＭＯ８型半導体装置の製造方法につき、実施
例を用いて図面を参照しながら詳しく説明する。
第１図囚〜Ｉは、本発明のＭＯ８型半導体装置の製造法
の一実施例に於ける主要工程での断面膜を図である。第
１図囚では、比抵抗約１０Ω儂のＰ型Ｓｉ半導体基体１
の（１００）面指数を有する主表面２の近傍で、非活性
領域となるべき部分に公知の選択酸化法の技術を利用し
て、約１μの厚いフィールド８ｉ０．膜３を形成した。
の一実施例に於ける主要工程での断面膜を図である。第
１図囚では、比抵抗約１０Ω儂のＰ型Ｓｉ半導体基体１
の（１００）面指数を有する主表面２の近傍で、非活性
領域となるべき部分に公知の選択酸化法の技術を利用し
て、約１μの厚いフィールド８ｉ０．膜３を形成した。
（５）では、フィールドＳｉｎ、膜に囲まれた活性領域
となるべき基本主表面２上に厚さ約３００Ｘのゲート５
ｉｆｔ膜４を熱酸化法により形成した。（Ｑでは、全面
に厚さ約２０００＾の多結晶Ｓｉ膜５を８ ｉ Ｈ４の
Ｎ、中での熱分解によるＣＶ Ｄ （Ｃｈｅｍｉｃａｌ
−Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法を利用
して形成した後、リン熱拡散法により多結晶８ｉ膜５に
添加して導電性を上げた。（ｎでは、多結晶８ｉ膜５に
厚さ約２５００ＸのＴｉ（チタン）膜６をスパッタリン
グ法により形成した。（ト）では公知のＰ Ｒ（Ｐｈｏ
ｔｏ−Ｒｅｓｉｓｔ ） とエツチング技術を利用し
て、Ｔｉ膜６と多結晶８ｉ膜５に順次パターニングを行
った。
となるべき基本主表面２上に厚さ約３００Ｘのゲート５
ｉｆｔ膜４を熱酸化法により形成した。（Ｑでは、全面
に厚さ約２０００＾の多結晶Ｓｉ膜５を８ ｉ Ｈ４の
Ｎ、中での熱分解によるＣＶ Ｄ （Ｃｈｅｍｉｃａｌ
−Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法を利用
して形成した後、リン熱拡散法により多結晶８ｉ膜５に
添加して導電性を上げた。（ｎでは、多結晶８ｉ膜５に
厚さ約２５００ＸのＴｉ（チタン）膜６をスパッタリン
グ法により形成した。（ト）では公知のＰ Ｒ（Ｐｈｏ
ｔｏ−Ｒｅｓｉｓｔ ） とエツチング技術を利用し
て、Ｔｉ膜６と多結晶８ｉ膜５に順次パターニングを行
った。
さらに形状決定されたＴｉ膜６と多結晶Ｓｉ膜５をマス
クにして硅素をイオン注入法により活性領域の基体主表
面近傍に添加してソース７、ドレイン８ＯＮ型拡散領域
を形成した。（下）では、約６００℃Ｎ！中での約３０
分の熱処理によりＴｉと多結晶ｓｉを反応させ厚さ約ｘ
ｏｏｏＡのＴｉ８ｉｘ（Ｘ＊２）層９を形成した。（Ｏ
では、残余したＴｉ膜のみをウェットエッチにより選択
的に除去した。
クにして硅素をイオン注入法により活性領域の基体主表
面近傍に添加してソース７、ドレイン８ＯＮ型拡散領域
を形成した。（下）では、約６００℃Ｎ！中での約３０
分の熱処理によりＴｉと多結晶ｓｉを反応させ厚さ約ｘ
ｏｏｏＡのＴｉ８ｉｘ（Ｘ＊２）層９を形成した。（Ｏ
では、残余したＴｉ膜のみをウェットエッチにより選択
的に除去した。
ここで、ソース７、ドレイン８０両Ｎ型領域に自己整合
な多結晶８ｉ膜５とＴｉ８ｉｘ膜との複合膜からなるゲ
ート電極が得られた。以降は公知のシリコンゲー）ＭＯ
８Ｍ半導体装置の標準的な製造法に従ってＩの如く装置
を完成した。即ち０に於イテ、１０は厚さ約１μのＰ２
Ｏ膜（Ｐ ｈｏｓｐｈｏ−８ｉ１ｉｃａｔｅ−Ｇｌａｓ
ｓ） ｅ １１ ｅ １２はＰＳＧ膜１０に開孔した
ソース、ドレインコンタクト孔、１３．１４は厚さ約１
μのスパッタ人ノ薄膜からなるソース、ドレインの引き
出し電極である。
な多結晶８ｉ膜５とＴｉ８ｉｘ膜との複合膜からなるゲ
ート電極が得られた。以降は公知のシリコンゲー）ＭＯ
８Ｍ半導体装置の標準的な製造法に従ってＩの如く装置
を完成した。即ち０に於イテ、１０は厚さ約１μのＰ２
Ｏ膜（Ｐ ｈｏｓｐｈｏ−８ｉ１ｉｃａｔｅ−Ｇｌａｓ
ｓ） ｅ １１ ｅ １２はＰＳＧ膜１０に開孔した
ソース、ドレインコンタクト孔、１３．１４は厚さ約１
μのスパッタ人ノ薄膜からなるソース、ドレインの引き
出し電極である。
上述の実施例は単に例示の為のものであり、本発明がこ
れに限定されるものでないことは本文の説明からも明ち
かである。例えば装置各部の材料や製法、工程の順序さ
らに寸法を変えることも出来るし、導電型の選択にも自
山度がある。高融点金属としては実施例に示したＴｉの
他に、Ｍ。
れに限定されるものでないことは本文の説明からも明ち
かである。例えば装置各部の材料や製法、工程の順序さ
らに寸法を変えることも出来るし、導電型の選択にも自
山度がある。高融点金属としては実施例に示したＴｉの
他に、Ｍ。
（モリブデン）、Ｗ（タングステン）、Ｔａ （タンタ
ル）、Ｎｉ にッケル）、Ｎｂ にオブ）等を用いる
こともできるし、熱処理として炉アニールの他にランプ
アニール等の瞬時アニール法を利用することも有効であ
る。又実施例の第１図（ト）で説明した、イオン注入に
よるソース、ドレイン領域の形成工程を（０、即ち高融
点金属シリサイド層と多結晶シリコン層との複合膜ゲー
ト電極形成後の工程に行うことも勿論可能である。要す
るに、本明細書およびに付属の請求範囲に示された、こ
の発明の精神と範囲を逸脱すること無く、当業者は種々
の改変をなすことができる。
ル）、Ｎｉ にッケル）、Ｎｂ にオブ）等を用いる
こともできるし、熱処理として炉アニールの他にランプ
アニール等の瞬時アニール法を利用することも有効であ
る。又実施例の第１図（ト）で説明した、イオン注入に
よるソース、ドレイン領域の形成工程を（０、即ち高融
点金属シリサイド層と多結晶シリコン層との複合膜ゲー
ト電極形成後の工程に行うことも勿論可能である。要す
るに、本明細書およびに付属の請求範囲に示された、こ
の発明の精神と範囲を逸脱すること無く、当業者は種々
の改変をなすことができる。
第１図囚〜Ｉは、本発明のＭＯ８型半導体装置の製造法
の一実施例に於ける主要工程での断面模型図である。こ
れらの図に於いて、 １・・・・・・Ｐ型Ｓ１半導体基体、２・・・・・・１
の主表面、３・・・・・・フィールド８ｉ８．膜、４・
・・・・・ゲートＳ １０２膜、５・・・・・・多結晶
８ｉ膜、６・・・・・・Ｔｉ膜、７，８°°°°°゛ン
ース、ドレイ７Ｎ型領域、９−− Ｔｉ８ｉｘ（Ｘ中２
）膜、１ｏ・・・・・・ＰｓＧ層間膜、１１゜１２・・
・・・・ソース、ドレインコンタクト孔、１３゜１４・
・・・・・ソース、ドレイン領域引き出し電極を、それ
ぞれ示している。 代ヨ人 弁っ士 □ ヮ −“・ムロ、゛１ （△） 第１図 （Ｄ’） 第１図
の一実施例に於ける主要工程での断面模型図である。こ
れらの図に於いて、 １・・・・・・Ｐ型Ｓ１半導体基体、２・・・・・・１
の主表面、３・・・・・・フィールド８ｉ８．膜、４・
・・・・・ゲートＳ １０２膜、５・・・・・・多結晶
８ｉ膜、６・・・・・・Ｔｉ膜、７，８°°°°°゛ン
ース、ドレイ７Ｎ型領域、９−− Ｔｉ８ｉｘ（Ｘ中２
）膜、１ｏ・・・・・・ＰｓＧ層間膜、１１゜１２・・
・・・・ソース、ドレインコンタクト孔、１３゜１４・
・・・・・ソース、ドレイン領域引き出し電極を、それ
ぞれ示している。 代ヨ人 弁っ士 □ ヮ −“・ムロ、゛１ （△） 第１図 （Ｄ’） 第１図
Claims (1)
- 活性領域となる半導体基体主表面上にゲート絶縁膜を形
成する工程と、該ゲート絶縁膜上に多結晶シリコン層を
形成する工程と、該多結晶シリコン層上に後で形成する
シリサイド層より厚い膜厚を有する高融点金属膜を形成
する工程と、該高融点金属膜および前記多結晶シリコン
膜に順次パターニングを施す工程と、しかる後熱反応に
より、形状決定された前記多結晶シリコン膜の上表面部
に前記高融点金属の硅化物層を形成する工程と、残余せ
る高融点金属を除去する工程とを含むことを特徴とする
ＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13962484A JPS6119172A (ja) | 1984-07-05 | 1984-07-05 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13962484A JPS6119172A (ja) | 1984-07-05 | 1984-07-05 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6119172A true JPS6119172A (ja) | 1986-01-28 |
Family
ID=15249615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13962484A Pending JPS6119172A (ja) | 1984-07-05 | 1984-07-05 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119172A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454764A (en) * | 1987-06-11 | 1989-03-02 | Gen Electric | Manufacture of metal oxde semiconductor device |
| JPH02294791A (ja) * | 1989-05-10 | 1990-12-05 | Mitsubishi Electric Corp | 文字パターン切り出し装置 |
-
1984
- 1984-07-05 JP JP13962484A patent/JPS6119172A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454764A (en) * | 1987-06-11 | 1989-03-02 | Gen Electric | Manufacture of metal oxde semiconductor device |
| JPH02294791A (ja) * | 1989-05-10 | 1990-12-05 | Mitsubishi Electric Corp | 文字パターン切り出し装置 |
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