JPS609160A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 ３１汁７パ 本発明は、特に金属合金やそれらのシリサイド等の化合
物からなる膜を含む低抵抗の電極・配線を有する半導体
装置及びその製造方法に関するものである。

従来例の構成とその問題点 ＭＯ８型集積回路装置における素子寸法の微細化、高集
積化に伴って、従来のｐｏｌｙ　Ｓｉ（多結晶シリコン
）ゲート・配線抵、抗による動作速度の減少が無視でき
なくなる。このため、低抵抗で電気的特性、製造プロセ
ス上の取扱いがｐｏｌｙ　Ｓｉ　ゲートとほとんど同じ
であるという特長を持つ高融点金属シリサイ）／ｐｏｌ
ｙｓｉ二層ゲート・配線を使用することは、高速化の有
効な手段である。この様な二層ゲートを用いるＭＯ３半
導体装置のプロセスにおいては、高融点金属シリサイド
自体の抵抗をデバイス特性に有効な値にまで下げるため
、あるいはソース・ドレイン層形成のために、約１００
０°Ｃの熱処理工程を必要とするが、この高温熱処理に
よって、ゲート電極とシリコン基板間のゲート絶縁膜に
著しいリークが生じ、絶縁耐圧がほとんどない状態にな
るという欠点が存在する。

絶縁耐圧の劣化を防止するためには従来から、二層ゲー
トの下層を構成するｐｏｌｙ　Ｓｉ　膜厚を厚くする方
法がとられて来た。例えば、高融点金属シリサイドが、
Ｍｏ　Ｓ　１２　、Ｗ　Ｓ　１２の場合、ｎ　ｐｏｌｙ
　Ｓｉの膜厚を２００　ｎｍ以上にすれば、１０００°
Ｃ，３０分の熱処理を実施しても、二層ゲートとしての
比抵抗を約１０−４Ω−口に下げることができると同時
に、ゲート絶縁膜の耐圧をほぼ劣化しないようにできる
のである。ＴａＳ　ｉ　やＴ　ｚ　Ｓ　１２等他の高融
点金属シリサイドを採用した場合にも、ｐｏｌｙ　Ｓｉ
　の膜厚を増加させることによって耐圧劣化を、同様に
防止することができる。

しかしながら、二層ゲート配線を用いて高密度集積回路
の高速化を効果的に行うためには、二層ゲートのシート
抵抗を１ｏΩ／口以下に下げることが必要であシ、従っ
てシート抵抗を決定している高融点金属シリサイド膜の
膜厚を約２００ｎｍ以上にしなければならない。この様
にして、ＭｏＳｉ２゜ＷＳｉ２を用いた低抵抗でゲート
耐圧劣化のない二層ゲートの膜厚は４００ｎｍ以上にな
り、場合によっては従来のｐｏｌｙ　Ｓｉ　ゲート膜厚
よシ大きい値となるのである。

ゲートの膜厚が厚い場合、サイドエ・ソチが起とシ易く
、二層膜の精密な微細加工性が損なわれ、また、厚い膜
厚によるゲート電極の段差によってゲート電極より゛上
層部に形成するアルミニウム配線の断線や、その配線を
形成するだめの異方性トライエヮチング不良による配線
間のショートが発生する確率が非常に高くなる。この様
々欠点は、集積回路の製造歩留りを大幅に下げるもので
ある。

発明の目的 本発明は、二層ゲートにおけるｐｏｌｙ　Ｓｉ　層を薄
くしてゲート電極の膜厚を減少させても、ゲート絶縁耐
圧を劣化させない半導体装置とその製造方法を提供する
ことによって、上記従来の欠点を除去することを目的と
するものである。

発明の構成 本発明においては、基本的にばＭｏＳｉ２．ＷＳｉ２の
様な金属シリサイドの化学量論的化合物膜よりもＳｉの
含有量を多くしたＭＳｉｘ（Ｍは金属）という化学式で
表わされる膜を膜厚を従来よりも薄くしたｐｏｌｙ　Ｓ
ｉ　層上に形成した二層膜をゲート電極として用いるの
である。本発明は以下に示す実験事実によって力見られ
るものである。すなわちＭ　Ｓ　ｉ　ｘ膜を用いたこと
によるゲート絶縁制圧の改善効果を、第１図に示すよう
な、ゲー）　８１０２２、ｐｏｌｙｓｉ３、ＭＳｉｘ４
の月臭厚がそれぞれ３５ｎｍ　、　１００ｎｍ　、　２
００ｎｍ　であって、ゲート面積が６２６００Ｉ１ｍ２
のＭＯＳキャパシタを用いて調べだ。

ｐｏｌｙ　Ｓｉ３には１〜３×１０２０／Ｃｎｌのリン
が拡散されておシ、１はシリコン基板である。

第２図は、高融点金属の１つであるＭＯのシリサイドに
おける、Ｓｔ’の含有率（ａｔ％）と、２００ｎ　ｍ　
（７）　Ｍｏ　Ｓ　ｉ　ｘを１０００″０３０分の熱処
理して得たシート抵抗、及び１０００°Ｃ，３０分の熱
処理後、上記ＭＯＳキャパシタ４１２個のゲートＳ　１
０２膜耐圧を測定して得た、５　Ｍ　Ｖ　／（２１以上
の耐圧を示す歩留との関係を示す実験結果である。二層
ゲートの上層部ＭＯ８１２としてＳｉ含有率が従来から
使用されて来たＭｏＳｉ２に対応する６　７　ａｔ％の
時、シート抵抗は６Ω／口と低いが、Ｍ　ＯＳ　’−ｉ
ヤノくシタのゲー）Ｓｉ○２絶縁耐圧歩留は２３％しか
ない。

これに対し、Ｓｉ含有率がＭｏＳｉ２より約６〜１０　
ａ　を係多いＭｏ　Ｓ　１２．７〜ＭｏＳ　ｉ　３．３
を用いた場合には、ゲート３１０２膜の絶縁耐圧歩留は
１００係であった。シート抵抗は約１０Ω／口弱に上昇
するが、ｐｏｌｙ　Ｓｉ　ゲートと比較してもなおμ〜
μ程度低い値を示し、高速ＬＳＩへ応用するためには満
足できるものである。この実験結果から明らかな様に、
Ｍｏ　Ｓ　ｉ　Ｘ中のＳｌ　有金率が増加するに従って
、シート抵抗は増加し、耐圧歩留りは次第に上昇するの
である。制圧歩留りを十分上げるだめには、ＭｏＳｉ　
中に８１　を一定値以上にすることが必要でへ あるが、一方ＬＳＩの高速化を損ねない程度のシート抵
抗を保つためには、Ｓｌ　濃度をおさえることが必要で
ある。Ｍｏ５ｉＸの場合実験結果からＳｉ含有率を７３
〜７７ａｔ％含むものを使用するのが望ましい。他の高
融点金属−シリコン化合物であるＷＳｉＸ、ＴａＳｉｘ
、Ｔｉ５ｉＸ等でＳｉ　含有率を化学量論的な値ｘ　＝
　２より多くすれば、ゲート５１０２膜の耐圧歩留を改
善することができることは、第２図に示したＭｏ　Ｓ　
ｉ　ｘの場合と同様であった。

Ｍｏ　Ｓ　１２の様な従来の高融点金属シリザイドー薄
いｐｏｌｙ　Ｓｉ　から成る二層ゲートにおいて、ゲー
）ＳｉＯ２膜の絶縁側圧が劣化するのは、熱処理によっ
て、界面から高融点金属がｐｏｌｙ　Ｓｉ　膜中に侵入
し、さらにゲート５１ｏ２膜を通過して半導体基板に到
達するためであると考えられる。そして金属シリケイト
のＳｉ　含有量が増加すると金属がｐｏｌｙ　Ｓｉ　に
侵入し難くなるだめに耐圧が上昇すると考えられる。従
って、Ｓ１含有量の多いＭＳｉｘ層は下層のｐｏｌｙ　
Ｓｉ　表面接触していることが重要であり、Ｍ　Ｓ　ｉ
　Ｘ膜の表面付近はＳｉ　が少いか又は純金属層であっ
てよいのである。すなわち、第３図に示すＭＯＳキャパ
シタの様に、Ｓｉ含有量の多いＭＳｉｘ膜４の表面に薄
い金属膜（Ｍｏ　、　Ｗ　、　Ｔａ　。

Ｔｉ　等）５を設けたゲート電極構造にしてもよいし、
あるいは第１図に示した膜全体にわたって均一なＳｔ　
濃度を有するＭ　Ｓ　ｉ　Ｘ膜４に代わって第４図に示
す様なｐｏｌｙ　Ｓｉ層３０表面を含む近傍でのみＳｉ
　濃度の最大値を持つＭ　Ｓ　ｉ　ｘ膜を用いてもよい
のである。これらの場合、金属膜５や、表面付近に存在
するＳｌ濃度の低いＭＳｉｘ層のだめに、第１図の膜４
を使用するよりもシート抵抗を低くできるという利点が
ある。

実施例の説明 第５図は、ゲート長２〜１．５μｍの二層ゲートを有す
るＰチャンイ・ルＦＥＴを、本発明による製造方法を用
いて製造する工程断面図である。

工程ａ　ＶＣおいては、Ｎ型半導体基板１の一部に厚い
Ｓ　１０２膜６、残る部分にゲート５１０２膜２を３５
ｎｍの厚さに形成する。この後、ＬＰＣＶＤ法でｐｏｌ
ｙ　Ｓｉ膜３を１１００ｎ成長させ、これにリンを９０
０℃の温度でｐｏｃＩ１３源から熱拡散で導入し、リン
濃度を１〜３　Ｘ　１ｏ２０／ｃａ　にする。

ｐｏｌｙ　Ｓｉ膜膜上上Ｓｉ　濃度７３−７７ａｔ％の
モリブデンシリサイド膜４を２０　Ｏｒ（、ｍ蒸着する
。この膜４は、７３〜７７ａｔ％のＳｌを含有するター
ゲットを用いるスパッタリングやＭＯ・Ｓに源蒸着又ハ
ＭｏＣ，９ｓ　＋Ｓ　ＩＨ４ヲ用イルＣＶ　Ｄ　法テＳ
　ＩＨ４）流量を制御して形成することができる（工程
ｂ）。

次に、ＣＣｌ２等のガスを用いる異方性ドライエッチに
より、モリブデンシリサイド膜４、ｐｏｌｙ　Ｓｉ膜３
を順次選択的に除去し、ゲート電極を形成する。この後
、Ｎ２中、１０００℃３０分熱処理してグー１゛電極の
シート抵抗を１０Ω／−以下にする。さらに３．４　か
らなる電極をマスクとし、ゲ）　Ｓ　１０２膜２を通し
てＢＦ２＋を４０　ＫｅＶ　３　Ｘ１０１５／ｃｄ　の
条件でイオン注入し、Ｐ型のソース・ドレイン領域を形
成する（工程Ｃ）。全表面にＣＶ　Ｄ　Ｓ　１０２膜８
を成長させ、９００’０６０分の熱処理を施しだ後、膜
８．２のソース・ドレイン領域が形成されている部分を
開口して、Ａｆｌ／Ｓ　ｉ電極９を設けてＦＥＴが完成
するのである。

二層ゲート電極のシート抵抗を下げる１０００℃の熱処
理は、■程ｄにおいてＣＶ　Ｄ　Ｓ　１０２膜８の形成
後にする９００℃、６０分の熱処理の代わりに行うこと
もできる。しかしソース・ドレイン拡散層がつくられて
いるので、１０００℃の熱処理で、拡散層が深くなり、
ショートチャンネルＦＥＴには適さない。この様なＦＥ
Ｔには、拡散層が形成される前に熱処理する第２図の工
程が適している。

なお第３図の構造をもつゲート電極にするだめには、工
程すでＭｏＳｉｘを蒸着後、続いてＭＯを５０〜１００
　ｎｍ蒸着すればよい。また膜４を第４図に示されるよ
うなＭＯのシリサイド膜にする場合、Ｍｏ、Ｓｉ二源蒸
着においてはＳｉ　の蒸発量を蒸着途中で減少させ、ま
だＣＶＤ法においてはＳ　Ｉ　Ｈ４の流量を途中で減少
させればよい。

発明の効果 以上の様に、本発明では、化学量論的な値よりもＳｉ含
有率の多い高融点金属シリサイドを二層ゲートの一部に
用いることにより、ｐｏｌｙ　Ｓｉ　層が薄い場合にも
耐圧を上げることができる。従って、二層ゲート電極の
全膜厚が小さくなるため、従来問題であったゲートのサ
イドエッチ、制御性に乏ｊ７い微細加工性、ゲートの段
差によるアルミニウム配線形成不良等を解決でき、集積
回路の製造歩留り向上にその効果を発揮するものである
。

【図面の簡単な説明】

第１図はＭＳｉｘ−ｐｏｌｙ　Ｓｉゲートを有するＭＯ
Ｓキャパシタの断面図、第２図はＭｏＳｉｘ中の８１含
有率とＭｏＳｉｘ−ｐｏｌｙ　Ｓｉゲートのソート抵抗
及びＭＱＳキャパシタのゲーＦ　Ｓ　ｚ　Ｏ２膜削圧歩
留りとの関係を示す実験結果を示す図、第３図は高融点
金Ｆｉｇ−ＭＳｉＸ−ｐｏｌｙ　Ｓｉケー）　ヲ有する
ＭＱｓキャパシタの断面図、第４図は金属シリサイド膜
の深さ方向Ｓｉ濃度分布を示す図、第５図ａ　−ｄｉｊ
、本発明の一実施例によるＭＯＳＦＥＴの製造方法を説
明する工程断面図である。 １・・・・・・半導体基板、２・・・・・ゲーＦ　Ｓ　
１０２膜、３・・・・・・ｐｏｌｙ　５ｉ１４・・・・
・モリブデンシリサイド、５・・・・・金属膜、６・・
・・・・厚いＳ　１０２膜、７・・・−ソース・ド１／
イン、８・・・・・・ＣＶ　Ｄ　Ｓ　１０２膜、９・・
　−ＡＲ／Ｓｉ電極。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第　２　図 Ｓｉ、　（ａｊ、％ジ 第３図 、５

Claims (1)

1. 【特許請求の範囲】 （１）半導体基板の表面に形成された絶縁膜上の少なく
   とも一部に、多結晶シリコン膜と金属シリサイド膜とが
   この順に積層して成る二層膜が設けられ、前記金属シリ
   サイド膜は、化学量論的な成分比を持つ金属シリサイド
   よりも高い濃度のシリコンを含む部分を少なくとも前記
   多結晶シリコン膜との界面を含む近傍に持つことを特徴
   とする半導体装置。 （２）半導体基板の表面に形成された絶縁膜上の少なく
   とも一部に、多結晶シリコン膜、金属シリサイド膜及び
   金属膜がこの順に積層して成る三層膜が設けられ、前記
   金属シリサイド膜は、化学量論的な成分比を持つ金属シ
   リサイドよりも高い濃度のシリコンを含む部分を少なく
   とも前記多結晶シリコン膜との界面を含む近傍に持つこ
   とを特徴とする半導体装置。 龜）半導体基板の表面に形成された絶縁膜上に、多結晶
   シリコン膜を形成する工程と、前記多結晶シリコン膜上
   に、化学量論的な成分比を持つ金属シリサイドよりも高
   い濃度のシリコンを含む部分を少なくとも前記多結晶シ
   リコン膜との界面を含む近傍に持つような金属シリサイ
   ド膜を被着する工程と、前記金属シリサイド膜形成後熱
   処理する工程を含むことを特徴とする半導体装置の製造
   方法。 （４）半導体基板の表面に形成された絶縁膜上に、多結
   晶シリコン膜を形成する工程と、前記多結晶シリコン膜
   上に、化学量論的な成分比を持つ金属シリサイドよシも
   高い濃度のシリコンを含む部分を少なくとも前記多結晶
   シリコン膜との界面を含む近傍に持つような金属シリサ
   イド膜を被着する工程と、前記金属シリサイド膜上に金
   属膜を被着する工程と、前記金属シリサイド膜被着後、
   熱処理する工程を含むことを特徴とする半導体装置の製
   造方法。