KR20000048093A - 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법 - Google Patents

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Abstract

본 명세서에 기재된 발명은 탄탈 펜트옥사이드 게이트 전극을 갖는 실리콘 게이트 전계 효과 트랜지스터 장치를 위한 게이트 전극을 형성하기 위한 공정을 제공한다. 게이트 전극은 텅스텐 실리사이드의 층을 포함하고, 바람직하게는 텅스텐 실리사이드 질화물층을 포함한다. 텅스텐 실리사이드 질화물/텅스텐 실리사이드는 탄탈 펜트옥사이드에서 산소 결핍 효과(oxygen depletion effects)를 감소시킨다. 이들 층은 PVD 장치에서 형성되는 것이 바람직하다.

Description

실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법{Tungsten silicide nitride as an electrode for tantalum pentoxide devices}
본 발명은 전계 효과 장치들을 제조하기 위한 방법과 보다 구체적으로 실리콘 MOS 트랜지스터들에 대한 게이트 전극들을 형성하기 위한 방법에 관한 것이다.
1970년대 초기에 전계 효과 트랜지스터들의 상업적 시도 이후로, 게이트 유전체는 실리콘 이산화물과 보다 최근에 실리콘 산화질화물(oxynitride)을 가진다. 이러한 장치들에 대한 전극은 정상적으로 듀얼-도핑되었고 티타늄 질화물의 불순물(dopant) 확산 배리어에 탑트(topped)된다. 최근에, 티타늄 질화물은 유전체로서 실리콘 이산화물로 대체되는 것이 제안되었다. 전체를 설명하는 것처럼 여기에 포함된 C. Hu, Elec. Dev. Letters, Sept. 1998, p.341-42를 참조한다. 그러나, 티타늄 펜타옥사이드 누설 전류는 산소가 없어짐에 따라 증가된 온도 처리에 따라 증가된다. O2또는 N2O와 같은 산화 가스에서 어널링은 정상적으로 이 하락을 반전한다. 티타늄 질화물은 특히, 약 600℃에서, 이 온도에서 분해하기 시작하는 티타늄 질화물로서 이 산소 손실에 대한 효과가 없는 배리어이다. 따라서, 티타늄 펜타옥사이드는 게이트 유전체로서 사용될 때 고-밀도 실리콘 MOS 트랜지스터로 개선된 게이트 전극 물질을 요구한다.
우리는 축적된(stacked) 티티늄 펜타옥사이드 유전체 또는 티타늄 펜타옥사이드로 실리콘 MOS 트랜지스터 IC 장치들에 대한 개선된 MOS 게이트 구조를 개발하였다. 구조는 WSi 및 WSIN의 두 레벨 합성과, WSI/WSIN/WSi의 세 레벨 합성을 포함한다. 텅스텐 실리사이드층은 게이트 구조에 대한 전기적 전도성을 제공하고, 텅스텐 실리콘 질화물층은, 약 800℃로 중가된 온도에서 특히, 산소 확산에 대한 효과적인 배리어이다. 이 게이트 구조는 티타늄 질화물의 증가된 온도 문제들이 전혀 없도록 견딘다. 개선된 구조의 유용한 특징은 합성의 모든 층들의 편리한 in-situ 처리로 단일 증착 도구로 제조될 수 있다.
도1은 본 발명에 따른 합성 게이트 전극 모드를 도시하는 전형적인 전계 효과 트랜지스터의 게이트 영역의 개략도.
도2는 본 발명을 구현하는데 유용한 물리적 증기 증착(physical vapor deposition)(PVD) 장치의 개략도.
도3 내지 도 5는 도1의 합성 게이트 전극을 형성하기 위한 처리 순서를 나타내는 개략도.
*도면의 주요 부분에 대한 부호의 간단한 설명*
11: 실리곤 기판 12: 전계 유전체
13: 게이트 유전체 16: 합성 게이트 전극
17: 텡스텐 실리사이드 질화물층
본 발명은 첨부하는 도면을 참조하여 숙독할 때, 다음의 구체적인 설명으로부터 이해될 수 있다. 반도체 산업에서 공통 실행에 따라, 도면의 다양한 특징들이 스케일(scale)되지 않았다는 것이 강조된다.
도1을 참조하여, 실리콘 기판(11)이 전계 유전체(12)와 도시되고, 금속-유기적 화학적 증기 증착(metal-organic chemical vapor deposition)(MOCVD)에 의해 형성되는 티타늄 펜타옥사이드 게이트 유전체(13)가 도시된다. 본 발명의 양호한 적용에서, 게이트 유전체층은 10㎚보자 작고, 양호하게는 6㎚보다 작다. 이것은 산소 고갈 문제[p들이 티타늄 펜타옥사이드 유전체들과 가장 맹렬한(severe) 차원의 영역이다. 임의의 이론들과 유지되기를 바라지 않는다면, 산소 손실은 화학량론의 티타늄 옥사이드를 만들 수 있고, 손실 산소는 정공 캐리어들을 남기고, 이것은 티타늄 펜타옥사이드의 절연 영역을 감소시키고, 누설 전류를 증가시킨다. 특히 바람직한 것은 실리콘 이산화물이 실리콘상에 먼저 형성되는 축적된 티타늄 펜타옥사이드 유전체 시스템의 사용이고, 티타늄 펜타옥사이드에 의해 뒤따르고, 실리콘 이산화물의 다른 층에 의해 뒤따르고, 각각의 두께는 약 0.8㎚ 내지 2㎚, 약 3 내지 약 30㎚, 약 0.5 내지 약 2㎚이다. 축적된 티타늄 펜타옥사이드 시스템은 P.K. Roy 등에 의해 Appl. Phys. Letts., Vol. 72, No. 22, June1, 1998, pp. 2835-37에서 충분히 설명되었다면 참조에 의해 여기서 포함된다.
처리 순서에서 다음은 합성 게이트 전극(16)의 형성이다. 게이트 전극은 본 발명의 양호한 층의 구조에서, 구별되는 휴식(break)없이 하나로부터 다른 하나로 물질 전이와 전체 합성 게이트 전극이 단일 처리 동작을 필연적으로 만들도록 하는 사실을 알리도록 단일 고체 아웃라인으로 예시된다. 합성 게이트 전극은 게이트 유전체(13)상에 증착된 산소 확산 배리어으로 텅스텐 실리사이드 질화물층, WsixNy와, 텅스텐 실리사이드 질화물층(17)에 증착된 텅스텐 실리사이드층(18), WSix를 구비한다. 알루미늄 및 구리와 같은 다른 전기적 전도성 물질들은, 그러나 선호되는 WSix대신에, 또는 부가하여 증착될 수 있다. 합성 게이트 전극층을 형성하는데 있어서, 모든 층들은 나중에 설명되는 것처럼 하나의 순서 동작에서 증착된다.
또 다른 실시예에서, WSI의 부착 계층(adhesion layer)은 전형적으로 각각 약 1에서 2nm, 약 5에서 30nm, 약 10에서 120nm의 두께를 가진 WSi, WSiN, WsI로 구성된 3 계층을 형성하기 위해 먼저 스택된 탄탈 5산화물(stacked tantalum pentoxide)위에 위치한다.
합성 스택은 기능적 증감 물질(gradient meterial)로서 증작되고, 질소 및 실리콘은 텅스텐을 고려하여 매우 부드럽게 컨테트(content)하고, 계층들 사이를 예리하게 정의한 경계를 다소 가진다.
그러면, 합성 게이트 전극은 예를 들어, 종래의 RIE(reactive ion etching)에 의해 정의된다. 유전체(13)는 소스 드레인 영역(합성 게이트 전극(16)을 마스크로 사용하는)위의 영역으로부터 에치(etch)된 것으로서 도 1에 도시된다. 그러면, 소스 및 드레인(21 및 22)들은 종래의 이온 주입에 의해 형성된다. 대안으로, 유전체 계층은 장소에 남을 수 있고, 소스 및 드레인 주입물은 이식 마스크로서 복합 게이트 전극을 사용하여 유전체 계층을 통한다. p-채널 장치를 위해 불순물은 붕소이고, n-채널 장치를 위해 불순물은 전형적으로 비소이다. 몇몇 선행 기술 처리에서, 게이트 전극은 이식 단계 동안 노출되고, 불순물은 게이트 전도성을 높이기 위해 노출된 게이트 전극에 이식된다. 그러나, 본 발명의 합성 물질을 사용하여 게이트의 불순물은 필요하지 않고, 회피한다.
소스/드레인의 형성 후, 인터레벨(interlevel) 유전체가 위치되고, 소스/드레인 컨텍트 윈도우는 석판술(lithography)을 통해 인터레벨 유전체에서 열리고, 게이트 전극 및 소스/드레인 영역에의 컨텍트는 텅스텐이나 알루미늄 플러그 혹은 스터드(stud)를 사용하여 제작된다. 그러면, 내부 컨텍트 물질 레벨은 증착되고, 패턴되고(도시하지 않음), 다른 인터레벨 유전체는 증착된다(도시하지 않음). 선택적으로 제 3 내부 컨텍트 레벨(도시하지 않음)은 형성된다. 소스 및 드레인 컨텍트는 도 1의 24 및 25에 개략적으로 도시된다. 본 단계의 마지막 시리즈는 IC 기술에서 표준화되고 여기서는 설명하지 않는다.
본 발명의 문맥에서의 과정의 중요한 특징은 다중 계층 게이트 전극의 형성이다. 이것은 도 2-5와 연결하여 더욱 자세히 설명된다.
다중 게이트 전극을 형성하는 계층을 위한 양호한 증착 절차는 물리적 증기 증착(PVD) 즉, 스퍼터링(sputtering)이다. 텅스텐 실리사이드 계층은 감압된 내부 가스 환경에서 텅스텐 실리사이드 표적으로부터 스푸터된다. 질소 및 아르곤 게스에서의 반작용 스푸트링은 질화물 계층을 형성한다. 질소 하나만이 사용된다. 다중 계층 증착 단계들은 같은 증착 장치에서 PVD 장치에서 진공 상태를 파괴하지 않고 순서적으로 양호하게 수행된다. 본 설명의 목적을 위해, 이러한 방법으로 형성된 계층들은 "insitu"로 형성된다고 정의한다.
PVD 프로세서 자신은 전통적인 것이고 어떤 적당한 PVD 장치에서 수행된다. PVD 장치의 개략도는 도 2에 도시된다. 진공실(27)은 웨이퍼(wafer)(35)를 지원하는 스푸트링 표적(29), 임의의 시준기(collimator)(31)(게스는 탑이나 바닥으로 부터 방에 주입된다.) 및 배양기 히터(substrate heater)(33)를 포함한다. 게스 흐름은 도면에서 지시되고 물질 계층을 스푸트링하기 위한 아르곤을 포함하고, 질화물 계층을 각각 스푸트링하기 위한 아르곤 더하기 질소를 포함한다.
도 3을 참고하여, 실리콘 기판이 여기서 형성된 탄탈 팬트-옥시드 게이트 유전체 계층(42)과 함께 41에 도시된다. 저항적으로 가열된 서스셉터(susceptor) 혹은 히터나 아르곤과 가열된 후측(backside)의 사용(도시되지 않음)은 웨이퍼의 온도를 증가하기 위해 사용된다. 이러한 관점은 MOS 장치의 게이트/채널 영역이고, 필드 유전체는 나타나지 않는다. 게이트 전극 계층은 다음에 증착된다.
도 4를 참고하여, 배리어층(43)은 계층(43)에 증착된 스퍼터이다. 질소를 PVD 리엑터에 부가하여 PVD 리엑터 에서의 양호한 "in situ"이다. 배리어 계층은 WSixNy이고, 다중 계층 게이트 전극 스택에서 방산(diffusion)으로 산소 손실을 미리 설명된 탄탈 팬트 옥시드로부터 막기위한 키 요소이다. 양호한 질소 흐름은 약 5에서 55sccm 사이, 아르곤 케리어 가스 흐름은 약 40에서 60sccm사이이다. 계층(43)의 실리사이드/질화물 물질은 전형적으로 높은 저항 물질이다. 질소 흐름 비율 및 계층의 결과 합성을 제어하는 것은 이 물질의 쉬트(sheet)저항을 제어할 수 있다. WSixNy배리어 계층을 위한 양호한 합성 범위는 약 5에서 30%N, 약 40에서 60% SI, 발란스 W 이다. 계층(44)의 양호한 두께는 약 50에서 300A의 범위이다. 질화물은 질소 흐름에 의존하는 질화물이나 비-질화물 모드에 증착된다. 이 증착 모드는 당업자에게 알려져있다.
도 5의 44에 도시된 텅스텐 실리사이드층은 약 2보다 큰 Si 대 W 비로 WSIx 표적을 사용하여 PVD 반응기에서 증착된다. 양호하게 Si/W비는 약 2.5보다 크고, 가장 효과적인 범위는 2.5 내지 2.9이다. 층(44)은 약 25 내지 약 400℃의 범위에서 온도와 약 2 내지 약 6 mTorr의 범위의 압력에서 아르곤 대기에서 증착된다. 100 내지 1200Å의 범위에서 층(44)의 두께는 양호하게 약 600 내지 약 800Å이다.
예를 들어, 실리사이드는 디클로실레인(dichlorosilane)을 사용하여 형성될 수 있거나 또는 유사한 전조(precursor)이고, 질수의 소스를 제공하는 가스들에 부가하여 형성되는 실리콘 질화물층을 사용하여 형성될 수 있다.
본 기술 분야에 숙련된 사람들은 본 발명의 다층 게이트 전극을 이용하는 장점을 알고 있다. 실리사이드에 대란 실리사이드-질화물의 다층 구조는 스트레스를 수용할 수 있는 합성적으로 그레이드-스택형으로 구성되어 있다. 그와 같은 구조에 대한 제조의 용이함은 종래의 기술에서 처럼 개별적인 도구로 폴리-실리콘을 증착시키는 비용 없이 하나의 단일 챔버에서 전체 게이트 전극 스택이 증착될 수 있다는 사실에 근거를 둔다. 또한, WSixNy는 장치가 열처리되면서 제조될 때 탄탈 펜트옥사이드의 산소 확산에 대한 훌륭한 배리어로서 역할을 한다. 이와 같은 배리어는 종래의 기술에 이용된 폴리-SI 또는 탄탈 질화물에 이용될 수 없다.
본 발명의 여러 부가적인 변경안은 본 기술 분야에 숙련된 사람들에 의해 있을 수 있다, 본 명세서에 기재된 특정 기술에 대한 모든 변경은 본 기술이 본원의 명세서 및 특허 청구 범위 내에서 적당히 고려 및 향상될 수 있는 원리에 기본적으로 의존한다.
본 발명은 텅스텐 실리사이드 질화물층을 포함하고, 텅스텐 실리사이드 질화물/텅스텐 실리사이드는 탄탈 펜트옥사이드에서 산소 결핍 효과를 감소시킬 수 있다.

Claims (20)

  1. 실리콘 전계 효과 트랜지스터 장치를 제조하기 위한 방법에 있어서,
    선택된 장치 영역의 실리콘 기판 상에 탄탈 펜트옥사이드(tantalum pentoxide) 절연층을 형성하는 단계와;
    상기 절연층 상에 다층 게이트 전극층을 증착하는 단계를 포함하고,
    상기 다층 게이트 전극은 텅스텐 실리사이드 질화물 및 전기 도체를 구비하는 복합층을 포함하는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  2. 제 1 항에 있어서, 상기 전기 도체는 텅스텐 실리사이드를 포함하는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  3. 제 1 항에 있어서, 상기 절연층의 게이트부 상에 다층 게이트 전극을 제조하기 위해 다층 게이트 전극층을 에칭하는 단계, 노출된 상기 절연층의 부분, 기판내의 소스 및 드레인 영역을 커버하는 부분을 남기는 단계;
    상기 다층 게이트 전극을 마스크로서 이용하여 소스 및 드레인 영역에 도판트를 주입하는 단계와;
    상기 소스 및 드레인 영역에 전기 접점을 형성하는 단계를 더 포함하는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  4. 제 3 항에 있어서, 상기 소스 및 드레인 영역은 상기 절연층의 노출된 부분을 통해 주입되는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  5. 제 3 항에 있어서, 상기 소스 및 드레인 영역을 노출시키기 위해 상기 절연층의 노출된 부분을 에칭하는 단계를 더 포함하고, 상기 불순물은 노출된 소스 및 드레인 영역에 주입되는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  6. 제 1 항에 있어서, 상기 다층 게이트 전극은,
    상기 절연층 상의 제 1 층으로서, 텅스텐 실리사이드 질화물을 구비하는 제 1 층을 증착하는 단계;
    다층 게이트 전극층을 제조하기 위해, 상기 제 1 층상의 제 2 층으로서, 텅스텐 실리사이드 전기 도체를 구비하는 제 2 층을 증착하는 단계와;
    상기 다층 게이트 전극을 제조하기 위해 상기 제 1 및 제 2 층을 에칭하는 단계에 의해 제조되는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  7. 제 6 항에 있어서, 상기 다층 게이트 전극의 두께는 약 50 내지 약 200nm의 범위에 있는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  8. 제 6 항에 있어서, 상기 제 1 층은 약 5 내지 약 30% N, 약 40 내지 약 60% Si, 균형 W를 포함하는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  9. 제 6 항에 있어서, 상기 제 2 층의 텅스텐 실리사이드내의 텅스텐에 대한 실리콘의 비율은 약 2.5 보다 큰 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  10. 제 6 항에 있어서, 상기 제 2 층의 텅스텐 실리사이드내의 텅스텐에 대한 실리콘의 비율은 약 2.5 내지 약 2.9의 범위에 있는 큰 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  11. 제 6 항에 있어서, 상기 증착 단계는 감압 장치에서 이 장치내의 감압의 차단 없이 실행되는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  12. 제 1 항에 있어서, 상기 텅스텐 실리사이드 질화물층을 증착하기 이전에 텅스텐 실리사이드층을 증착하는 단계를 더 포함하는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  13. 제 1 항에 있어서, 상기 절연층은 약 10nm 보다 작은 두께를 갖는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  14. 제 1 항에 있어서, 상기 탄탈 펜트옥사이드 절연층은 스택형 탄탈 펜트옥사이드인 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  15. 실리콘 전계 효과 트랜지스터 장치를 제조하기 위한 방법에 있어서,
    선택된 장치 영역의 실리콘 기판 상에 스택형 탄탈 펜트옥사이드(tantalum pentoxide) 절연층을 형성하는 단계;
    상기 절연층 상에 다층 게이트 전극층을 증착하는 단계로서, 상기 다층 게이트 전극은 텅스텐 실리사이드 질화물을 구비하는 제 1 층과 텅스텐 실리사이드를 구비하는 제 2 층을 포함하고 있는 상기 층착 단계;
    상기 장치 영역의 절연층의 게이트 부분 상에 다층 게이트 전극을 제조하기 위해 게이트 전극층을 에칭하고, 노출된 절연층의 부분으로서 기판내의 소스 및 드레인 영역을 커버하는 노출된 절연층의 부분을 남기는 단계;
    상기 다층 게이트 전극을 마스크로서 상기 소스 및 드레인 영역에 도판트를 주입하는 단계와;
    상기 소스 및 드레인 영역에 전기 접점을 형성하는 단계를 포함하고,
    상기 다층 게이트 전극은, 단일 장치에서,
    약 5 내지 약 50sccm 범위의 흐름 속도로 질소를 포함하는 제 1 대기에서 스퍼터링하여 상기 절연층 상에 제 1 층을 증착하는 단계;
    텅스텐 실리사이드의 스퍼터링 타겟으로부터 상기 제 1 층을 스퍼터링하여 상기 제 2 층을 증착하는 단계로서, 상기 스퍼터링 타겟은 약 2.5 내지 약 2.9 범위에서 텅스텐에 대한 실리콘의 비율을 가지며, 상기 스퍼터링은 약 40 내지 약 60 sccm 범위의 흐름 속도를 갖는 불활성 가스로 필수적으로 구성된 제 2 대기에서 전도되고, 절연층은 약 100 내지 약 400℃ 범위의 온도를 갖고 있는 상기 증착 단계와;
    상기 다층 게이트 전극을 제조하기 위해 상기 제 1 및 제 2 층을 에칭하는 단계를 포함하여 제조되는 것을 특징으로 하는 실리콘 게이트 전계 효과 트랜지스터 장치 제조 방법.
  16. 소스, 게이트 및 드레인을 구비하는 전계 효과 트랜지스터에 있어서,
    상기 게이트는 탄탈 펜트옥사이드층, 텅스텐 실리사이드 질화물층 및 텅스텐 실리사이드층을 구비하는 다층 게이트 전극을 포함하는 전계 효과 트랜지스터.
  17. 제 16 항에 있어서, 상기 텅스텐 실리사이드 질화물층은 약 5 내지 30% N, 약 40 내지 약 60% Si, 균형 W를 포함하는 전계 효과 트랜지스터.
  18. 제 16 항에 있어서, 상기 텅스텐 실리사이드층의 텅스텐에 대한 실리콘의 비율은 약 2.5 보다 큰 전계 효과 트랜지스터.
  19. 제 16 항에 있어서, 상기 텅스텐 실리사이드층내의 텅스텐에 대한 실리콘의 비율은 약 2.5 내지 약 2.9 범위에 있는 전계 효과 트랜지스터.
  20. 제 16 항에 있어서, 상기 탄탈 펜트옥사이드층은 스택형 탄탈 펜트옥사이드층인 전계 효과 트랜지스터.
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