KR100632613B1 - 모스형 전계 효과 트랜지스터 장치 제조 방법 - Google Patents
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Abstract
본 발명은 실리콘 MOS 트랜지스터 장치의 게이트 전극 제조 프로세스를 기술한다. 게이트 전극은 제 1 텅스텐 실리사이드층, 제 2 텅스텐 실리사이드 질화물층, 및 제 3 텅스텐 실리사이드층의 합성체이다. 게이트 전극의 주된 구성 요소로서의 폴리실리콘의 존재는 공핍 효과(depletion effect)를 제거한다. 합성 게이트 전극내에서 질화물의 존재는 소스 및 드레인으로부터의 붕소의 상방향 확산(updiffusion)을 방지한다. 이 층들은 바람직하게는 PVD 장치내에서 인시튜(in situ)로 형성된다.
Description
도 1은 본 발명에 따라 만들어진 합성 게이트 전극을 도시하는 전형적인 전계 효과 트랜지스터의 게이트 영역의 개략도,
도 2는 도 1과 유사한 본 발명에 따라 만들어진 대안적인 합성 게이트 전극을 도시하는 개략도,
도 3은 본 발명을 구현하기 위해 유용한 PVD 장치의 개략도,
도 4 내지 7은 도 1의 합성 게이트 전극을 형성하기 위한 처리 시퀀스를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 필드 산화물
13 : 게이트 유전체 16 : 합성 게이트 전극
17 : 텅스텐 실리사이드층 18 : 텅스텐 실리사이드 질화물층
21 : 소스 22 : 드레인
24 : 소스 콘택트 25 : 드레인 콘택트
본 발명은 전계 효과 장치(field effect devices)를 제조하기 위한 방법에 관한 것으로, 특히, 실리콘 MOS 트랜지스터를 위한 게이트 전극을 형성하는 방법에 관한 것이다.
1970년대 초, 전계 효과 트랜지스터의 상업화 개시 이래로, 이들 전계 효과 장치의 게이트 전극은 폴리실리콘이었다. 이 폴리실리콘을 선택하게 만든 두가지 이유는, 초기 기술에 있어서 자기 정렬된(self-aligned) 소스 및 드레인을 확산하는데 필요로 하는 열에 견디기 위한(및 차후에 이온 주입된 소스 및 드레인에 대한 구동 단계(drive step)에서 견디기 위한) 실리콘의 내화성(refractory properties), 및 폴리실리콘 게이트와 실리콘 기판간의 호환 가능한 일 함수(compatible work function) 때문이었다. 수많은 대안적인 재료가 당업자에 의해 시도되었지만, 오늘날의 해당 기술에 있어서도 MOS 게이트 재료로서 폴리실리콘을 계속적으로 채택하고 있다. 그러나, 폴리실리콘 게이트 전극에 대한 매우 작은 치수(즉, 게이트 유전체 두께) 및 저도핑 레벨(예컨대, 1020/cm3)의 조합에 때문에 폴리실리콘 게이트 전극을 구현하는데 있어서 문제점이 나타나고 있다. 이들 특성들이 서로 합쳐져서 폴리실리콘 전극에서의 공핍 효과(depletion effec)를 유도하며, 이에 의한 게이트 캐패시턴스(gate capacitance)의 변화로 인해 수용할 수 없는 구동 전류의 변동이 발생된다. 또한, 이들 작은 치수에서는 p+ 폴리실리콘으로부터 n+ 폴리실리콘으로의 붕소(boron)의 측면 확산(lateral diffusion)에 대한 문제점이 더욱 심각하게 된다. 폴리실리콘내에서의 붕소의 빠른 확산은 CMOS 장치내에서 수율 문제(yield problem)를 발생시킨다. 따라서, 고밀도 실리콘 MOS 트랜지스터 기술에 있어서 개선된 게이트 전극 재료가 필요하다.
본 발명자들은 실리콘 MOS 트랜지스터 IC 장치에 대한 개선된 MOS 게이트 구조를 개발하였다. 이 구조는 WSi 및 WSiN의 2 또는 3 레벨의 합성체(composite)이다. 텅스텐 실리사이드층은 게이트 유전체에 대한 부착력이 양호하고, 텅스텐 실리콘 질화물층은 붕소 확산에 대해 효과적인 장벽(barrier)으로 작용한다. 이 게이트 구조는 1020/cm3보다 많은 캐리어 농도를 가지며, 도핑된 폴리실리콘의 공핍 문제가 없다. 개선된 구조의 유용한 특징은, 단일 증착 툴(single deposition tool)로 합성체의 모든 층을 편리한 인시튜(in-situ) 처리하여 제조할 수 있다는 것이다.
도 1에는 종래의 방법으로 형성된 필드 산화물(12) 및 게이트 유전체(13)를 갖는 실리콘 기판(11)이 도시된다. (16)은 합성 게이트 전극을 전반적으로 나타낸다. 본 발명의 바람직한 응용예에 있어서, 게이트 유전체는 100Å 미만이며, 바람직하게는 60Å 미만이다. 이것은, 폴리실리콘 게이트 전극에서는 공핍 문제가 발생하는 치수 범위(dimensional regime)이다. 처리 시퀀스에 있어서, 그 다음에는, 합성 게이트 전극(16)을 형성한다. 본 발명의 바람직한 계층 구조에 있어서, 한쪽에서 다른쪽으로의 불연속성없는 물질 전이(material transition), 및 합성 게이트 전극 전체가 본질적으로 단일 처리 동작으로 이루어진다는 사실을 나타내기 위해 게이트 전극은 단일 실선(single solid outline)으로 도시된다. 합성 게이트 전극은, 게이트 유전체(13)상에 증착된 텅스텐 실리사이드층 WSiX(17), 및 텅스텐 실리사이드층(17)상에 증착된 텅스텐 실리사이드 질화물층 WSiXNy(18)을 포함한다. 합성 게이트 전극층을 형성하는데 있어서, 이하에 기술된 바와 같이, 모든 층이 단일 시퀀스 동작으로 증착된다.
그 다음, 합성 게이트 전극이, 예를 들어, 통상적인 RIE에 의해 정의된다. 유전체(13)는 소스 및 드레인 영역으로부터 (마스크로서 합성 게이트 전극(16)을 이용함) 에칭된 것으로서 도 1에 도시된다. 그 다음, 종래의 이온 주입에 의해 소스 및 드레인(21, 22)을 형성한다. 대안적으로, 유전체층이 그 자리에 유지된 채로, 주입 마스크로서 합성 게이트 전극을 이용하여 유전체층을 통하는 소스 및 드레인 주입이 이루어질 수 있다. p-채널 장치에서는 도펀트는 붕소(boron)이고, n-채널 장치에서는 도펀트는 비소(arsenic)이다. 몇몇 종래 기술의 프로세스에서는, 주입 단계동안 게이트 전극을 노출시키고, 노출된 게이트 전극내로 불순물을 주입하여 게이트 전도성을 증가시킨다. 그러나, 본 발명의 합성 재료를 이용하면, 게이트의 도핑이 필요치 않아서, 도핑을 피할 수 있다.
소스/드레인을 형성한 후, 레벨간(interlevel) 유전체를 증착하고, 제 2 레벨 금속을 증착하고 패터닝한 후, 다른 레벨간 유전체를 증착한다. 선택적으로, 제 3 상호 접속 레벨(interconnect level)을 형성할 수 있다. 이후 소스/드레인 콘택트 윈도우를 종래의 리소그래피에 의해 오픈(open)시키고, 소스 및 드레인 콘택트 메탈라이제이션(metalliization)을 증착하고 패터닝하여 소스 및 드레인에 콘택트를 형성한다. 도 1에는 소스 및 드레인 콘택트(24, 25)가 개략적으로 도시되어 있다. 이러한 일련의 최종 단계는 IC 기술에서 표준화되어 있는 것으로, 본 명세서에서는 설명을 생략하겠다.
도 2에는 본 발명에 따른 합성 게이트 전극의 대안적인 실시예가 도시되며, 대안적인 실시예에서는 도 1의 장치에서와 마찬가지로, 게이트 전극(26)이 WSiX 의 제 1 층(27) 및 WSiXNy 의 제 2 층(28)으로 형성되지만, 이 게이트 구조는 WSiX 의 부가층(29)을 갖는다.
본 발명과 관련한 프로세스의 중요한 특징은 다층 게이트 전극(multilayer gate electrode)을 형성하는 것이다. 이에 대해 도 3 내지 7을 참조하여 보다 상세히 설명한다.
다층 게이트 전극을 형성하는 바람직한 층 증착 프로세스는 PVD(physical vapor deposition)(즉, 스퍼터링)이다. 텅스텐 실리사이드층은 감압 및 불활성 가스 분위기내에서 텅스텐 실리사이드 타겟으로부터 스퍼터링된다. 질화물층은 반응성 스퍼터링(reactive sputtering)에 의해 형성된다. 다층 증착 단계는 동일한 증착 장치내에서 PVD 장치내의 진공 상태를 중단시키는 일 없이 순차적으로 수행됨이 바람직하다. 설명을 위해, 이 방법으로 형성된 층을 "인시튜(in situ)" 형성된 것으로 정의한다.
PVD 프로세스 그 자체는 일반적인 것으로, 임의의 적절한 PVD 장치내에서 수행될 수 있다. 도 3은 PVD 장치의 개략적인 도면이다. 진공 챔버(31)는 스퍼터링 타겟(sputtering target)(32), 시준기(collimator)(33), 및 웨이퍼(35)를 지지하는 기판 히터(34)를 하우징한다. 도면에는 가스 흐름이 나타나 있는데, 이 가스는 금속층을 스퍼터링하기 위한 아르곤 가스, 및 질화물층을 반응성 스퍼터링하기 위한 아르곤+질소 혼합 가스를 포함한다.
도 4에는 실리콘 기판(41)과 성장된 게이트 유전체층(42)이 도시된다. 이 도면은 MOS 장치의 게이트/채널 영역을 나타내므로, 필드 산화물이 도시되어 있지 않다. 게이트 유전체는 전형적으로 SiO2이지만, SiO2 및 Si3N4의 합성층일 수 있다. 차후에 게이트 전극층이 증착된다.
이하에서는, 도 2에 도시한 실시예(즉, 3층의 게이트 전극)를 구현하기 위한 프로세스를 도 4 내지 7을 참조하여 설명한다. 도 1의 구조의 구현에는 도 2의 구조에 대한 프로세스의 간단한 수정(즉, 제 1 텅스텐층을 생략함)을 수반한다. 다른 상세한 사항은 본질적으로 동일하다.
도 5의 제 1 텅스텐 실리사이드층(43)은, Si/W의 비율이 2보다 큰 WSiX 타겟을 이용하여 PVD 반응로(reactor)내에서 증착된다. 바람직하게는 Si/W의 비율은 2.5보다 크며, 가장 효과적인 범위는 2.5∼2.9이다. 앞서 언급한 바와 같이, 이 층은 선택적이긴 하지만, 다음에 증착될 WSiXNy 장벽층과 게이트 유전체 사이의 부착력을 향상시킨다. 제 1 텅스텐 실리사이드층(43)은 2∼6mTorr 범위의 압력과 아르곤 가스 분위기 및 100∼400℃ 범위의 온도에서 증착된다. 제 1 텅스텐 실리사이드층(43)의 두께는 바람직하게는 100∼400Å 범위이다.
도 6을 참조하면, 장벽층(44)은 제 1 텅스텐 실리사이드층(43)상에 스퍼터링 증착되는데, 바람직하게는 PVD 반응로에 질소를 부가하여 PVD 반응로내에서 인시튜로 증착된다. 앞서 개괄적으로 언급한 바와 같이, 장벽층은 WSiXNy이며, 다층 게이트 전극 적층에 있어서, 붕소가 소스/드레인 영역으로부터 위로 확산(updiffusion)하는 것을 방지하기 위한, 주요한 요소(key ingredient)이다. 바람직한 질소의 유속은 5∼55 sccm이고, 아르곤 캐리어 가스의 유속은 40∼60 sccm이다. 장벽층(44)의 실리사이드/질화물 재료는 전형적으로 고저항 물질이다. 이 재료의 시트 저항(sheet resistance)은 질소의 유속 및 그 결과로 얻어지는 층의 조성을 제어함으로써 조절할 수 있다. WSiXNy 장벽층에 대한 바람직한 조성 범위는 5∼30% N, 40∼60% Si 및 나머지 량의 W이다. 장벽층(44)의 바람직한 두께는 50∼300Å 범위이다.
도 7에 있어서, 상부 텅스텐 실리사이드층(45)은, 반응로로의 질소 흐름을 정지시킨 후, 제 1 텅스텐 실리사이드층(43)을 형성하기 위해 사용한 방법으로 텅스텐 실리사이드 타겟으로부터 비반응성(non-reactive) 스퍼터링하여 형성된다. 상부 텅스텐 실리사이드층(45)의 두께는 300∼1600Å 범위이다.
질화물은, 질소의 유속에 따라서 질화물 모드 또는 비질화물 모드 중 하나로 증착될 수 있다. 이들 증착 모드는 종래기술에서 주지되어 있다. 층들(43∼45)은 CVD 등의 다른 기술에 의해서 증착될 수도 있다. 예를 들어, 실리사이드는 다이클로로실란(dichlorosilane), 또는 유사한 선구 물질(precursor)을 이용하여 형성될 수 있고, 실리사이드 질화물층은 질소의 소스를 제공하는 가스를 부가하여 형성될 수 있다. 그 다음, 상부 실리사이드층을 형성하기 위해 질소 소스를 차단함으로써 증착이 완료된다.
당업자라면 본 발명의 다층 게이트 전극을 이용하는 이점을 알 수 있을 것이다. 실리사이드, 실리사이드-질화물 및 실리사이드, 또는 실리사이드-질화물 및 실리사이드의 다층 구조는, 응력을 조정할 수 있는 조성적으로 등급화된 적층을 구성한다. 이러한 구조를 제조하기가 용이하다는 것은, 종래 기술에서 처럼 개별적인 툴(separate tool)로 폴리-실리콘 및 실리사이드/폴리사이드를 증착하는데 드는 비용없이 게이트 전극 적층 전체를 하나의 단일 챔버내에서 증착할 수 있다는 사실로 부터 알 수 있다. 또한, 장치가 제조중에 열처리되는 경우에, WSiXNy는 접합으로 부터 도펀트가 확산하는 것에 대한 우수한 장벽으로서 작용한다. 이러한 장벽은 종래기술에서 사용된 폴리-실리콘/실리사이드 적층에서는 이용할 수 없다.
본 발명의 다양한 부가적인 수정이 당기술 분야에서 가능하다. 본 명세서의 상세한 실습으로부터의 모든 편차는, 기술되고 청구된 바와 같이 본 발명의 범주이내에 적절하게 고려된, 진보된 기술을 통한 원리 및 이들의 동등한 원리에 본질적으로 따른다.
본 발명은 실리콘 MOS 트랜지스터 IC 장치에 대한 개선된 MOS 게이트 구조를 제공할 수 있다. 그리고, 합성체의 모든 층을 인시튜(in-situ) 처리에 의해 단일 증착 툴(single deposition tool)로 제조할 수 있다.
Claims (17)
- 실리콘 게이트 전계 효과 트랜지스터의 제조 방법에 있어서,a. 선택된 장치 영역내의 실리콘 기판상에 유전체층을 형성하는 단계―상기 유전체층은 60 Å 미만의 두께를 가짐―와,b. 상기 유전체층 위에 다층 게이트 전극층을 증착하는 단계와,c. 다층 게이트 전극층을 에칭하여 상기 유전체층의 게이트 부분 위에 다층 게이트 전극을 형성하되 상기 유전체층의 부분은 노출된 채로 유지시키는 단계― 상기 노출 부분은 상기 기판에서 소스 및 드레인을 덮음 ―와,d. 마스크로서 상기 다층 게이트 전극을 사용하여 상기 소스 및 드레인 영역내로 불순물을 주입하는 단계와,e. 상기 소스 및 드레인 영역에 전기적인 콘택트를 형성하는 단계를 포함하되,상기 다층 게이트 전극은 제 1 층의 텅스텐 실리사이드를 증착하고, 텅스텐 실리사이드 질화물의 층을 증착하고, 그리고 제 2 층의 텅스텐 실리사이드를 증착함으로써 생성되는실리콘 게이트 전계 효과 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 다층 게이트 전극은 상기 다층 게이트 전극층을 에칭함으로써 생성되는실리콘 게이트 전계 효과 트랜지스터 제조 방법.
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- 제 2 항에 있어서,상기 소스 및 드레인 영역은, 상기 유전체층의 상기 노출된 부분을 통해 주입되는 실리콘 게이트 전계 효과 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 소스 및 드레인 영역을 노출시키기 위해 상기 유전체층의 상기 노출된 부분을 에칭하여 제거하는 단계를 더 포함하고, 상기 불순물은 상기 노출된 소스 및 드레인 영역내로 주입되는실리콘 게이트 전계 효과 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 다층 게이트 전극의 두께는 500∼2000Å 범위인 실리콘 게이트 전계 효과 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 제 2 층은 5∼30% N, 40∼60% Si와 나머지 량의 W을 포함하는 실리콘 게이트 전계 효과 트랜지스터 제조 방법.
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- 제 5 항에 있어서,상기 제 1 및 제 3 층의 텅스텐 실리사이드는 텅스텐에 대한 실리콘의 비율이 2.5∼2.9 범위인 실리콘 게이트 전계 효과 트랜지스터 제조 방법.
- 제 2 항에 있어서,상기 제 2 층의 두께는 50∼300Å 범위인 실리콘 게이트 전계 효과 트랜지스터 제조 방법.
- 제 11 항에 있어서,상기 제 1 층의 두께는 100∼400Å 범위인 실리콘 게이트 전계 효과 트랜지스터 제조 방법.
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- 제 2 항에 있어서,상기 다층 게이트 전극 생성 단계는 감압 장치내에서, 상기 장치내의 감압의 중단없이 수행되는 실리콘 게이트 전계 효과 트랜지스터 제조 방법.
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