KR100336572B1 - 폴리 실리콘-저마늄을 게이트 전극으로 사용하는 반도체소자의 형성방법 - Google Patents
폴리 실리콘-저마늄을 게이트 전극으로 사용하는 반도체소자의 형성방법 Download PDFInfo
- Publication number
- KR100336572B1 KR100336572B1 KR1019990048663A KR19990048663A KR100336572B1 KR 100336572 B1 KR100336572 B1 KR 100336572B1 KR 1019990048663 A KR1019990048663 A KR 1019990048663A KR 19990048663 A KR19990048663 A KR 19990048663A KR 100336572 B1 KR100336572 B1 KR 100336572B1
- Authority
- KR
- South Korea
- Prior art keywords
- germanium
- polysilicon
- film
- gas
- gate electrode
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 229910000577 Silicon-germanium Inorganic materials 0.000 title claims description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 title claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 93
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 74
- 229920005591 polysilicon Polymers 0.000 claims abstract description 74
- -1 germanium ions Chemical class 0.000 claims abstract description 21
- 238000000151 deposition Methods 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims abstract description 8
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 230000003213 activating effect Effects 0.000 claims abstract 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 24
- 239000007789 gas Substances 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 6
- 238000007517 polishing process Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 3
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 claims description 3
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims 1
- 230000003746 surface roughness Effects 0.000 abstract description 13
- 239000010408 film Substances 0.000 description 88
- 239000012535 impurity Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- 230000035515 penetration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
Abstract
본 발명은 반도체 소자의 제조 방법에 있어서, 폴리 실리콘-저마늄을 게이트 전극으로 사용하면서 표면 거칠기도 개선할 수 있는 방법에 관한 것이다.
본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 산화막, 하부 폴리 실리콘막, 및 폴리 실리콘-저마늄막을 순차적으로 형성하는 단계; 상기 폴리 실리콘-저마늄막 상에 소정의 두께로 상부 폴리 실리콘막을 형성하는 단계; 상기 결과물을 소정의 형태로 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판 결과물 상에 LDD 산화막을 증착하고, 저농도 소오스/드레인 영역을 형성하는 단계; 상기 LDD 산화막 상에 스페이서를 형성한 후에 소오스 및 드레인 영역에 고농도 이온을 주입하는 단계; 및 저마늄 이온을 활성화시켜서 폴리 실리콘-저마늄의 게이트용 도전막을 형성하기 위한 열처리 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 폴리 실리콘-저마늄(Germanium)을 게이트 전극으로 하여 표면 거칠기(Roughness)를 개선하고, 게이트 전극의 저항을 감소시켜 게이트 전극의 특성을 개선시키고자한 폴리실리콘-저마늄을 게이트전극으로 사용한 반도체소자의 형성방법에 관한 것이다.
일반적으로 게이트 전극은 MOS 트랜지스터(Metal Oxide Semiconductor Transistor)를 선택하기 위한 전극으로서, 주로 불순물이 도핑된 폴리 실리콘막으로 형성한다. 이 때, 사용된 폴리 실리콘은 게이트 전극의 재료로서 필요한 조건, 예를 들어, 저 저항, 고융점, 박막 형성의 용이성, 선 패턴(Line Pattern) 형성의 용이성, 산화 분위기에 대한 안정성, 평탄한 표면 형성 등이 우수하여 현재에도 가장 많이 사용되어지고 있다.
그런데, 이러한 폴리 실리콘은 저항이 매우 높기 때문에 일반적으로 보론(B) 또는 인(P)과 같은 불순물 이온을 주입하여 저항을 낮추게 된다.
P형 기판 상에 형성된 폴리 실리콘에 인(P)을 인-시튜(In-situ) 상태로 도핑하여 N+ 폴리 실리콘을 형성시키는 경우에, NMOS 트랜지스터(N-channel MOS Transistor)에서는 표면 채널(Surface channel)의 형태로 소자가 동작하고, PMOS 트랜지스터(P-channel MOS Transistor)에서는 매몰 채널(Buried channel)의 형태로 소자가 동작하게 된다. 즉, PMOS 트랜지스터에서는 적당한 문턱 전압(Threshold Voltage)을 얻기 위해 소오스(Source)와 드레인(Drain) 사이의 채널 영역에 보론(B)을 카운터 도핑(Counter doping)함으로써 매몰 채널이 형성된다.
반도체 소자가 점점 고집적화 되어가는 현재의 상황에서 이러한 P+ 폴리 PMOS 트랜지스터 구조에서는 보론(B)의 확산으로 짧은 채널 효과(Short channel effect)가 나타나게 되고, 문턱 전압의 조절이 어려워지며, 누설 전류(Leakage current)가 증대될 뿐만 아니라, DIBL(Drain Induced Barrier Lowering) 효과가 증가되어 반도체 소자의 고집적화에 큰 제한 요인으로 작용하고 있다.
또한, 폴리 실리콘을 게이트 전극의 재료로 사용했을 때, 후속 열처리 공정 동안 폴리 실리콘 내의 불순물이 상부 실리사이드 층을 통해 확산되어 빠져나가는 폴리 게이트 공핍 효과(Poly gate depletion effect)와 폴리 실리콘 내부의 불순물이 게이트 절연막을 통하여 채널 영역으로 침투하는 불순물 침투(Penetration) 현상이 증가된다.
상기와 같은 현상들은 폴리 실리콘의 저항을 증가시키고, 문턱 전압을 불안정하게 하며, 게이트 산화막 특성(Gate Oxide Integrity: GOI)을 열화시키게 된다.
이와 같은 문제점을 해결하기 위하여 차세대 게이트 전극 재료로 활발하게연구되고 있는 것 중의 하나가 폴리 실리콘-저마늄(Poly Si1-x-Gex)이다. 이러한 폴리 실리콘-저마늄은 저마늄의 함량에 따라 페르미 에너지 준위(Fermi energy level)를 실리콘 밴드갭의 중간(Mid-bandgap) 부근으로 위치시킬 수 있기 때문에, 양호한 대칭성 문턱 전압(Symmetric Threshold Voltage)을 얻을 수 있고, NMOS 트랜지스터 및 PMOS 트랜지스터가 모두 표면 채널 형태로 동작되게 함으로써 게이트 특성을 향상시킬 수 있는 것으로 알려져 있다.
특히, 폴리 실리콘-저마늄에서 저마늄의 함량을 20 % 정도로 하는 경우에, 폴리 게이트의 공핍 효과도 감소하고, 그로 인해 게이트 전극의 저항은 낮아지며, 폴리 실리콘에 비해 불순물의 하부 침투도 억제시키게 된다.
그러나, 상기와 같은 장점에도 불구하고, 화학적 기상 증착 방법(Chemical Vapor Deposition: CVD)으로 증착되는 폴리 실리콘-저마늄은 폴리 실리콘에 비해 표면이 매우 거칠어지는 단점을 가지고 있다.
도 1a와 도 1b는 각각 폴리 실리콘의 표면 형상과 폴리 저마늄의 표면 형상을 원자력 현미경(Atomic Force Microscope: AFM)을 통하여 본 사진을 나타낸 것이다. 도 1a에 도시된 폴리 실리콘의 표면 거칠기는 RMS(Root Mean Square) 값으로 24 Å의 값을 가지고, 도 1b에 도시된 폴리 저마늄의 표면 거칠기는 RMS 값으로 223 Å을 가진다. 폴리 저마늄의 표면 거칠기가 폴리 실리콘의 경우보다 약 10배 정도 큰 것을 알 수 있다.
그리고, 도 1c 내지 도 1e는 각각 폴리 실리콘-저마늄에서 저마늄의 함량을 20 %, 40 %, 60 %인 경우의 표면 형상을 원자력 현미경으로 관찰한 사진을 나타낸 것이다. 상기에서 그 표면 거칠기의 RMS 값은 각각 47 Å, 45 Å, 54 Å으로서, 저마늄의 함량을 60 % 이내로 하는 경우에는 표면 거칠기가 개선되는 것을 알 수 있다.
결국, 반도체소자가 점차 고집적화, 미세화되어 가는 현재의 상황에서, 상기 폴리 저마늄의 거친 표면을 갖는 게이트 전극은 소자의 특성을 열화시킬 뿐만 아니라 반도체 소자의 제조 공정을 매우 어렵게 만든다.
이에 본 발명은 상기 종래기술의 제반문제점을 해결하기 위한 것으로서, 폴리 실리콘-저마늄으로 게이트 전극을 형성하고, 게이트 전극의 표면 거칠기도 개선함으로써 게이트 전극의 특성을 향상시키고자한 폴리실리콘-저마늄을 게이트전극으로 사용한 반도체소자의 형성방법을 제공함에 그 목적이 있다.
도 1a는 본 발명에 따른 폴리 실리콘의 표면 형상을 원자력 현미경으로 관찰한 사진,
도 1b는 본 발명에 따른 폴리 저마늄의 표면 형상을 원자력 현미경으로 관찰한 사진,
도 1c는 본 발명에 따른 폴리 실리콘과 저마늄이 80 대 20 조성인 경우의 표면 형상을 원자력 현미경으로 관찰한 사진,
도 1d는 본 발명에 따른 폴리 실리콘과 저마늄이 60 대 40 조성인 경우의 표면 형상을 원자력 현미경으로 관찰한 사진,
도 1e는 본 발명에 따른 폴리 실리콘과 저마늄이 40 대 60 조성인 경우의 표면 형상을 원자력 현미경으로 관찰한 사진,
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 단면도,
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
1: 반도체 기판 2: 게이트 산화막
3: 하부 폴리 실리콘막 4: 폴리 실리콘-저마늄막
5: 상부 폴리 실리콘막 6: LDD 산화막
7: 저농도 도핑 영역 8: 스페이서
9: 고농도 도핑 영역 10: 게이트용 도전막
상기 목적을 달성하기 위한 본 발명에 따른 폴리실리콘-저마늄을 게이트전극으로 사용한 반도체소자의 형성방법은, 반도체 기판 상에 게이트 산화막, 하부 폴리 실리콘막, 및 폴리 실리콘-저마늄막을 순차적으로 적층하는 단계와, 상기 폴리 실리콘-저마늄막 상에 상부 폴리 실리콘막을 형성하는 단계와, 상기 결과물을 소정의 형태로 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 LDD(Lightly Doped Drain) 산화막을 증착하고, 저농도 불순물 이온을 주입하는 단계와, 상기 LDD 산화막 상에 스페이서를 형성한 후에 소오스/드레인 영역에 고농도 불순물 이온을 주입하는 단계와, 저마늄 이온을 활성화시키기 위한 열처리 단계를 포함하는 것을 특징으로 한다.
또한, 상기 하부 폴리 실리콘막과 폴리 실리콘-저마늄막, 상부 폴리 실리콘막은 인 시튜 방법으로, 다결정 상태로 증착되는 것을 특징으로 한다.
그리고, 상기 폴리 실리콘-저마늄막은 저마늄의 함량이 60 % 이하의 범위로 증착되는 것을 특징으로 한다.
더우기, 상기 상부 폴리 실리콘막은 200 내지 1,200 Å의 두께로 형성한 후에 저마늄 이온을 주입하는 것을 특징으로 한다.
또한, 상기 저마늄 이온은 1015내지 1017/㎠의 농도로 하여, 50 내지 300 KeV의 에너지로 150 내지 1,000 Å의 깊이로 주입하는 것을 특징으로 한다.
한편, 본 발명에 따른 다른 실시예는. 상기 상부 폴리 실리콘막은 원하는 두께 이상으로 증착한 후에 화학적 기계 연마 공정(Chemical Mechanical Polishing: CMP)을 사용하여 저마늄 이온을 주입함이 없이 50 내지 200Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 열처리 단계는 600 내지 900 ℃의 온도에서 20 분 내지 3 시간 동안 질소 가스 분위기에서 진행되는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 자세히 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 폴리 실리콘-저마늄을 게이트 전극으로 이용한 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 단면도이다.본 발명에 따른 반도체소자의 게이트 전극 형성 방법은, 도 2a에 도시된 바와 같이, 반도체 기판(1) 상부에 게이트 산화막(2)을 형성한 다음, 하부 폴리 실리콘막(3)과 폴리 실리콘-저마늄막(4) 및 상부 폴리 실리콘막(5)을 순차적으로 증착한다.
상기 폴리 실리콘-저마늄막(4)을 게이트 산화막(2) 상에 직접 증착하는 경우에는 접착성이 좋지 않기 때문에, 상기와 같이 하부 폴리 실리콘막(3)을 폴리 실리콘-저마늄막(4)과 게이트 산화막(2) 사이에 삽입하여 증착력을 높인다.
상기 하부 폴리 실리콘막(3)과 폴리 실리콘-저마늄막(4), 그리고 상부 폴리 실리콘막(5)은 B2H6가스를 사용한 인 시튜 방법으로 증착과 도핑을 동시에 행하거나 또는 상부 폴리 실리콘막(5)을 증착한 후에 불순물을 이온 주입할 수도 있다.
이 때, 형성하려는 반도체 소자가 PMOS 트랜지스터인 경우에는 보론(B)을 주입하고, NMOS 트랜지스터인 경우에는 인(P)을 주입한다.
상기의 하부 폴리 실리콘막(3)과 폴리 실리콘-저마늄막(4), 상부 폴리 실리콘막(5)은 다결정 상태로 증착된다.
상기 하부 폴리 실리콘막(3), 폴리 실리콘-저마늄막(4) 및 상부 폴리 실리콘막(5)은 450 내지 700 ℃의 온도와, 1 내지 300 mTorr의 압력 범위에서 증착되는데, 하부 폴리 실리콘막(3)은 50 내지 200 Å의 두께로, 폴리 실리콘-저마늄막(4)은 500 내지 2,000 Å의 두께로 증착한다.
상기 폴리 실리콘-저마늄막(4)을 증착하는 방법은 저압 화학적 기상 증착법(Low Pressure CVD: LPCVD), 초고저압 화학적 기상 증착법(Very Low Pressure CVD: VLPCVD), PE-VLPCVD(Plasma Enhanced-VLPCVD), UHVCVD(Ultra HighVacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy) 중의 한 가지 방법을 사용하여 증착한다.
이때, 폴리 실리콘-저마늄막(4)은 저마늄의 함량이 60 % 이상인 경우에는 게이트 전극의 특성에 문제가 발생할 정도로 표면 거칠기가 악화되기 때문에, 60 % 이하의 저마늄 함량을 갖도록 증착시키며, 바람직하게는 20 % 정도의 저마늄 함량을 갖도록 증착하는 것이 적합하다.
특히, 후속 공정에서 상부 폴리 실리콘막(5)에 저마늄 이온을 주입하는 경우에는 이후의 열처리 공정에 의하여 상부 폴리 실리콘막(5)이 폴리 실리콘-저마늄막으로 변화되기 때문에, 상부 폴리 실리콘막(5)과 폴리 실리콘-저마늄막(4)의 합성 저마늄 함량이 20 %가 될 수 있도록 폴리 실리콘-저마늄막(4)의 저마늄 함량을 조절하는 것이 바람직하다.
상기 증착 과정에서 실리콘의 소오스 가스(Source gas)는 H2가스에 대한 실리콘의 비가 10 내지 100 % 사이의 SiH4또는 Si2H6가스를 사용하고, 저마늄의 소오스 가스는 H2가스에 대한 저마늄의 비가 1 내지 100%사이의 GeH4가스를 사용한다.
상기에서 상부 폴리 실리콘막(5)은 200 내지 1,200 Å의 범위 내에서 증착시키는데, 도 2a 내지 도 2e에 도시된 본 발명의 일실시예에 있어서는 상부 폴리 실리콘막(5)을 상기의 원하는 두께로 직접 증착시키는 경우를 나타내었다.
이때, 상기 상부 폴리 실리콘막(5)은 폴리 실리콘-저마늄막(4)에 대한 캡핑층(Capping Layer)의 역할을 하는 부분으로 작용한다.
상부 폴리 실리콘막(5)을 상기의 원하는 두께로 증착한 다음 상부 폴리 실리콘막(5)에 저마늄 이온을 소정의 농도로 주입하게 된다. 상기 저마늄 이온을 폴리 실리콘막(5) 하부에 주입하여 게이트 전극의 표면의 저마늄 이온 농도를 적게함으로써 게이트 전극의 표면 거칠기를 개선하는 것이 바람직하다.
이때, 저마늄 이온은 50 내지 300 eV의 전압으로, 150 내지 1,000 Å의 깊이에 1015내지 1017/㎠의 농도로 주입하게 된다. 따라서, 저마늄 이온은 상부 폴리 실리콘막(5)의 아래 부분에 주입되고, 그에 따라 상부 폴리 실리콘막(5)의 표면에는 저마늄 이온의 영향이 적게 미친다.
그다음, 도 2b에 도시된 바와 같이, 공지의 포토 리소그라피(Photo Lithography) 공정을 이용하여 상부 폴리 실리콘막(5), 폴리 실리콘-저마늄막(4), 하부 폴리 실리콘막(3), 및 게이트 산화막(2)을 식각하여 게이트 전극을 형성한다.
이때, 상기 게이트 전극을 형성하기 위한 식각 가스는 SF6또는 Cl2가스를 기반으로 하는 플라즈마를 사용한다.
이어서, 도 2c에 도시된 바와 같이, 상기 결과물 상에 LDD 산화막(6)을 증착한 후에 저농도 이온을 주입한다. 저농도 이온의 주입에 의해, MOS 트랜지스터의 소오스와 드레인 영역에 핫 캐리어 효과(Hot Carrier Effect)를 감소시키기 위한 저농도 영역(7)이 형성되게 된다.
그다음, 상기 LDD 산화막(6)과 동일한 재질을 갖는 산화막을 증착하고, 건식 식각 공정을 통하여 스페이서(8)를 형성한다. 그리고, 소오스와 드레인 영역에 고농도의 불순물을 주입함으로써 고농도의 소오스와 드레인 영역(9)을 형성한다.
도 2d는 상기와 같은 과정을 통하여 제조된 MOS 트랜지스터의 단면도를 도시한 것이다.
이어서, 최종적으로 상부 폴리 실리콘막(5)에 주입된 저마늄 이온을 활성화시키기 위하여 열처리 공정을 거치게 되는데, 상기 열처리 공정은 질소 가스 분위기하에서, 600 내지 900 ℃의 온도로 20 분 내지 3 시간 동안 진행된다.
이러한 열처리 공정을 거치게 되면, 도 2e에 도시된 바와 같이, 상부 폴리 실리콘막(5)에 주입된 저마늄 이온이 활성화되고, 그에 따라 상부 폴리 실리콘막 (5)과 폴리 실리콘-저마늄막(4)은 20 % 내외의 저마늄 농도를 갖도록 혼합되어, 결국 폴리 실리콘-저마늄으로 이루어진 게이트용 도전막(10)을 형성하게 된다.
따라서, 20 % 부근의 저마늄 이온 농도를 갖는 게이트용 도전막(10)을 형성하여, 폴리 실리콘-저마늄에 의한 게이트 특성의 향상을 가져오는 것이 가능하고, 이에 더하여 게이트 전극의 표면 거칠기도 개선할 수 있게 된다.
본 발명의 다른 실시예에서는, 상부 폴리 실리콘막에 저마늄 이온을 주입하지 않고, 화학적 기계 연마 공정을 통하여 상부 폴리 실리콘막을 연마함으로써 원하는 두께의 상부 폴리 실리콘막을 형성할 수 있다.
도 3a 내지 도 3b는 상부 폴리 실리콘막에 저마늄 이온을 주입하지 않고, 일정 두께로 연마하여 형성하는 공정을 나타내는 도면을 도시한 것이다.
도 3a에 도시된 바와 같이, 반도체 기판(1) 상부에 게이트 산화막(2)을 형성한 다음, 하부 폴리 실리콘막(3)과 폴리 실리콘-저마늄막(4) 및 상부 폴리 실리콘막(5)을 순차적으로 증착하는 과정은 상기 도 2a의 경우와 동일하다.
단지, 이 경우에, 상부 폴리 실리콘막(5)을 1,000 내지 3,000 Å의 두께로 증착한 다음에 화학적 기계 연마 공정을 통하여 50 내지 200 Å의 두께가 되도록 연마한다.
저마늄 이온을 주입하지 않고, 상부 폴리 실리콘막(5)을 폴리 실리콘-저마늄막(4) 상에 남겨두는 이유는 폴리 실리콘-저마늄막(4)이 공기 중에 노출되면 산화되기 쉽기 때문에 이러한 산화를 방지하고, 상기 폴리 실리콘-저마늄막(4) 상부에 금속-실리사이드막이 증착되는 경우에 저마늄 이온이 상기 금속-실리사이드막을 통하여 확산, 방출되는 것을 방지하는 캡층(Cap layer)으로서의 역할을 하기위한 것이다.
그 후에, 도 3b에 도시된 바와 같이 포토 리소그라피 공정을 통하여, 상부 폴리 실리콘막(5a)과, 폴리 실리콘-저마늄막(4), 하부 폴리 실리콘막(3) 및 게이트 산화막(2)을 식각하여 소정의 패턴을 갖는 게이트 전극을 형성한다.
이후의 LDD 산화막 증착, 저농도의 소오스/드레인 영역을 형성, 스페이서의 형성, 고농도의 이온 주입 및 열처리 과정은 상기 도 2c 내지 도 2e에 도시된 것과 동일한 과정을 거치게 된다.
결국, 화학적 기계 연마 공정을 통하여 일정 두께로 형성된 상부 폴리 실리콘막은 게이트 전극의 표면 거칠기를 개선하고, 열처리 공정을 통하여 폴리 실리콘-저마늄으로 이루어진 게이트 전극을 형성함으로써 게이트 특성을 향상시키는 것이 가능하다.
이상에서 자세히 설명된 바와 같이, 본 발명의 반도체 소자의 제조 방법에 의하면, 하부 폴리 실리콘과 폴리 실리콘-저마늄, 그리고 상부 폴리 실리콘의 적층으로 된 게이트 전극을 형성한 후에, 저마늄 함량을 20 % 부근으로 유지시킴으로써, 게이트 전극의 표면 거칠기를 개선할 수 있다.
또한, 폴리 실리콘-저마늄을 이용함으로써 문턱 전압을 안정적으로 확보하고, 그에 따라 게이트 특성을 향상시킬 수 있는 이점이 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (11)
- 반도체 기판 상에 게이트 산화막, 하부 폴리 실리콘막, 및 폴리 실리콘-저마늄막을 순차적으로 증착하는 단계;상기 폴리 실리콘-저마늄막상에 소정 두께로 상부 폴리 실리콘막을 형성하는 단계;상기 결과물을 소정 형태로 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 기판 결과물상에 LDD 산화막을 증착하고, 저농도 이온을 주입하는 단계;상기 LDD 산화막상에 스페이서를 형성한 후 소오스 및 드레인 영역에 고농도 이온을 주입하는 단계; 및상부 폴리 실리콘막에 저마늄 이온을 활성화시켜 폴리 실리콘-저마늄의 게이트용 도전막을 형성하는 열처리 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 하부 폴리 실리콘막은,H2가스에 대한 실리콘의 비가 10 내지 100 %를 갖는 SiH4또는 Si2H6가스를 실리콘 소오스 가스로 사용하고, 450 내지 700 ℃의 온도에서 공정 압력을 1 내지 300 mTorr로 하여 50 내지 200 Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 폴리 실리콘-저마늄막은,H2가스에 대한 실리콘의 비가 10 내지 100 %를 갖는 SiH4또는 Si2H6가스를 실리콘 소오스 가스와, H2가스에 대한 저마늄의 비가 1 내지 100 %를 갖는 GeH4가스를 저마늄 소오스 가스로 사용하고, 450 내지 700 ℃의 온도에서 공정 압력을 1 내지 300 mTorr로 하여 500 내지 2,000 Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서, 상기 폴리 실리콘-저마늄막은,LPCVD, VLPCVD, PE-VLPCVD, UHVCVD, RTCVD, APCVD 또는 MBE 중의 어느 한 가지 방법을 사용하여 저마늄의 함량이 60 % 이하의 범위에서 증착되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 상부 폴리 실리콘막은, H2가스에 대한 실리콘의 비가 10 내지 100%를 갖는 SiH4또는 Si2H6가스를 실리콘 소오스 가스로 사용하여 200 내지 1,200 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 상부 폴리 실리콘막을 형성하는 단계는, 저마늄 이온을 50 내지 300 eV의 전압으로, 150 내지 1,000 Å의 깊이에, 1015내지 1017/㎠의 농도로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 상부 폴리 실리콘막을 형성하는 단계는, 1,000 내지 3,000 Å의 두께로 증착한 후 화학적 기계 연마 공정을 통하여 50 내지 200 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 게이트 전극을 형성하는 단계는, 식각 가스로 SF6, 또는 Cl2가스를 기반으로 하는 플라즈마를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 열처리 단계는, 질소 가스 분위기하에서 600 ℃ 내지 900 ℃의 온도로, 20 분 내지 3 시간 동안 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990048663A KR100336572B1 (ko) | 1999-11-04 | 1999-11-04 | 폴리 실리콘-저마늄을 게이트 전극으로 사용하는 반도체소자의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990048663A KR100336572B1 (ko) | 1999-11-04 | 1999-11-04 | 폴리 실리콘-저마늄을 게이트 전극으로 사용하는 반도체소자의 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010045393A KR20010045393A (ko) | 2001-06-05 |
| KR100336572B1 true KR100336572B1 (ko) | 2002-05-16 |
Family
ID=19618570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990048663A KR100336572B1 (ko) | 1999-11-04 | 1999-11-04 | 폴리 실리콘-저마늄을 게이트 전극으로 사용하는 반도체소자의 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100336572B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587053B1 (ko) * | 2000-06-30 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100685602B1 (ko) * | 2001-06-25 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체소자의 게이트전극 형성방법 |
| US6667525B2 (en) * | 2002-03-04 | 2003-12-23 | Samsung Electronics Co., Ltd. | Semiconductor device having hetero grain stack gate |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023251A (ja) * | 1988-06-20 | 1990-01-08 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタ |
| JPH1027854A (ja) * | 1996-07-10 | 1998-01-27 | Sony Corp | 半導体装置及びその製造方法 |
| US5998289A (en) * | 1997-06-25 | 1999-12-07 | France Telecom | Process for obtaining a transistor having a silicon-germanium gate |
-
1999
- 1999-11-04 KR KR1019990048663A patent/KR100336572B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023251A (ja) * | 1988-06-20 | 1990-01-08 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタ |
| JPH1027854A (ja) * | 1996-07-10 | 1998-01-27 | Sony Corp | 半導体装置及びその製造方法 |
| US5998289A (en) * | 1997-06-25 | 1999-12-07 | France Telecom | Process for obtaining a transistor having a silicon-germanium gate |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010045393A (ko) | 2001-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5963803A (en) | Method of making N-channel and P-channel IGFETs with different gate thicknesses and spacer widths | |
| US6410938B1 (en) | Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating | |
| US6852610B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR20030084144A (ko) | 실리콘게르마늄 게이트를 이용한 반도체 소자 및 그 제조방법 | |
| JPH10209440A (ja) | 半導体デバイス製造方法及びこの方法によるｐｍｏｓトランジスタ | |
| WO1998048457A1 (en) | Method of making nmos and pmos devices with reduced masking steps | |
| US8318571B2 (en) | Method for forming P-type lightly doped drain region using germanium pre-amorphous treatment | |
| US6734109B2 (en) | Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon | |
| US8816448B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6214681B1 (en) | Process for forming polysilicon/germanium thin films without germanium outgassing | |
| US20060001105A1 (en) | Semiconductor device having optimized shallow junction geometries and method for fabrication thereof | |
| KR100632613B1 (ko) | 모스형 전계 효과 트랜지스터 장치 제조 방법 | |
| US20060030109A1 (en) | Method to produce highly doped polysilicon thin films | |
| WO2006053338A2 (en) | System and method for improved dopant profiles in cmos transistors | |
| US6924182B1 (en) | Strained silicon MOSFET having reduced leakage and method of its formation | |
| US5976938A (en) | Method of making enhancement-mode and depletion-mode IGFETs with different gate thicknesses | |
| US6624476B1 (en) | Semiconductor-on-insulator (SOI) substrate having selective dopant implant in insulator layer and method of fabricating | |
| KR100336572B1 (ko) | 폴리 실리콘-저마늄을 게이트 전극으로 사용하는 반도체소자의 형성방법 | |
| KR20000062635A (ko) | 상보형 금속 산화 반도체 장치용 2중 게이트 구조 제조 방법 | |
| JPH0766146A (ja) | 半導体装置の製造方法 | |
| US20050074931A1 (en) | Method of manufacturing metal-oxide-semiconductor transistor | |
| US6624014B2 (en) | Process for fabricating a deep submicron complementary metal oxide semiconductor device having ultra shallow junctions | |
| EP1524685A1 (en) | Method for processing a semiconductor device comprising an silicon-oxy-nitride dielectric layer | |
| US6159809A (en) | Method for manufacturing surface channel type P-channel MOS transistor while suppressing P-type impurity penetration | |
| KR100312657B1 (ko) | 반도체 소자의 게이트 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100423 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |