JPS63142681A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS63142681A JPS63142681A JP28963386A JP28963386A JPS63142681A JP S63142681 A JPS63142681 A JP S63142681A JP 28963386 A JP28963386 A JP 28963386A JP 28963386 A JP28963386 A JP 28963386A JP S63142681 A JPS63142681 A JP S63142681A
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Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は低抵抗のゲート電極を有する電界効果トランジ
スタの製造方法に関するものである。
スタの製造方法に関するものである。
電界効果トランジスタのゲート電極には、耐熱性材料が
主として用いられている。しかしながら、一般に耐熱性
材料は抵抗が高いため、ＰＥＴの高周波動作を阻害すＳ
要因となる。このため、ゲート抵抗低減を図ったゲート
構造が種々提案されている。例えばゲート構造をＡｕ
／ＴａＮ／％Ｓ’Ｎ／龜Ａｓとし、ＴａＮ全Ａｓ拡散バ
リアに利用したもの（Ｈ。
主として用いられている。しかしながら、一般に耐熱性
材料は抵抗が高いため、ＰＥＴの高周波動作を阻害すＳ
要因となる。このため、ゲート抵抗低減を図ったゲート
構造が種々提案されている。例えばゲート構造をＡｕ
／ＴａＮ／％Ｓ’Ｎ／龜Ａｓとし、ＴａＮ全Ａｓ拡散バ
リアに利用したもの（Ｈ。
Ｙａｍａｇｉｓｈｉ ａｎｄ Ｍ、 Ｍｉｙａｕｃｈｉ
’ Ａｕ／ＴａＮ／ｗＮ／Ｃ）ａＡｓＳｔｒｕｃｔ
ｕｒｅ ５ｃｈｏｔｔｋｙ （）ａｔｅ
Ｆｏｒｍａｔｉｏｎ ｆｏｒ ５ｅｌｆ −
Ａｌｉｇｎｅｄ ＧａＡｓ ＭＥＳＦｇＴ ’ Ｊａｐ
ａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆＡｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ、ｖｏ１２’Ａ ＆ １０． ／り
ｆｊ ｐｐＬＪ’ｇ／）或いは、ｔ’ｙｕ ／ ＴＡ
Ｎ／ＷＳ ｉ 構造としてＴｉＮ１Ａｕの拡散バリヤと
したもの（Ｋ、 Ｉｍａｍｕｒａ ｅｔａｌ ’ Ａｕ
／ＴｉＮ／ＷＳｉ−Ｇａｔｅ Ｓｅｌｆ−Ａｔｉｇｎｅ
ｄ ＧａＡｓ ＭｇＳＦｇＴｓ ＵｓｉｎｇＲａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ Ｍｅｔ
ｈｏｄ ’ ＥｌｅｃｔｒｏｎｉｃｓＬｅｔｔｅｒｓ
、 ｖｏｔ２ ／Ｉ ｍ／♂、／り♂ｊ＋ ｐｐｌｏｌ
Ａ） 等がある。これらにおいて、ソース、ドレイン
領域へのｎ＋層注入後の活性化アニール時のＦＥＴ断面
を第３図（ａ）、 （ｂ）に夫々示す。第３図（ａ）で
は、Ａｕ（ｊａ）をマスクとしてＴａＮ （≠’ａ）、
ＷＮ （ｇａ） ｋサイドエッチし、Ｐ添加のＳｉＯ
□（＆ａ）で全面を被覆後とコびα１０秒間のランプア
ニールを行なっている。また第３図（ｂ）では、Ａｕ（
ｔｂ）をマスクとしてＴｉＮ （ｌｌｌ’ｂ）。
’ Ａｕ／ＴａＮ／ｗＮ／Ｃ）ａＡｓＳｔｒｕｃｔ
ｕｒｅ ５ｃｈｏｔｔｋｙ （）ａｔｅ
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Ａ） 等がある。これらにおいて、ソース、ドレイン
領域へのｎ＋層注入後の活性化アニール時のＦＥＴ断面
を第３図（ａ）、 （ｂ）に夫々示す。第３図（ａ）で
は、Ａｕ（ｊａ）をマスクとしてＴａＮ （≠’ａ）、
ＷＮ （ｇａ） ｋサイドエッチし、Ｐ添加のＳｉＯ
□（＆ａ）で全面を被覆後とコびα１０秒間のランプア
ニールを行なっている。また第３図（ｂ）では、Ａｕ（
ｔｂ）をマスクとしてＴｉＮ （ｌｌｌ’ｂ）。
ＷＳｉ（４’ｂ）をエツチングし、Ａ７Ｎ（＆ｂ）を被
覆後、２００″Ｃ１を秒間のランプアニールを行なって
いる。しかし、これらの方法では、ゲート電極両側壁部
分に被着された絶縁膜が脆弱であるため、熱処理すると
ゲート電極両端部のＧａ Ａｓ表面にサーマル・ビット
を発生しやすく、著しく歩留りを低下させるため集積化
はできなかった。
覆後、２００″Ｃ１を秒間のランプアニールを行なって
いる。しかし、これらの方法では、ゲート電極両側壁部
分に被着された絶縁膜が脆弱であるため、熱処理すると
ゲート電極両端部のＧａ Ａｓ表面にサーマル・ビット
を発生しやすく、著しく歩留りを低下させるため集積化
はできなかった。
また、特開昭１．／−／！４ｔＯ≠２によれば、第３図
（ｃ）に示すように、耐熱金属ゲート（Ｋｃ）を用いて
、謔イオン注入層（３ｃ）を活性化アニール後に、絶縁
膜（７ｃ）を平担化し、耐熱金属の上表面を露出後Ａｕ
等（ＩＣ）を被着し、マスク合せてバタン化する方法が
開示されている。この方法では前述したサーマル・ピン
トの問題は生じないが、工程が複雑であると同時に、下
地の耐熱金属（ｇｃ）と上層のＡｕ等（ＩＣ）との密着
性、及び導電性が不良となる場合がある。
（ｃ）に示すように、耐熱金属ゲート（Ｋｃ）を用いて
、謔イオン注入層（３ｃ）を活性化アニール後に、絶縁
膜（７ｃ）を平担化し、耐熱金属の上表面を露出後Ａｕ
等（ＩＣ）を被着し、マスク合せてバタン化する方法が
開示されている。この方法では前述したサーマル・ピン
トの問題は生じないが、工程が複雑であると同時に、下
地の耐熱金属（ｇｃ）と上層のＡｕ等（ＩＣ）との密着
性、及び導電性が不良となる場合がある。
本発明の目的は、低抵抗のゲート電極を有する電界効果
トランジスタを工程が簡単で密着性、導電性も良好で歩
、留りよく製造する方法を提供することにある。
トランジスタを工程が簡単で密着性、導電性も良好で歩
、留りよく製造する方法を提供することにある。
本発明は、基板が上層ゲート電極層よりも大きな面積の
下層の耐熱性金属層でおおわれた状態、つまり、下層の
前記耐熱性金属層の外周が上層の前記ゲート電極層の外
周よシ常に外側にある状態で高濃度イオン注入層を活性
化熱処理することを最も主要な特徴とする。
下層の耐熱性金属層でおおわれた状態、つまり、下層の
前記耐熱性金属層の外周が上層の前記ゲート電極層の外
周よシ常に外側にある状態で高濃度イオン注入層を活性
化熱処理することを最も主要な特徴とする。
従来の技術では高濃度イオン注入層を活性化する熱処理
は下層の耐熱性金属層の形が低抵抗の上層ゲート電極層
の形と同じ若しくはそれに含まれる状態で行なわれてい
る。
は下層の耐熱性金属層の形が低抵抗の上層ゲート電極層
の形と同じ若しくはそれに含まれる状態で行なわれてい
る。
これに対して本発明では上層と下層の大きさが従来技術
とは逆の形態をとっている。即ち基板は上層電極層がは
み出すことなく含まれる十分大きな下層電極でおおわれ
ている。このため、高濃度イオン注入層を活性化する熱
処理を行なった時に基板から上層ゲート電極層である低
抵抗金属の方向にぬける原子が少なくなる。また一方で
、上層の低抵抗金属のＡｕが基板方向に拡散するのを防
ぐ。その結果、従来方法ではゲート電極両端部に起きや
すかったサーマルビットの発生を防止できる。
とは逆の形態をとっている。即ち基板は上層電極層がは
み出すことなく含まれる十分大きな下層電極でおおわれ
ている。このため、高濃度イオン注入層を活性化する熱
処理を行なった時に基板から上層ゲート電極層である低
抵抗金属の方向にぬける原子が少なくなる。また一方で
、上層の低抵抗金属のＡｕが基板方向に拡散するのを防
ぐ。その結果、従来方法ではゲート電極両端部に起きや
すかったサーマルビットの発生を防止できる。
第１図は、本発明の第１の実施例を説明する素子断面図
で、／／は半絶縁性ＧａＡｓ基板、／２は前記ＧａＡｓ
基板／基板／積上されたｎ形能動層である。前記ｎ形能
動層／２上に耐熱性金属／≠として、ＷＳ＋ ｒ ＷＮ
＋ ＷＳ＋Ｎ＋ Ｔａ５ｉＮ＋ Ｍｏ５ｉＮ等をスパッ
タ或いは窒素ガスを用いた反応性スパッタ法、または、
ＯＶＤ法等で厚さ０．０／〜／、０μｍ程度に被着し、
更に前記耐熱性金属／≠の上に低抵抗金属／！としてＡ
ｕ＋ Ａｇ＋ Ｃｕ＋ Ａｔ等をスパッタ又は蒸着法等
により０． ／〜／μｍ程度の厚さに被着する。低抵抗
金属／！をイオンミリングや、反応性イオンエッチ等に
よりゲート形状に加工する（第１図（ａ））。ゲート形
状となった低抵抗金属／！をマスクとして、ソース、ド
レイン領域／３への謔イオン注入を例えばＳｉイオンを
３Ｏ−２００ＫｅＶの加速エネルギーでドーズ量／〜／
ＯＸ １０１３Ｃ）Ｉｎ−”程度の条件で行う。この
とき注入イオンの’／１００以上が耐熱性金属／１１ｔ
を透過して半絶縁性基板／／中にｎ 層／３が形成でき
るように条件を設定する（第１図（ｂ））。
で、／／は半絶縁性ＧａＡｓ基板、／２は前記ＧａＡｓ
基板／基板／積上されたｎ形能動層である。前記ｎ形能
動層／２上に耐熱性金属／≠として、ＷＳ＋ ｒ ＷＮ
＋ ＷＳ＋Ｎ＋ Ｔａ５ｉＮ＋ Ｍｏ５ｉＮ等をスパッ
タ或いは窒素ガスを用いた反応性スパッタ法、または、
ＯＶＤ法等で厚さ０．０／〜／、０μｍ程度に被着し、
更に前記耐熱性金属／≠の上に低抵抗金属／！としてＡ
ｕ＋ Ａｇ＋ Ｃｕ＋ Ａｔ等をスパッタ又は蒸着法等
により０． ／〜／μｍ程度の厚さに被着する。低抵抗
金属／！をイオンミリングや、反応性イオンエッチ等に
よりゲート形状に加工する（第１図（ａ））。ゲート形
状となった低抵抗金属／！をマスクとして、ソース、ド
レイン領域／３への謔イオン注入を例えばＳｉイオンを
３Ｏ−２００ＫｅＶの加速エネルギーでドーズ量／〜／
ＯＸ １０１３Ｃ）Ｉｎ−”程度の条件で行う。この
とき注入イオンの’／１００以上が耐熱性金属／１１ｔ
を透過して半絶縁性基板／／中にｎ 層／３が形成でき
るように条件を設定する（第１図（ｂ））。
次いで、７よＯ〜１０００”Ｃ，０，／秒〜３０分間程
度の熱処理を行ない、謔層／３を活性化する。
度の熱処理を行ない、謔層／３を活性化する。
このとき、上層の低抵抗金属／！の熱変形を防ぐため、
表面をＳｉＯ□、 ＳｉＮ等の絶縁膜或いは、下層の耐
熱性金属／≠に用いる様な耐熱性金属膜／２で被覆して
も良い（第１図（Ｃ））。
表面をＳｉＯ□、 ＳｉＮ等の絶縁膜或いは、下層の耐
熱性金属／≠に用いる様な耐熱性金属膜／２で被覆して
も良い（第１図（Ｃ））。
最後に、低抵抗金属／！をマスクとして耐熱性金属／≠
を反応用イオンエッチ等によりエツチングし、ゲート電
極を形成し、オーミック電極／♂をソース・ドレインの
ｎ層上に形成してＦＥＴを完成する（第１図（ｄ））。
を反応用イオンエッチ等によりエツチングし、ゲート電
極を形成し、オーミック電極／♂をソース・ドレインの
ｎ層上に形成してＦＥＴを完成する（第１図（ｄ））。
また、ゲート電極とｎ 層との容量を低減させるため、
オーミック電極／♂形成前に耐熱性金属／≠を０．０
／〜０．３μｍ程度サイドエッチしても良い（第１図（
ｅ））。
オーミック電極／♂形成前に耐熱性金属／≠を０．０
／〜０．３μｍ程度サイドエッチしても良い（第１図（
ｅ））。
上述した如く、本実施例では活性化熱処理時に半絶縁性
基板表面が均一な耐熱金属ｌ≠で被覆されているため、
ゲート部両端におけるサーマルビット等の発生が皆無で
あり、ゲート抵抗の低いＦＢＴが歩留り良く形成できる
。
基板表面が均一な耐熱金属ｌ≠で被覆されているため、
ゲート部両端におけるサーマルビット等の発生が皆無で
あり、ゲート抵抗の低いＦＢＴが歩留り良く形成できる
。
〔実施例２〕
第２図は第２の実施例を示す素子断面図で、上層の低抵
抗金属ｌｊを被着し、ゲート電極形状に加工する工程ま
では、第１の実施例と同一である（第２図（ａン）。
抗金属ｌｊを被着し、ゲート電極形状に加工する工程ま
では、第１の実施例と同一である（第２図（ａン）。
上層の低抵抗金属／夕に対して側壁を形成するために主
表面に被膜／７として、５ｉｎ２． ＳｉＮ等の絶縁膜
またはＴｉ等の金属またはホトレジスト等の有機材料を
ＯＶＤ 、スパッタ、蒸着、または回転塗布等により形
成する。このときの厚さは０． ／〜／、０μｍ程度で
良い（第２図（ｂ））。
表面に被膜／７として、５ｉｎ２． ＳｉＮ等の絶縁膜
またはＴｉ等の金属またはホトレジスト等の有機材料を
ＯＶＤ 、スパッタ、蒸着、または回転塗布等により形
成する。このときの厚さは０． ／〜／、０μｍ程度で
良い（第２図（ｂ））。
被膜／７を異方性のあるエツチング法、例えば反応性イ
オンエッチ、反応性イオンビームエッチ等により、低抵
抗金Ｒ／ｊの側壁に被着した領域７７′のみを残して除
去する。これは側壁部分に堆積した被膜厚さく １．
）が、他領域に被着した被膜厚さくｔ２）よシも厚くな
ることを利用している（第２図（Ｃ））。
オンエッチ、反応性イオンビームエッチ等により、低抵
抗金Ｒ／ｊの側壁に被着した領域７７′のみを残して除
去する。これは側壁部分に堆積した被膜厚さく １．
）が、他領域に被着した被膜厚さくｔ２）よシも厚くな
ることを利用している（第２図（Ｃ））。
側壁に形成された被膜７７′と上層の低抵抗金属／夕と
をマスクとして、下層の耐熱性金属／≠をフッ素系ガス
を用いた反応性イオンエッチ法等によりエツチングする
。次いで、側壁の被膜７７′を公知の化学エッチ又はプ
ラズマエッチ等で除去した状態でソース・ドレイン領域
／３へｎ型不純物をイオン注入する（第２図（ｄ）〕。
をマスクとして、下層の耐熱性金属／≠をフッ素系ガス
を用いた反応性イオンエッチ法等によりエツチングする
。次いで、側壁の被膜７７′を公知の化学エッチ又はプ
ラズマエッチ等で除去した状態でソース・ドレイン領域
／３へｎ型不純物をイオン注入する（第２図（ｄ）〕。
このとき、注入イオン総量の１７１００以上を下層の耐
熱金属／≠を透過するように注入エネルギーを選んでや
ると、ＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ ）構造とすることも出来る（第２図（ｄ）’ ）
。イオン注入層の活性化は、５ｉ０２ 、５ｉｓＮ、、
５ｉＯＮ、 ＡＡＮ 等の絶縁膜、又は耐熱性金属の
被膜を熱処理保護膜／りとしてＯＶＤ或いはスパッタ等
によシ、形成した後７００〜／１００″Ｃ％０． ／秒
〜３０分間の熱処理により行なう（第２図（ｅ））。
熱金属／≠を透過するように注入エネルギーを選んでや
ると、ＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ ）構造とすることも出来る（第２図（ｄ）’ ）
。イオン注入層の活性化は、５ｉ０２ 、５ｉｓＮ、、
５ｉＯＮ、 ＡＡＮ 等の絶縁膜、又は耐熱性金属の
被膜を熱処理保護膜／りとしてＯＶＤ或いはスパッタ等
によシ、形成した後７００〜／１００″Ｃ％０． ／秒
〜３０分間の熱処理により行なう（第２図（ｅ））。
最後に、熱処理保護膜が耐熱性金属である場合は、これ
をＲＩＥ法等で除去した後、オーミック電極／♂をノー
ス・ドレイン領域に形成してＦＥＴを完成する（第２図
（ｆ））。このとき、オーミック電極／ｒ形成前に下層
のゲート電極となっている耐熱性金属／グを、上層の低
抵抗金属ｉｔをマスクとしてエツチングすると、ゲート
電極とｎ 層との寄生容量を低減させたＦＥＴとするこ
とが出来る（第２図（ｆ）’ ）。一層とゲート電極端
との距離は工程第２図（Ｃ）における側壁の被膜／７′
の幅ｔにより決定されることとなる。ｔとしては、ｏ、
ｏｉμｍ以上あればサーマルビットの発生を抑止するこ
とができる。
をＲＩＥ法等で除去した後、オーミック電極／♂をノー
ス・ドレイン領域に形成してＦＥＴを完成する（第２図
（ｆ））。このとき、オーミック電極／ｒ形成前に下層
のゲート電極となっている耐熱性金属／グを、上層の低
抵抗金属ｉｔをマスクとしてエツチングすると、ゲート
電極とｎ 層との寄生容量を低減させたＦＥＴとするこ
とが出来る（第２図（ｆ）’ ）。一層とゲート電極端
との距離は工程第２図（Ｃ）における側壁の被膜／７′
の幅ｔにより決定されることとなる。ｔとしては、ｏ、
ｏｉμｍ以上あればサーマルビットの発生を抑止するこ
とができる。
また、工程第２図（ｄ）において、側壁の被膜７７′を
残した状態で計イオン注入を行なった場合、熱処理保護
膜を被着する前に側壁の被膜／７′を除去しておく。
残した状態で計イオン注入を行なった場合、熱処理保護
膜を被着する前に側壁の被膜／７′を除去しておく。
以上説明した如く、高温の熱処理時に下層の耐熱性金属
のゲート電極が、上層の低抵抗ゲート電極よシも犬なる
形状となっているため、ゲート電極端におけるサーマル
ビットの発生は皆無である。
のゲート電極が、上層の低抵抗ゲート電極よシも犬なる
形状となっているため、ゲート電極端におけるサーマル
ビットの発生は皆無である。
なお、第１図（ｃ）に示す工程の耐熱性金属／乙は必ず
しも必要ではない。すなわち、この場合、耐熱性金属層
／４！で基板主表面は覆われているので、耐熱性金属／
乙を積層させずに活性化熱処理しても、Ａｓが基板から
ぬけていくことはなく、上層の低抵抗金属のＡｕも基板
方向に拡散することはないからである。一方、第２図（
ｅ）においても熱処理保護膜／りを積層させなくても本
発明の技術的な解決課題であるサーマルビットの防止を
することができる。すなわち、耐熱性金属層／≠が上層
の低抵抗金属層／Ｊ″より大きいので低抵抗金属層／ｊ
（Ａｕ）の基板方向への拡散は防止できる。これに付し
て熱処理活性化時に雰囲気中のヒ素圧を上げておけば、
基板からのＡｓのぬけを補償することができる。このよ
うにすることによりサーマルビットを防げる。
しも必要ではない。すなわち、この場合、耐熱性金属層
／４！で基板主表面は覆われているので、耐熱性金属／
乙を積層させずに活性化熱処理しても、Ａｓが基板から
ぬけていくことはなく、上層の低抵抗金属のＡｕも基板
方向に拡散することはないからである。一方、第２図（
ｅ）においても熱処理保護膜／りを積層させなくても本
発明の技術的な解決課題であるサーマルビットの防止を
することができる。すなわち、耐熱性金属層／≠が上層
の低抵抗金属層／Ｊ″より大きいので低抵抗金属層／ｊ
（Ａｕ）の基板方向への拡散は防止できる。これに付し
て熱処理活性化時に雰囲気中のヒ素圧を上げておけば、
基板からのＡｓのぬけを補償することができる。このよ
うにすることによりサーマルビットを防げる。
以上では、主としてＭ Ｅ Ｓ型電界効果トランジスタ
について説明したが、ゲート電極下に絶縁膜または半導
体膜２０を用いたＭ ＯＳ或いはＭＩＳ型電界効果トラ
ンジスタや、！次元電子ガスやλ次元圧孔ガスを用いた
電界効果トランジスタ等の場合も、ゲート電極形成法に
関しては、全く同一の製造工程により低抵抗のゲート電
極を歩留り良く得ることが出来る（第２図（ｇ））。
について説明したが、ゲート電極下に絶縁膜または半導
体膜２０を用いたＭ ＯＳ或いはＭＩＳ型電界効果トラ
ンジスタや、！次元電子ガスやλ次元圧孔ガスを用いた
電界効果トランジスタ等の場合も、ゲート電極形成法に
関しては、全く同一の製造工程により低抵抗のゲート電
極を歩留り良く得ることが出来る（第２図（ｇ））。
また、本実施例ではゲート電極層を低抵抗金属と耐熱性
金属との２層構成について説明したが、３層以上の構成
とした場合も同様の趣旨で最下層電極を犬なる形状とし
ておけば問題はない。
金属との２層構成について説明したが、３層以上の構成
とした場合も同様の趣旨で最下層電極を犬なる形状とし
ておけば問題はない。
本発明によれば低抵抗の上層ゲート電極の金属が下層の
耐熱性金属からはみ出した領域をもたない為、上層ゲー
ト電極の金属と下層の耐熱性金属とを脆弱な熱処理保護
膜によって連結してしまう上層ゲート電極の金属との反
応を防ぐことができるサーマル°ピットの発生を皆無と
することができる。従って、一般に高抵抗の耐熱性金属
を用いた電界効果トランジスタのゲート抵抗を容易な工
程で再現性歩留り良く、低抵抗化することができるもの
である。
耐熱性金属からはみ出した領域をもたない為、上層ゲー
ト電極の金属と下層の耐熱性金属とを脆弱な熱処理保護
膜によって連結してしまう上層ゲート電極の金属との反
応を防ぐことができるサーマル°ピットの発生を皆無と
することができる。従って、一般に高抵抗の耐熱性金属
を用いた電界効果トランジスタのゲート抵抗を容易な工
程で再現性歩留り良く、低抵抗化することができるもの
である。
本発明によれば、ゲート電極下に絶縁膜または半導体膜
を用いたＭＯＳ或いはＭ Ｉ Ｓ型電界効果トランジス
タや、λ次元電子ガスや２次元正孔ガスを用いた電界効
果トランジスタ等の低抵抗ゲート電極形成をも可能とす
るものである。
を用いたＭＯＳ或いはＭ Ｉ Ｓ型電界効果トランジス
タや、λ次元電子ガスや２次元正孔ガスを用いた電界効
果トランジスタ等の低抵抗ゲート電極形成をも可能とす
るものである。
第１図（ａ）〜（Ｃ）、第２図（ａ）〜（ｇ）は本発明
による低抵抗金属を被着したＦＢＴの製造工程を示す素
子断面図、第３図（ａ） （ｂ） （ｃ）は、従来の低
抵抗金属を被着した耐熱ゲートＦＥＴの素子断面図。 ／ａ−ｃ、／／・・・半絶縁性基板、２ａ＝ｃ、／、２
・・・チャネル層、３ａ−ｃ、／３・・・高濃度イオン
注入層、’Ａａ−ｃ、／≠・・・耐熱性金属、グＬ
ａ、≠′ｂ ・・・Ａｕの拡散バリヤ、！ａ−ｃ−／’
ｊ・・・低抵抗金属、乙ａ＝ｃ、／乙、／り・・・熱処
理保護膜、／７． ／７’・・・側壁形成用被膜、／ど
・・・オーミック電極、２Ｑ・・・絶縁膜又は半導体膜
。
による低抵抗金属を被着したＦＢＴの製造工程を示す素
子断面図、第３図（ａ） （ｂ） （ｃ）は、従来の低
抵抗金属を被着した耐熱ゲートＦＥＴの素子断面図。 ／ａ−ｃ、／／・・・半絶縁性基板、２ａ＝ｃ、／、２
・・・チャネル層、３ａ−ｃ、／３・・・高濃度イオン
注入層、’Ａａ−ｃ、／≠・・・耐熱性金属、グＬ
ａ、≠′ｂ ・・・Ａｕの拡散バリヤ、！ａ−ｃ−／’
ｊ・・・低抵抗金属、乙ａ＝ｃ、／乙、／り・・・熱処
理保護膜、／７． ／７’・・・側壁形成用被膜、／ど
・・・オーミック電極、２Ｑ・・・絶縁膜又は半導体膜
。
Claims (1)
- 電界効果トランジスタの製造方法において基板主表面上
に上層のゲート電極層をはみ出すことなく含む大きさの
耐熱性ゲート電極層を形成し、イオン注入層を活性化熱
処理することを特徴とする電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289633A JPH0810706B2 (ja) | 1986-12-04 | 1986-12-04 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289633A JPH0810706B2 (ja) | 1986-12-04 | 1986-12-04 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142681A true JPS63142681A (ja) | 1988-06-15 |
| JPH0810706B2 JPH0810706B2 (ja) | 1996-01-31 |
Family
ID=17745761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289633A Expired - Fee Related JPH0810706B2 (ja) | 1986-12-04 | 1986-12-04 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810706B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19524548A1 (de) * | 1994-07-06 | 1996-01-11 | Mitsubishi Electric Corp | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung |
| JP2006097099A (ja) * | 2004-09-30 | 2006-04-13 | Tri Chemical Laboratory Inc | 膜形成材料、膜形成方法、及び素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171171A (ja) * | 1983-03-17 | 1984-09-27 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS6354774A (ja) * | 1986-08-25 | 1988-03-09 | Toshiba Corp | 化合物半導体装置の製造方法 |
-
1986
- 1986-12-04 JP JP61289633A patent/JPH0810706B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171171A (ja) * | 1983-03-17 | 1984-09-27 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS6354774A (ja) * | 1986-08-25 | 1988-03-09 | Toshiba Corp | 化合物半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19524548A1 (de) * | 1994-07-06 | 1996-01-11 | Mitsubishi Electric Corp | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung |
| US5888859A (en) * | 1994-07-06 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| JP2006097099A (ja) * | 2004-09-30 | 2006-04-13 | Tri Chemical Laboratory Inc | 膜形成材料、膜形成方法、及び素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810706B2 (ja) | 1996-01-31 |
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Legal Events
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