JP3384158B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に形成さ
れた不純物拡散層と配線層との接触抵抗を低減した半導
体製造装置の製造方法に関する。
れた不純物拡散層と配線層との接触抵抗を低減した半導
体製造装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の集積化には、デバイスパタ
ーンの微細化を伴う。これに従い、半導体基板上に形成
される不純物拡散層とそれに接続される配線層の接触面
積も微細化が余儀なくされている。接触面積の微細化
は、接触抵抗の増大を招き、デバイスへの負担となる。
そこで、新たな接触抵抗を低減化する対策が必要となっ
てきた。
ーンの微細化を伴う。これに従い、半導体基板上に形成
される不純物拡散層とそれに接続される配線層の接触面
積も微細化が余儀なくされている。接触面積の微細化
は、接触抵抗の増大を招き、デバイスへの負担となる。
そこで、新たな接触抵抗を低減化する対策が必要となっ
てきた。
【０００３】一般に、不純物拡散層と配線層との接触抵
抗率値ρc 及び接触抵抗値ＲC は、以下の２式で与えら
れている。
抗率値ρc 及び接触抵抗値ＲC は、以下の２式で与えら
れている。
【０００４】
【数１】ρc ∝ｅｘｐ｛４π（εc ・ｍ* ）1/2 ・ΦB
／（（ＮD ）1/2 ・ｑ・ｈ）｝
／（（ＮD ）1/2 ・ｑ・ｈ）｝
【０００５】
【数２】ＲC ＝ ρc ／ＡC
上記式において、ΦB は配線材料である金属と不純物拡
散層を形成する半導体間のショットキー障壁の高さ、Ｎ
D はキャリア濃度、ｍ* はキャリアの有効質量、εc は
半導体の比誘電率、ｈはプランク定数、ＡC は接触面積
である。
散層を形成する半導体間のショットキー障壁の高さ、Ｎ
D はキャリア濃度、ｍ* はキャリアの有効質量、εc は
半導体の比誘電率、ｈはプランク定数、ＡC は接触面積
である。
【０００６】上記２式より、接触抵抗値ＲC を下げる為
には、１）接触面積ＡC を拡げる、２）ショットキー障
壁高さΦB を低減する、２）キャリア濃度ＮD を増大す
る等の対策が考えられる。
には、１）接触面積ＡC を拡げる、２）ショットキー障
壁高さΦB を低減する、２）キャリア濃度ＮD を増大す
る等の対策が考えられる。
【０００７】接触面積ＡC は微細化が進む中、むしろ減
少する方向にある。また、Ｓｉ基板へ固溶する不純物濃
度に限界があること、加えて微細化に伴う不純物拡散層
のシャロー化、プロセスの低温化がさらに不純物の固溶
限界を減少させていること等を考慮すると、キャリア濃
度ＮD を増大することもあまり期待できない。
少する方向にある。また、Ｓｉ基板へ固溶する不純物濃
度に限界があること、加えて微細化に伴う不純物拡散層
のシャロー化、プロセスの低温化がさらに不純物の固溶
限界を減少させていること等を考慮すると、キャリア濃
度ＮD を増大することもあまり期待できない。
【０００８】ショットキー障壁高さΦB を低減させる方
法としては、配線材料にΦB の小さい金属材料を選択す
ることが考えられる。しかし、一般に金属の場合、ｎ型
の半導体に対するショットキー障壁の小さい材料は、ｐ
型の半導体に対して逆に高いショットキー障壁を有する
傾向がある。この性質は、次式で示される金属と半導体
の関係に起因するものである。
法としては、配線材料にΦB の小さい金属材料を選択す
ることが考えられる。しかし、一般に金属の場合、ｎ型
の半導体に対するショットキー障壁の小さい材料は、ｐ
型の半導体に対して逆に高いショットキー障壁を有する
傾向がある。この性質は、次式で示される金属と半導体
の関係に起因するものである。
【０００９】
【数３】Ｅｇ ≒ ΦBn ＋ ΦBp
上式において、Ｅｇは半導体のバンドギャップ、ΦBnは
ｎ型半導体に対するショットキー障壁の値、ΦBpはｐ型
半導体に対するショットキー障壁の値を示す。
ｎ型半導体に対するショットキー障壁の値、ΦBpはｐ型
半導体に対するショットキー障壁の値を示す。
【００１０】配線層はＳｉを含む不純物拡散層と接続さ
れている為、上記式のＥｇは、Ｓｉのバンドギャップ
１．１２ｅＶにほぼ近い値となる。例えば、配線材料に
ΦBnが０．２ｅＶと小さい値を示すＰｔを選択すると、
Ｅｇは１．０５ｅＶ、ΦBpは０．８５ｅＶとなる。また
Ｔｉを選択すると、Ｅｇは１．１０ｅＶ、ΦBnは、０．
５０ｅＶ、ΦBpは０．６０ｅＶとなる（E.H.Rhoderick,
Metal Semiconductor Contacts ,Oxford Press,Londo
n, 1980）。
れている為、上記式のＥｇは、Ｓｉのバンドギャップ
１．１２ｅＶにほぼ近い値となる。例えば、配線材料に
ΦBnが０．２ｅＶと小さい値を示すＰｔを選択すると、
Ｅｇは１．０５ｅＶ、ΦBpは０．８５ｅＶとなる。また
Ｔｉを選択すると、Ｅｇは１．１０ｅＶ、ΦBnは、０．
５０ｅＶ、ΦBpは０．６０ｅＶとなる（E.H.Rhoderick,
Metal Semiconductor Contacts ,Oxford Press,Londo
n, 1980）。
【００１１】多くの場合、デバイス上にはｐ型、ｎ型ど
ちらの不純物拡散層も存在する。それぞれの導電型に対
してΦB を小さい値にしようとすれば、それぞれの導電
型で異なる配線材料を選択する必要があった。しかし、
工程の効率化の観点から、両方の導電型に対応できるひ
とつの材料の選択が望まれる。
ちらの不純物拡散層も存在する。それぞれの導電型に対
してΦB を小さい値にしようとすれば、それぞれの導電
型で異なる配線材料を選択する必要があった。しかし、
工程の効率化の観点から、両方の導電型に対応できるひ
とつの材料の選択が望まれる。
【００１２】Ｇｅのバンドギャップは、０．６７ｅＶで
あり、Ｓｉに比較してその値はかなり小さい。よって、
配線材料と不純物拡散層の接続面に半導体であるＧｅを
挟むことによって、ΦBn、ΦBpを共に小さくすることが
できる。即ち、Ｇｅの使用は、どちらの導電型に対して
も、その接触抵抗を下げることを可能にする。
あり、Ｓｉに比較してその値はかなり小さい。よって、
配線材料と不純物拡散層の接続面に半導体であるＧｅを
挟むことによって、ΦBn、ΦBpを共に小さくすることが
できる。即ち、Ｇｅの使用は、どちらの導電型に対して
も、その接触抵抗を下げることを可能にする。
【００１３】これまでに半導体層と配線層の接触部分に
Ｇｅを用いたものとしては、不純物拡散層の上にスパッ
タリングや、ＣＶＤ法（気相成長法）を用いてＧｅの単
層膜を形成する方法があった。しかし、Ｓｉ膜上へのＧ
ｅの単層膜の堆積は、格子定数のミスマッチから、その
界面に電流リークの要因となる欠陥部を発生することが
ある。
Ｇｅを用いたものとしては、不純物拡散層の上にスパッ
タリングや、ＣＶＤ法（気相成長法）を用いてＧｅの単
層膜を形成する方法があった。しかし、Ｓｉ膜上へのＧ
ｅの単層膜の堆積は、格子定数のミスマッチから、その
界面に電流リークの要因となる欠陥部を発生することが
ある。
【００１４】そこで、Ｇｅ単体ではなく、ＳｉＧｅ層と
してその組成を段階的、連続的に調整して用いることも
検討されている。Ｓｉ／Ｇｅの組成を調整するには、Ｃ
ＶＤ法、スパッタ法を用いても可能ではあるが、イオン
注入方法を用いるとより容易に、深さ方向に連続してＧ
ｅ／Ｓｉ比が変化するＳｉＧｅ層を形成することができ
る。
してその組成を段階的、連続的に調整して用いることも
検討されている。Ｓｉ／Ｇｅの組成を調整するには、Ｃ
ＶＤ法、スパッタ法を用いても可能ではあるが、イオン
注入方法を用いるとより容易に、深さ方向に連続してＧ
ｅ／Ｓｉ比が変化するＳｉＧｅ層を形成することができ
る。
【００１５】イオン注入方法を用いる場合は、不純物拡
散Ｓｉ層に対し、Ｇｅイオンを注入して表面層にＳｉＧ
ｅ層を形成する。マスクを用いて選択的に注入層を形成
できること、ドーズ量、イオン加速電圧等を調整するこ
とで制御性よくイオン注入深さを調整できることなどの
メリットも合わせ持つ。
散Ｓｉ層に対し、Ｇｅイオンを注入して表面層にＳｉＧ
ｅ層を形成する。マスクを用いて選択的に注入層を形成
できること、ドーズ量、イオン加速電圧等を調整するこ
とで制御性よくイオン注入深さを調整できることなどの
メリットも合わせ持つ。
【００１６】
【発明が解決しようとする課題】Ｇｅをイオン注入した
不純物拡散Ｓｉ層の表面には、ＳｉＧｅ層が形成され
る。配線との接触抵抗を低減しようとすれば接触面にお
けるＧｅの濃度をできるだけあげることが望ましい。Ｓ
ｉに対するＧｅの比率をあげる程、バンドギャップが低
減し、ΦB 値を小さくできるからである。
不純物拡散Ｓｉ層の表面には、ＳｉＧｅ層が形成され
る。配線との接触抵抗を低減しようとすれば接触面にお
けるＧｅの濃度をできるだけあげることが望ましい。Ｓ
ｉに対するＧｅの比率をあげる程、バンドギャップが低
減し、ΦB 値を小さくできるからである。
【００１７】しかし、イオン注入法で形成されたＧｅの
イオン注入層は、イオン加速電圧やドーズ量の条件の違
いで深さ方向の濃度分布は変化するものの、いずれの条
件においても表面より深い位置に高濃度ピークを持つガ
ウス型に近い濃度分布を示す。また、条件によっては、
不純物拡散層表面でのＧｅ濃度がかなり低くなることも
ある。
イオン注入層は、イオン加速電圧やドーズ量の条件の違
いで深さ方向の濃度分布は変化するものの、いずれの条
件においても表面より深い位置に高濃度ピークを持つガ
ウス型に近い濃度分布を示す。また、条件によっては、
不純物拡散層表面でのＧｅ濃度がかなり低くなることも
ある。
【００１８】本発明の目的は、配線層に接続される不純
物拡散層の表面に確実に高濃度Ｇｅ層を形成する形成方
法を提供することである。
物拡散層の表面に確実に高濃度Ｇｅ層を形成する形成方
法を提供することである。
【００１９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、（ａ）Ｓｉ基板に、Ｇｅをイオン注入し、Ｇ
ｅ注入領域を形成する工程と、 （ｂ）該Ｇｅ注入領域に不純物をイオン注入して不純物
拡散層を形成する工程と、 （ｃ）該工程（ｂ）の後に、該Ｓｉ基板上に層間絶縁膜
を形成する工程と、 （ｄ）該工程（ｃ）の後に、該不純物拡散層上の該層間
絶縁膜にコンタクトホールを形成する工程と、 （ｅ）該不純物拡散層の表面領域をエッチングし、エッ
チング後における該不純物拡散層の表面におけるＧｅ濃
度をエッチング前の該不純物拡散層表面におけるＧｅ濃
度より高くするエッチング工程と、 （ｆ）該エッチング工程後の該不純物拡散層の表面に接
続される配線層を形成する工程と、を有する。
造方法は、（ａ）Ｓｉ基板に、Ｇｅをイオン注入し、Ｇ
ｅ注入領域を形成する工程と、 （ｂ）該Ｇｅ注入領域に不純物をイオン注入して不純物
拡散層を形成する工程と、 （ｃ）該工程（ｂ）の後に、該Ｓｉ基板上に層間絶縁膜
を形成する工程と、 （ｄ）該工程（ｃ）の後に、該不純物拡散層上の該層間
絶縁膜にコンタクトホールを形成する工程と、 （ｅ）該不純物拡散層の表面領域をエッチングし、エッ
チング後における該不純物拡散層の表面におけるＧｅ濃
度をエッチング前の該不純物拡散層表面におけるＧｅ濃
度より高くするエッチング工程と、 （ｆ）該エッチング工程後の該不純物拡散層の表面に接
続される配線層を形成する工程と、を有する。
【００２０】また、（ｇ）Ｓｉ基板の、第１導電型を有
するＳｉ結晶領域にＧｅをイオン注入し、非晶質層を形
成する工程と、 （ｈ）第１導電型と逆の導電型を有する不純物を該非晶
質層にイオン注入し、イオン注入層を形成する工程と、 （ｉ）該イオン注入層を加熱し、該非晶質層を再結晶化
し、該不純物を活性化して不純物拡散層を形成する工程
と、 （ｊ）該工程（ｉ）の後に、該Ｓｉ基板上に層間絶縁膜
を形成する工程と、 （ｋ）該工程（ｊ）の後に、該不純物拡散層上の該層間
絶縁膜にコンタクトホールを形成する工程と、 （ｌ）該不純物拡散層の表面領域をエッチングし、エッ
チング後における該不純物拡散層の表面におけるＧｅ濃
度をエッチング前の該不純物拡散層表面におけるＧｅ濃
度より高くしたエッチング面を形成するエッチング工程
と、 （ｍ）該エッチング面に接続される配線層を形成する工
程と、を有してもよい。
するＳｉ結晶領域にＧｅをイオン注入し、非晶質層を形
成する工程と、 （ｈ）第１導電型と逆の導電型を有する不純物を該非晶
質層にイオン注入し、イオン注入層を形成する工程と、 （ｉ）該イオン注入層を加熱し、該非晶質層を再結晶化
し、該不純物を活性化して不純物拡散層を形成する工程
と、 （ｊ）該工程（ｉ）の後に、該Ｓｉ基板上に層間絶縁膜
を形成する工程と、 （ｋ）該工程（ｊ）の後に、該不純物拡散層上の該層間
絶縁膜にコンタクトホールを形成する工程と、 （ｌ）該不純物拡散層の表面領域をエッチングし、エッ
チング後における該不純物拡散層の表面におけるＧｅ濃
度をエッチング前の該不純物拡散層表面におけるＧｅ濃
度より高くしたエッチング面を形成するエッチング工程
と、 （ｍ）該エッチング面に接続される配線層を形成する工
程と、を有してもよい。
【００２１】さらに、該配線層形成工程において、該配
線層が複数の層を含み、第１層としてＧｅの単層膜を形
成してもよい。
線層が複数の層を含み、第１層としてＧｅの単層膜を形
成してもよい。
【００２２】
【作用】イオン注入されたＧｅは、深さ方向にガウス型
に近い濃度分布を有するので、適切な位置までエッチン
グすることで表面により高濃度のＧｅ層を表出すること
ができる。Ｓｉ結晶領域にＧｅが注入されている場合
は、Ｇｅ／Ｓｉ比率が高い程ＳｉＧｅのバンドギャップ
を小さくでき、ΦB も下げることができる。また、エッ
チングにより接続面の形状を凹型とし、側面部分によっ
て実効的に接触面積を拡げることもできる。これらは、
いずれも不純物拡散層と配線層の接触抵抗を低くする。
に近い濃度分布を有するので、適切な位置までエッチン
グすることで表面により高濃度のＧｅ層を表出すること
ができる。Ｓｉ結晶領域にＧｅが注入されている場合
は、Ｇｅ／Ｓｉ比率が高い程ＳｉＧｅのバンドギャップ
を小さくでき、ΦB も下げることができる。また、エッ
チングにより接続面の形状を凹型とし、側面部分によっ
て実効的に接触面積を拡げることもできる。これらは、
いずれも不純物拡散層と配線層の接触抵抗を低くする。
【００２３】又、不純物のイオン注入前に行うＧｅイオ
ン注入は、注入領域を非晶質化する。不純物のイオン注
入は、この非晶質層に対して行う為、チャネリングが抑
制され、不純物拡散層を浅く形成できる。
ン注入は、注入領域を非晶質化する。不純物のイオン注
入は、この非晶質層に対して行う為、チャネリングが抑
制され、不純物拡散層を浅く形成できる。
【００２４】配線層の第１層にＧｅの単層膜を用いた場
合は、さらに不純物拡散層と配線層の接触抵抗を低くす
ることができる。
合は、さらに不純物拡散層と配線層の接触抵抗を低くす
ることができる。
【００２５】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。始めに第１の実施例について、その形成方
法をＣＭＯＳ半導体装置の、特にｎチャンネル部分を取
り出して説明する。
て説明する。始めに第１の実施例について、その形成方
法をＣＭＯＳ半導体装置の、特にｎチャンネル部分を取
り出して説明する。
【００２６】まず、Ｂが約３×１０15ａｔｏｍｓ／ｃｍ
3 添加されたｐ型の面方位（１００）のＳｉ基板１を準
備する。図２（Ａ）に示すように、熱酸化により基板表
面に約３０ｎｍ程度のＳｉＯ2 膜２を形成した後、Ｂイ
オンのイオン注入を行う。この時のイオン注入条件は、
ＳｉＯ2 膜２の層を貫いてイオン注入層３’を形成でき
る条件、例えばイオン加速電圧３０ＫｅＶ、ドーズ量
１．５×１０13ｉｏｎｓ／ｃｍ2 の条件を用いる。
3 添加されたｐ型の面方位（１００）のＳｉ基板１を準
備する。図２（Ａ）に示すように、熱酸化により基板表
面に約３０ｎｍ程度のＳｉＯ2 膜２を形成した後、Ｂイ
オンのイオン注入を行う。この時のイオン注入条件は、
ＳｉＯ2 膜２の層を貫いてイオン注入層３’を形成でき
る条件、例えばイオン加速電圧３０ＫｅＶ、ドーズ量
１．５×１０13ｉｏｎｓ／ｃｍ2 の条件を用いる。
【００２７】この後、例えば１１５０℃、２４０分の熱
処理を行い、イオン注入層を活性化するとともに、注入
したＢを深く拡散（ドライブイン）させる。この拡散層
は、図２（Ｂ）に示すｐ型ウェル３を形成する。尚、Ｓ
ｉＯ2 膜２は、ｐ型ウェルと図中に記載されていないｎ
型ウェル形成時のイオン注入マスクとして利用される。
処理を行い、イオン注入層を活性化するとともに、注入
したＢを深く拡散（ドライブイン）させる。この拡散層
は、図２（Ｂ）に示すｐ型ウェル３を形成する。尚、Ｓ
ｉＯ2 膜２は、ｐ型ウェルと図中に記載されていないｎ
型ウェル形成時のイオン注入マスクとして利用される。
【００２８】次に、最初のＳｉＯ2 膜２をエッチング
し、基板を再度熱酸化して新たな約１５ｎｍのＳｉＯ2
膜２ａを形成する。ＳｉＯ2 膜２ａの上にＣＶＤ法（気
相成長法）で１４０ｎｍ程度の厚みのＳｉＮx 膜を形成
する。ＳｉＮx 膜上全面にレジスト膜を形成し、露光、
現像を経てレジストマスク５を形成する。このレジスト
マスク５をエッチングマスクとしてＳｉＮx 膜をエッチ
ングし、ＳｉＮx 膜パターン４を形成する。
し、基板を再度熱酸化して新たな約１５ｎｍのＳｉＯ2
膜２ａを形成する。ＳｉＯ2 膜２ａの上にＣＶＤ法（気
相成長法）で１４０ｎｍ程度の厚みのＳｉＮx 膜を形成
する。ＳｉＮx 膜上全面にレジスト膜を形成し、露光、
現像を経てレジストマスク５を形成する。このレジスト
マスク５をエッチングマスクとしてＳｉＮx 膜をエッチ
ングし、ＳｉＮx 膜パターン４を形成する。
【００２９】図２（Ｂ）に示すように、ＳｉＮx 膜パタ
ーン４およびレジストマスク５をイオン注入マスクとし
てＢイオンを注入し、チャンネルストップ領域形成用の
イオン注入層６を形成する。例えば、イオン加速電圧１
００ＫｅＶ、ドーズ量１．５×１０13ｉｏｎｓ／ｃｍ2
の条件を用いる。この後、レジストマスクは除去する。
ーン４およびレジストマスク５をイオン注入マスクとし
てＢイオンを注入し、チャンネルストップ領域形成用の
イオン注入層６を形成する。例えば、イオン加速電圧１
００ＫｅＶ、ドーズ量１．５×１０13ｉｏｎｓ／ｃｍ2
の条件を用いる。この後、レジストマスクは除去する。
【００３０】次に、ＳｉＮx 膜パターン４をマスクとし
て、熱酸化を行い、図２（Ｃ）に示すような厚さ約４０
０ｎｍのフィールド酸化膜７を形成する。この熱酸化工
程でイオン注入層６は活性化し、フィールド酸化膜の下
に高濃度ｐ型のチャンネルストップ領域８を形成する。
この後ＳｉＮx 膜パターン４はエッチング除去する。
て、熱酸化を行い、図２（Ｃ）に示すような厚さ約４０
０ｎｍのフィールド酸化膜７を形成する。この熱酸化工
程でイオン注入層６は活性化し、フィールド酸化膜の下
に高濃度ｐ型のチャンネルストップ領域８を形成する。
この後ＳｉＮx 膜パターン４はエッチング除去する。
【００３１】図２（Ｃ）に示すように、フィールド酸化
膜７をイオン注入マスクとしてＢのイオン注入を行い、
イオン注入層９を形成する。この時のイオン注入条件
は、薄いＳｉＯ2 膜２ａは通過するが、厚いフィールド
酸化膜７を越えることができない条件を選択する。例え
ば、イオン加速電圧１５ＫｅＶ、ドーズ量１．５×１０
12ｉｏｎｓ／ｃｍ2 といった条件である。このイオン注
入層９は、しきい値電圧制御として機能することとな
る。
膜７をイオン注入マスクとしてＢのイオン注入を行い、
イオン注入層９を形成する。この時のイオン注入条件
は、薄いＳｉＯ2 膜２ａは通過するが、厚いフィールド
酸化膜７を越えることができない条件を選択する。例え
ば、イオン加速電圧１５ＫｅＶ、ドーズ量１．５×１０
12ｉｏｎｓ／ｃｍ2 といった条件である。このイオン注
入層９は、しきい値電圧制御として機能することとな
る。
【００３２】次にゲート電極の形成を行う。基板全面に
スパッタリングにより多結晶Ｓｉ膜とＷＳｉ膜の２層膜
を例えばそれぞれ１５０ｎｍづつ積層する。このような
多結晶Ｓｉ膜上に金属シリサイドを形成した２層膜の構
成は、ポリサイド構造と呼ばれる。レジスト膜をＷＳｉ
膜上全面に形成し、露光、現像によりレジストマスクパ
ターンを得る。
スパッタリングにより多結晶Ｓｉ膜とＷＳｉ膜の２層膜
を例えばそれぞれ１５０ｎｍづつ積層する。このような
多結晶Ｓｉ膜上に金属シリサイドを形成した２層膜の構
成は、ポリサイド構造と呼ばれる。レジスト膜をＷＳｉ
膜上全面に形成し、露光、現像によりレジストマスクパ
ターンを得る。
【００３３】このレジストマスクをエッチングマスクと
して、Ｃｌ2 、Ｏ2 、Ｈｅの混合ガス又は、ＨＢｒ、Ｓ
Ｆ6 の混合ガスを用いて、ポリサイド層およびＳｉＯ2
膜２ａをドライエッチングする。不要になったレジスト
を除去すると、図３（Ｄ）で示すゲート電極１１が得ら
れる。
して、Ｃｌ2 、Ｏ2 、Ｈｅの混合ガス又は、ＨＢｒ、Ｓ
Ｆ6 の混合ガスを用いて、ポリサイド層およびＳｉＯ2
膜２ａをドライエッチングする。不要になったレジスト
を除去すると、図３（Ｄ）で示すゲート電極１１が得ら
れる。
【００３４】次に、図３（Ｅ）に示すように、フィール
ド酸化膜７とゲート電極１１をイオン注入マスクとして
Ｐイオンをイオン注入し、極浅い領域にイオン注入層１
２を形成する。例えばこの時のイオン注入条件として
は、イオン加速電圧８０ＫｅＶ、ドーズ量４．０×１０
13ｉｏｎｓ／ｃｍ2 、注入角度４５度を用いる。このイ
オン注入層１２は、ＬＤＤ（Lightly doped drain ）領
域を形成する。
ド酸化膜７とゲート電極１１をイオン注入マスクとして
Ｐイオンをイオン注入し、極浅い領域にイオン注入層１
２を形成する。例えばこの時のイオン注入条件として
は、イオン加速電圧８０ＫｅＶ、ドーズ量４．０×１０
13ｉｏｎｓ／ｃｍ2 、注入角度４５度を用いる。このイ
オン注入層１２は、ＬＤＤ（Lightly doped drain ）領
域を形成する。
【００３５】続いて、全面にＴＥＯＳ（テトラエトキシ
シラン）を用いたＣＶＤ法にて厚み約２００ｎｍのＳｉ
Ｏ2 膜を形成する。ＲＩＥ（reactive ion etching) を
用いて、このＳｉＯ2 膜をエッチングし、図３（Ｆ）に
示すようにゲート電極１１の側壁のみにＳｉＯ2 領域１
３を形成する。このＳｉＯ2 領域１３は、一般にサイド
スペーサもしくは、サイドウォールオキサイド等と呼ば
れている。
シラン）を用いたＣＶＤ法にて厚み約２００ｎｍのＳｉ
Ｏ2 膜を形成する。ＲＩＥ（reactive ion etching) を
用いて、このＳｉＯ2 膜をエッチングし、図３（Ｆ）に
示すようにゲート電極１１の側壁のみにＳｉＯ2 領域１
３を形成する。このＳｉＯ2 領域１３は、一般にサイド
スペーサもしくは、サイドウォールオキサイド等と呼ば
れている。
【００３６】次にＧｅをイオン注入する工程について説
明する。従来、不純物拡散層と配線層の接触抵抗を低減
する目的で形成されたＧｅ層、もしくはＳｉＧｅ層の形
成は、不純物拡散層の形成後に行われていた。本実施例
においては、以下に説明するように、不純物拡散層の形
成工程である不純物のイオン注入工程前にＧｅのイオン
注入を行う。
明する。従来、不純物拡散層と配線層の接触抵抗を低減
する目的で形成されたＧｅ層、もしくはＳｉＧｅ層の形
成は、不純物拡散層の形成後に行われていた。本実施例
においては、以下に説明するように、不純物拡散層の形
成工程である不純物のイオン注入工程前にＧｅのイオン
注入を行う。
【００３７】図４（Ｇ）に示すように、フィールド酸化
膜７、ゲート電極１１さらにその両壁に形成されたサイ
ドスペーサ１３をマスクとしてＧｅイオンのイオン注入
を行い、注入層２１を形成する。イオン注入条件は、こ
の工程の後に行う不純物のイオン注入によって得られる
不純物分布深さよりＧｅの分布範囲が浅くなるように設
定する。例えばイオン加速電圧３０〜１５０ＫｅＶ、ド
ーズ量５．０×１０13〜５．０×１０15ｉｏｎｓ／ｃｍ
2 好ましくはイオン加速電圧３０〜８０ＫｅＶ、ドーズ
量１．０〜５．０×１０14ｉｏｎｓ／ｃｍ2 さらに好ま
しくはイオン加速電圧３０ＫｅＶ、ドーズ量２．０×１
０14の条件を選択する。
膜７、ゲート電極１１さらにその両壁に形成されたサイ
ドスペーサ１３をマスクとしてＧｅイオンのイオン注入
を行い、注入層２１を形成する。イオン注入条件は、こ
の工程の後に行う不純物のイオン注入によって得られる
不純物分布深さよりＧｅの分布範囲が浅くなるように設
定する。例えばイオン加速電圧３０〜１５０ＫｅＶ、ド
ーズ量５．０×１０13〜５．０×１０15ｉｏｎｓ／ｃｍ
2 好ましくはイオン加速電圧３０〜８０ＫｅＶ、ドーズ
量１．０〜５．０×１０14ｉｏｎｓ／ｃｍ2 さらに好ま
しくはイオン加速電圧３０ＫｅＶ、ドーズ量２．０×１
０14の条件を選択する。
【００３８】続いて、図４（Ｈ）に示すように導電性を
付与するイオンであるＰイオンをイオン注入し、イオン
注入層２２を形成する。この時のイオン注入条件とし
て、例えばイオン加速電圧２０ＫｅＶ、ドーズ量５．０
×１０15ｉｏｎｓ／ｃｍ2 、４５°のイオン注入条件を
用いれば、イオン注入直後において約０．１２μｍの深
さの不純物分布を得る。
付与するイオンであるＰイオンをイオン注入し、イオン
注入層２２を形成する。この時のイオン注入条件とし
て、例えばイオン加速電圧２０ＫｅＶ、ドーズ量５．０
×１０15ｉｏｎｓ／ｃｍ2 、４５°のイオン注入条件を
用いれば、イオン注入直後において約０．１２μｍの深
さの不純物分布を得る。
【００３９】この後、ＲＴＡ（rapid thermal annealin
g ）装置を用い、基板をＮ2 雰囲気で１０秒で８００〜
１０００℃まで昇温し、この温度を１０秒保持する条件
でアニールを行う。イオン注入層２２の不純物が活性化
されるとともに、注入層が再結晶化され、図４（Ｉ）に
示す不純物拡散層２３が形成される。
g ）装置を用い、基板をＮ2 雰囲気で１０秒で８００〜
１０００℃まで昇温し、この温度を１０秒保持する条件
でアニールを行う。イオン注入層２２の不純物が活性化
されるとともに、注入層が再結晶化され、図４（Ｉ）に
示す不純物拡散層２３が形成される。
【００４０】本実施例で行ったように、不純物のイオン
注入前に行うＧｅのイオン注入は、単に不純物拡散層の
表面領域にＧｅの混入層を形成する為ばかりでなく、次
に説明するような不純物拡散層（接合）のシャロー化の
効果をもたらす。
注入前に行うＧｅのイオン注入は、単に不純物拡散層の
表面領域にＧｅの混入層を形成する為ばかりでなく、次
に説明するような不純物拡散層（接合）のシャロー化の
効果をもたらす。
【００４１】図６に、不純物拡散層の深さ方向における
不純物分布を示す。横軸が深さ、縦軸が導電性を付与す
る不純物濃度を示す。デバイスが高集積化していく中
で、不純物拡散層いわゆる接合のシャロー化が要求され
ている背景から、不純物分布幅はできるだけ浅いことが
望まれている。本実施例に相当する不純物イオン注入前
にＧｅのイオン注入を行った場合の不純物イオン注入直
後の不純物濃度分布を実線で示す。Ｇｅのイオン注入を
行わずに、結晶基板に直接不純物イオンを注入した場合
の不純物濃度分布を破線で示す。Ｇｅのイオン注入を予
め行うことにより、不純物濃度分布幅はかなり浅くな
る。
不純物分布を示す。横軸が深さ、縦軸が導電性を付与す
る不純物濃度を示す。デバイスが高集積化していく中
で、不純物拡散層いわゆる接合のシャロー化が要求され
ている背景から、不純物分布幅はできるだけ浅いことが
望まれている。本実施例に相当する不純物イオン注入前
にＧｅのイオン注入を行った場合の不純物イオン注入直
後の不純物濃度分布を実線で示す。Ｇｅのイオン注入を
行わずに、結晶基板に直接不純物イオンを注入した場合
の不純物濃度分布を破線で示す。Ｇｅのイオン注入を予
め行うことにより、不純物濃度分布幅はかなり浅くな
る。
【００４２】不純物イオンを結晶基板に直接イオン注入
すると、注入イオンが基板原子と大きな衝突をすること
なく基板結晶格子の隙間を通り基板に深く進入するチャ
ネリングが発生する。しかし、不純物イオン注入前に行
う原子量１６以上のＧｅのイオン注入は、基板表面を非
晶質化することができる。非晶質層には、規則的な結晶
格子が存在しない為、この非晶質層にイオン注入される
不純物のチャネリングは抑制されることになる。このよ
うに、本実施例ではＧｅイオン注入がＰのチャネリング
を抑制し、図６で示すような浅い接合を形成しうる。
すると、注入イオンが基板原子と大きな衝突をすること
なく基板結晶格子の隙間を通り基板に深く進入するチャ
ネリングが発生する。しかし、不純物イオン注入前に行
う原子量１６以上のＧｅのイオン注入は、基板表面を非
晶質化することができる。非晶質層には、規則的な結晶
格子が存在しない為、この非晶質層にイオン注入される
不純物のチャネリングは抑制されることになる。このよ
うに、本実施例ではＧｅイオン注入がＰのチャネリング
を抑制し、図６で示すような浅い接合を形成しうる。
【００４３】続けて、不純物拡散層形成後の工程につい
て説明する。図４（Ｉ）に示すように、常圧ＣＶＤを用
い、膜厚約１００ｎｍのＰＳＧ膜（フォスフォシリケー
トガラス）と、膜厚約６００ｎｍのＢＰＳＧ膜（ボロン
フォスフォシリケートガラス）の２層膜を有する層間絶
縁膜２４を全面に形成する。
て説明する。図４（Ｉ）に示すように、常圧ＣＶＤを用
い、膜厚約１００ｎｍのＰＳＧ膜（フォスフォシリケー
トガラス）と、膜厚約６００ｎｍのＢＰＳＧ膜（ボロン
フォスフォシリケートガラス）の２層膜を有する層間絶
縁膜２４を全面に形成する。
【００４４】この後、レジスト膜を層間絶縁膜２４上に
形成し、露光、現像によりレジストマスクを形成する。
このレジストマスクをエッチングマスクとし、エッチン
グをすることにより、層間絶縁膜２４に不純物拡散層と
配線層の接続を行う為のコンタクトホールを形成する。
レジスト膜は、この時点もしくはこの後に続く不純物拡
散層のエッチング工程の後に除去する。
形成し、露光、現像によりレジストマスクを形成する。
このレジストマスクをエッチングマスクとし、エッチン
グをすることにより、層間絶縁膜２４に不純物拡散層と
配線層の接続を行う為のコンタクトホールを形成する。
レジスト膜は、この時点もしくはこの後に続く不純物拡
散層のエッチング工程の後に除去する。
【００４５】さらに、図５（Ｊ）に示すように、このコ
ンタクトホールを形成した層間絶縁膜２４をマスクとし
て、露出している不純物拡散層の表面をＧｅの高濃度領
域が表出するようにエッチングする。エッチング条件
は、例えば平行平板形のリアクティブイオンエッチング
装置を用い、トレンチエッチングが可能な条件、例えば
ＨＢｒが１０〜１５ｓｃｃｍ、好ましくは１２ｓｃｃ
ｍ、Ｃｌ2 が２５〜３０ｓｃｃｍ、好ましくは２７ｓｃ
ｃｍの混合ガスを用い、圧力が１００〜１５０ｍｔｏｒ
ｒ好ましくは１２５ｍｔｏｒｒ、ＲＦ出力３００〜５０
０Ｗ、好ましくは４００Ｗで行う。
ンタクトホールを形成した層間絶縁膜２４をマスクとし
て、露出している不純物拡散層の表面をＧｅの高濃度領
域が表出するようにエッチングする。エッチング条件
は、例えば平行平板形のリアクティブイオンエッチング
装置を用い、トレンチエッチングが可能な条件、例えば
ＨＢｒが１０〜１５ｓｃｃｍ、好ましくは１２ｓｃｃ
ｍ、Ｃｌ2 が２５〜３０ｓｃｃｍ、好ましくは２７ｓｃ
ｃｍの混合ガスを用い、圧力が１００〜１５０ｍｔｏｒ
ｒ好ましくは１２５ｍｔｏｒｒ、ＲＦ出力３００〜５０
０Ｗ、好ましくは４００Ｗで行う。
【００４６】図７は、不純物拡散層表面のエッチング工
程前後における、深さ方向のＧｅの濃度分布を示したも
のである。図７（Ａ）は、エッチング直前におけるＧｅ
の濃度分布を示す。基板表面よりＤｃの深さに最も高い
濃度Ｃmax を持つガウス型に近い濃度分布を有する。
程前後における、深さ方向のＧｅの濃度分布を示したも
のである。図７（Ａ）は、エッチング直前におけるＧｅ
の濃度分布を示す。基板表面よりＤｃの深さに最も高い
濃度Ｃmax を持つガウス型に近い濃度分布を有する。
【００４７】エッチングする深さは、このＧｅ濃度が最
も高くなる深さＤｃとするのが最も好ましい。エッチン
グ深さのコントロールは、例えばドライエッチングの場
合、Ｇｅの発光スペクトルをモニターし、最も発光強度
の上がったポイントでエッチングを終了すればよい。ま
た、予めＧｅの不純物分布、エッチング速度を測定し
て、エッチング時間を管理することでも対処できる。
も高くなる深さＤｃとするのが最も好ましい。エッチン
グ深さのコントロールは、例えばドライエッチングの場
合、Ｇｅの発光スペクトルをモニターし、最も発光強度
の上がったポイントでエッチングを終了すればよい。ま
た、予めＧｅの不純物分布、エッチング速度を測定し
て、エッチング時間を管理することでも対処できる。
【００４８】このように不純物拡散層の表面を理想的な
深さＤｃまでエッチングすると、図７（Ｂ）に示すよう
に、不純物拡散層の表面にＧｅ濃度の最も高い領域を持
ってくることができる。
深さＤｃまでエッチングすると、図７（Ｂ）に示すよう
に、不純物拡散層の表面にＧｅ濃度の最も高い領域を持
ってくることができる。
【００４９】さらに、図５（Ｊ）に示すようにエッチン
グされた不純物拡散層の表面部分は、凹型になってい
る。この形状により実効的に接触面積を拡げることがで
き、より接触抵抗を下げることができる。
グされた不純物拡散層の表面部分は、凹型になってい
る。この形状により実効的に接触面積を拡げることがで
き、より接触抵抗を下げることができる。
【００５０】この後、図５（Ｋ）に示すように、スパッ
タリングでＴｉＮもしくは、ＷＳｉ膜等のいわゆるバリ
アメタル層３１を約５０ｎｍ程度形成する。続いて、例
えばＡｌ−Ｓｉ−Ｃｕ３組成よりなるＡｌ合金層３２を
スパッタリングで約８００ｎｍ程度形成する。
タリングでＴｉＮもしくは、ＷＳｉ膜等のいわゆるバリ
アメタル層３１を約５０ｎｍ程度形成する。続いて、例
えばＡｌ−Ｓｉ−Ｃｕ３組成よりなるＡｌ合金層３２を
スパッタリングで約８００ｎｍ程度形成する。
【００５１】基板全面にレジスト膜を形成し、露光、現
像により電極／配線パターンを有するレジストマスクを
形成する。このレジストマスクをエッチングマスクとし
て、バリアメタル層３１とＡｌ合金層３２をエッチング
する。不要となったレジストを除去し、図４（Ｌ）に示
すように所望の配線を形成する。さらに、基板全面にプ
ラズマＣＶＤを用いて、１００〜５００ｎｍ好ましくは
１５０ｎｍの膜厚を有するＰＳＧ膜と５００〜１５００
ｎｍ好ましくは１０００ｎｍの膜厚を有するＳｉＮx 膜
からなる連続膜のパッシベーション膜３３を形成する。
像により電極／配線パターンを有するレジストマスクを
形成する。このレジストマスクをエッチングマスクとし
て、バリアメタル層３１とＡｌ合金層３２をエッチング
する。不要となったレジストを除去し、図４（Ｌ）に示
すように所望の配線を形成する。さらに、基板全面にプ
ラズマＣＶＤを用いて、１００〜５００ｎｍ好ましくは
１５０ｎｍの膜厚を有するＰＳＧ膜と５００〜１５００
ｎｍ好ましくは１０００ｎｍの膜厚を有するＳｉＮx 膜
からなる連続膜のパッシベーション膜３３を形成する。
【００５２】基板全面にレジスト膜を形成し、露光、現
像によりボンディングパッド、スクライブライン等に対
応する開口を有するレジストマスクを形成する。このレ
ジストマスクをエッチングマスクとして、パッシベーシ
ョン膜をエッチングし、配線引出しの為のボンディング
パッド等の為の窓開けを行う。尚、図面中この窓開けは
省略してある。
像によりボンディングパッド、スクライブライン等に対
応する開口を有するレジストマスクを形成する。このレ
ジストマスクをエッチングマスクとして、パッシベーシ
ョン膜をエッチングし、配線引出しの為のボンディング
パッド等の為の窓開けを行う。尚、図面中この窓開けは
省略してある。
【００５３】最後に、水素雰囲気中で４００℃、３０分
程基板をアニールし、各種工程でのダメージにより、ゲ
ート酸化膜中に発生した電荷を中和する。上記実施例で
は、ＣＭＯＳトランジスタのｎチャネル部分の形成工程
のみを説明したが、ＣＭＯＳ作製工程の中では、もちろ
んｐチャネルも形成する。両チャンネルを有するＣＭＯ
Ｓ半導体装置の断面図を図１に示した。Ｓｉ結晶基板１
上のｐ型ウェル３上に上述したプロセスで形成されたｎ
チャンネル、ｎ型ウェル４１上にｐチャンネルがそれぞ
れ形成される。ｐチャンネルを形成する場合は、ｎチャ
ンネル領域等の工程に不要な部分をレジストマスクで覆
いイオン注入等を行う。導電性付与イオンとしては例え
ばＢ、ＢＦ2 を選択して注入する。Ｇｅのイオン注入、
および不純物拡散層のエッチング等の工程は、両チャン
ネルとも共通なので、同時に行うことができる。
程基板をアニールし、各種工程でのダメージにより、ゲ
ート酸化膜中に発生した電荷を中和する。上記実施例で
は、ＣＭＯＳトランジスタのｎチャネル部分の形成工程
のみを説明したが、ＣＭＯＳ作製工程の中では、もちろ
んｐチャネルも形成する。両チャンネルを有するＣＭＯ
Ｓ半導体装置の断面図を図１に示した。Ｓｉ結晶基板１
上のｐ型ウェル３上に上述したプロセスで形成されたｎ
チャンネル、ｎ型ウェル４１上にｐチャンネルがそれぞ
れ形成される。ｐチャンネルを形成する場合は、ｎチャ
ンネル領域等の工程に不要な部分をレジストマスクで覆
いイオン注入等を行う。導電性付与イオンとしては例え
ばＢ、ＢＦ2 を選択して注入する。Ｇｅのイオン注入、
および不純物拡散層のエッチング等の工程は、両チャン
ネルとも共通なので、同時に行うことができる。
【００５４】次に、第２の実施例の形成方法について説
明する。第２の実施例は、不純物拡散層の表面エッチン
グの工程が第１の実施例と異なるものである。不純物拡
散層のアニール工程までは、第１の実施例と共通する。
不純物拡散層形成後の工程について図８を参照にして以
下に説明する。
明する。第２の実施例は、不純物拡散層の表面エッチン
グの工程が第１の実施例と異なるものである。不純物拡
散層のアニール工程までは、第１の実施例と共通する。
不純物拡散層形成後の工程について図８を参照にして以
下に説明する。
【００５５】図８（Ａ）に示すように、第１の実施例と
同様な工程を経て、ｐ型ウェル層３、フィールド酸化膜
７、チャンネルストップ領域８、ゲート電極１１、不純
物拡散層２３等を形成した基板全面に、ＳｉＯ2 膜をＣ
ＶＤあるいは、スパッタリングで形成する。さらにレジ
スト膜を全面に形成し、露光、現像工程を経てレジスト
マスクを形成する。このレジストマスクをエッチングマ
スクとしてこのＳｉＯ 2 膜をドライエッチングする。ウ
ェットエッチングであってもよい。
同様な工程を経て、ｐ型ウェル層３、フィールド酸化膜
７、チャンネルストップ領域８、ゲート電極１１、不純
物拡散層２３等を形成した基板全面に、ＳｉＯ2 膜をＣ
ＶＤあるいは、スパッタリングで形成する。さらにレジ
スト膜を全面に形成し、露光、現像工程を経てレジスト
マスクを形成する。このレジストマスクをエッチングマ
スクとしてこのＳｉＯ 2 膜をドライエッチングする。ウ
ェットエッチングであってもよい。
【００５６】こうして、不純物拡散層以外の部分、特に
ゲート電極上にＳｉＯ2 膜のエッチングマスク５１を形
成する。尚、エッチングマスクの材料はＳｉＮx 膜等で
もよい。
ゲート電極上にＳｉＯ2 膜のエッチングマスク５１を形
成する。尚、エッチングマスクの材料はＳｉＮx 膜等で
もよい。
【００５７】次に、図８（Ｂ）に示すように、基板全面
にＣｌ2 、Ｏ2 、ＳＦ6 、ＨＢｒ等の混合ガスを用いて
ドライエッチングを行う。エッチングマスクによる被覆
がされていない不純物拡散層表面全域がエッチングされ
る。第１の実施例と同様に、Ｇｅ濃度がほぼ最も高い深
さまでエッチングする。
にＣｌ2 、Ｏ2 、ＳＦ6 、ＨＢｒ等の混合ガスを用いて
ドライエッチングを行う。エッチングマスクによる被覆
がされていない不純物拡散層表面全域がエッチングされ
る。第１の実施例と同様に、Ｇｅ濃度がほぼ最も高い深
さまでエッチングする。
【００５８】図８（Ｃ）に示すように、基板全面に層間
絶縁膜２４を形成する。エッチングマスク５１は、層間
絶縁膜と同種の材料である為、特にエッチング除去する
必要はない。この後に続く、コンタクトホール、配線
層、パッシベーション膜等の形成工程は、第１の実施例
と同じ工程条件を用いる。勿論、第１の実施例で層間絶
縁膜にコンタクトホールを形成後に行う不純物拡散層の
エッチングは、すでに上記工程で行っているので省略さ
れる。図９に最終工程を経たＣＭＯＳ半導体装置のｎチ
ャンネル部分の断面図を示した。
絶縁膜２４を形成する。エッチングマスク５１は、層間
絶縁膜と同種の材料である為、特にエッチング除去する
必要はない。この後に続く、コンタクトホール、配線
層、パッシベーション膜等の形成工程は、第１の実施例
と同じ工程条件を用いる。勿論、第１の実施例で層間絶
縁膜にコンタクトホールを形成後に行う不純物拡散層の
エッチングは、すでに上記工程で行っているので省略さ
れる。図９に最終工程を経たＣＭＯＳ半導体装置のｎチ
ャンネル部分の断面図を示した。
【００５９】このように、第２の実施例では、不純物拡
散層をエッチングする際、比較的広い領域をエッチング
することになるので、トレンチエッチング条件に限定さ
れず、等方性のエッチング条件を用いることができる。
よって、ウェットエッチングを行うことも可能である。
散層をエッチングする際、比較的広い領域をエッチング
することになるので、トレンチエッチング条件に限定さ
れず、等方性のエッチング条件を用いることができる。
よって、ウェットエッチングを行うことも可能である。
【００６０】尚、図８（Ｂ）に示すように、不純物拡散
層表面全体をエッチングする場合は、配線層の接続部も
平坦なものとなるが、不純物拡散層と配線の接続部分の
みが開口しているエッチングマスクを用いれば、第１の
実施例と同様に接続部に凹型のエッチング形状を形成で
き、接触面積を拡げることもできる。
層表面全体をエッチングする場合は、配線層の接続部も
平坦なものとなるが、不純物拡散層と配線の接続部分の
みが開口しているエッチングマスクを用いれば、第１の
実施例と同様に接続部に凹型のエッチング形状を形成で
き、接触面積を拡げることもできる。
【００６１】また、上記エッチングは、不純物のイオン
注入直後に行うものであってもよい。この場合は、エッ
チング終了後にイオン注入層のアニールを行うこととす
る。第３の実施例について説明する。図１０にそのＣＭ
ＯＳ半導体装置のｎチャンネル部の断面構造図を示す。
バリアメタル層３１の下層に、配線層の第１層として、
Ｇｅ単層膜６１を有する。形成方法は、前述した第１の
実施例の作成方法に準じるが、バリアメタル形成工程の
前に、スパッタリングもしくは、ＣＶＤにより数１０か
ら数１００ÅのＧｅの単層薄膜を形成する工程がこれに
加わる。この実施例においては不純物拡散層と配線層の
接続部分に確実にバンドギャプの小さいＧｅの層を形成
できる。
注入直後に行うものであってもよい。この場合は、エッ
チング終了後にイオン注入層のアニールを行うこととす
る。第３の実施例について説明する。図１０にそのＣＭ
ＯＳ半導体装置のｎチャンネル部の断面構造図を示す。
バリアメタル層３１の下層に、配線層の第１層として、
Ｇｅ単層膜６１を有する。形成方法は、前述した第１の
実施例の作成方法に準じるが、バリアメタル形成工程の
前に、スパッタリングもしくは、ＣＶＤにより数１０か
ら数１００ÅのＧｅの単層薄膜を形成する工程がこれに
加わる。この実施例においては不純物拡散層と配線層の
接続部分に確実にバンドギャプの小さいＧｅの層を形成
できる。
【００６２】第４の実施例について図１１を用いて説明
する。図１１に示すように、図１にすでに示したＣＭＯ
Ｓ半導体装置のｎチャンネル部、ｐチャンネル部の両側
には、フィールド酸化膜をはさみ各ウェルと配線層とを
接続するいわゆるウェルコンタクトが形成されている
（図中αで示す部分）。このウェルコンタクト部分も実
施例１に示したソース、ドレイン部分と配線層との接続
部分と同様な方法で低抵抗な接続部を形成することがで
きる。
する。図１１に示すように、図１にすでに示したＣＭＯ
Ｓ半導体装置のｎチャンネル部、ｐチャンネル部の両側
には、フィールド酸化膜をはさみ各ウェルと配線層とを
接続するいわゆるウェルコンタクトが形成されている
（図中αで示す部分）。このウェルコンタクト部分も実
施例１に示したソース、ドレイン部分と配線層との接続
部分と同様な方法で低抵抗な接続部を形成することがで
きる。
【００６３】例えば、各ウェルの表面層部分に、Ｇｅを
注入する。この後、各ウェルと同じ導電型の不純物のイ
オンドーピングを行い、さらにアニール処理を行う。こ
うしてウェル表面層に周囲のウェル濃度より高濃度の不
純物拡散層７１を形成する。この後、ウェルの表面部分
をエッチングし、表面にＧｅの高濃度領域を表出させ
る。配線層は、コンタクトホールを介して高濃度Ｇｅの
表面層に接続される。
注入する。この後、各ウェルと同じ導電型の不純物のイ
オンドーピングを行い、さらにアニール処理を行う。こ
うしてウェル表面層に周囲のウェル濃度より高濃度の不
純物拡散層７１を形成する。この後、ウェルの表面部分
をエッチングし、表面にＧｅの高濃度領域を表出させ
る。配線層は、コンタクトホールを介して高濃度Ｇｅの
表面層に接続される。
【００６４】ウェルコンタクトの作製は、第１の実施例
であるソース、ドレイン部分と並行して行われ、同時に
形成できるものは、同時に形成される。よって、イオン
注入条件、不純物材料、配線材料等の具体的作製条件
は、実施例１の条件と同じものを用いてよい。
であるソース、ドレイン部分と並行して行われ、同時に
形成できるものは、同時に形成される。よって、イオン
注入条件、不純物材料、配線材料等の具体的作製条件
は、実施例１の条件と同じものを用いてよい。
【００６５】以上４つの実施例について説明したが、各
配線形成工程において、高温スパッタ法を用いたＡｌの
リフローや、ＣＶＤ法によるＷ膜の作成等平坦化工程を
組み合わせてもよい。尚、本発明は上記した実施例に制
限されるものではない。例えば、種々の材料の変更、改
良、組み合わせ等が可能なことは当業者に自明であろ
う。
配線形成工程において、高温スパッタ法を用いたＡｌの
リフローや、ＣＶＤ法によるＷ膜の作成等平坦化工程を
組み合わせてもよい。尚、本発明は上記した実施例に制
限されるものではない。例えば、種々の材料の変更、改
良、組み合わせ等が可能なことは当業者に自明であろ
う。
【００６６】
【発明の効果】本発明によれば、Ｓｉ基板中の不純物拡
散層と配線層の接触面に、Ｇｅ／Ｓｉ比率の高い即ちΦ
Bn、ΦBpを小さくできる。また、その接触面を凹型と
し、実効的に接触面積を拡げることができる。これらの
効果により不純物拡散層と配線層の接触抵抗を下げるこ
ともできる。
散層と配線層の接触面に、Ｇｅ／Ｓｉ比率の高い即ちΦ
Bn、ΦBpを小さくできる。また、その接触面を凹型と
し、実効的に接触面積を拡げることができる。これらの
効果により不純物拡散層と配線層の接触抵抗を下げるこ
ともできる。
【００６７】また、同時にＧｅのイオン注入層は、不純
物イオン注入時におこるチャネリングを抑制し、不純物
拡散層の深さを浅くすることができる。
物イオン注入時におこるチャネリングを抑制し、不純物
拡散層の深さを浅くすることができる。
【図１】本発明の第１の実施例によるＣＭＯＳ半導体装
置を示す断面図である。
置を示す断面図である。
【図２】本発明の第１の実施例によるＣＭＯＳ半導体装
置の作成工程を示す断面図である。
置の作成工程を示す断面図である。
【図３】本発明の第１の実施例によるＣＭＯＳ半導体装
置の作成工程を示す断面図である。
置の作成工程を示す断面図である。
【図４】本発明の第１の実施例によるＣＭＯＳ半導体装
置の作成工程を示す断面図である。
置の作成工程を示す断面図である。
【図５】本発明の第１の実施例によるＣＭＯＳ半導体装
置の作成工程を示す断面図である。
置の作成工程を示す断面図である。
【図６】不純物拡散層における不純物の深さ方向の濃度
分布を示すグラフである。
分布を示すグラフである。
【図７】不純物拡散層におけるＧｅの深さ方向の濃度分
布を示すグラフである。
布を示すグラフである。
【図８】第２の実施例によるＣＭＯＳ半導体装置の作成
工程を示す断面図である。
工程を示す断面図である。
【図９】第２の実施例によるＣＭＯＳ半導体装置を示す
断面図である。
断面図である。
【図１０】第３の実施例によるＣＭＯＳ半導体装置を示
す断面図である。
す断面図である。
【図１１】第４の実施例によるＣＭＯＳ半導体装置を示
す断面図である。
す断面図である。
１・・・Ｓｉ基板、２、２ａ・・・ＳｉＯ2 膜、３’・
・・イオン注入層、３・・・ｐ型ウェル、４・・・Ｓｉ
Ｎx 膜パターン、５・・・レジストマスク、６・・・イ
オン注入層、７・・・フィールド酸化膜、８・・・チャ
ンネルストップ領域、９・・・イオン注入層、１１・・
・ゲート電極、１２・・・イオン注入層、１３・・・サ
イドスペーサ、２１・・・イオン注入層、２２・・・イ
オン注入層、２３・・・拡散層、２４・・・層間絶縁
膜、３１・・・バリアメタル、３２・・・Ａｌ合金、３
３・・・パッシベーション膜、４１・・・ｎ型ウェル、
５１・・・エッチングマスク、６１・・・Ｇｅ膜、７１
・・・不純物拡散層、α・・・ウェルコンタクト。
・・イオン注入層、３・・・ｐ型ウェル、４・・・Ｓｉ
Ｎx 膜パターン、５・・・レジストマスク、６・・・イ
オン注入層、７・・・フィールド酸化膜、８・・・チャ
ンネルストップ領域、９・・・イオン注入層、１１・・
・ゲート電極、１２・・・イオン注入層、１３・・・サ
イドスペーサ、２１・・・イオン注入層、２２・・・イ
オン注入層、２３・・・拡散層、２４・・・層間絶縁
膜、３１・・・バリアメタル、３２・・・Ａｌ合金、３
３・・・パッシベーション膜、４１・・・ｎ型ウェル、
５１・・・エッチングマスク、６１・・・Ｇｅ膜、７１
・・・不純物拡散層、α・・・ウェルコンタクト。
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(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/3205
H01L 21/321
H01L 21/768
H01L 21/3213
H01L 21/265
H01L 29/78
Claims (5)
- 【請求項１】 （ａ）Ｓｉ基板に、Ｇｅをイオン注入
し、Ｇｅ注入領域を形成する工程と、 （ｂ）該Ｇｅ注入領域に不純物をイオン注入して不純物
拡散層を形成する工程と、 （ｃ）該工程（ｂ）の後に、該Ｓｉ基板上に層間絶縁膜
を形成する工程と、 （ｄ）該工程（ｃ）の後に、該不純物拡散層上の該層間
絶縁膜にコンタクトホールを形成する工程と、 （ｅ）該不純物拡散層の表面領域をエッチングし、エッ
チング後における該不純物拡散層の表面におけるＧｅ濃
度をエッチング前の該不純物拡散層表面におけるＧｅ濃
度より高くするエッチング工程と、 （ｆ）該エッチング工程後の該不純物拡散層の表面に接
続される配線層を形成する工程と、 を有する半導体装置の製造方法。 - 【請求項２】 （ｇ）Ｓｉ基板の、第１導電型を有する
Ｓｉ結晶領域にＧｅをイオン注入し、非晶質層を形成す
る工程と、 （ｈ）第１導電型と逆の導電型を有する不純物を該非晶
質層にイオン注入し、イオン注入層を形成する工程と、 （ｉ）該イオン注入層を加熱し、該非晶質層を再結晶化
し、該不純物を活性化して不純物拡散層を形成する工程
と、 （ｊ）該工程（ｉ）の後に、該Ｓｉ基板上に層間絶縁膜
を形成する工程と、 （ｋ）該工程（ｊ）の後に、該不純物拡散層上の該層間
絶縁膜にコンタクトホールを形成する工程と、 （ｌ）該不純物拡散層の表面領域をエッチングし、エッ
チング後における該不純物拡散層の表面におけるＧｅ濃
度をエッチング前の該不純物拡散層表面におけるＧｅ濃
度より高くしたエッチング面を形成するエッチング工程
と、 （ｍ）該エッチング面に接続される配線層を形成する工
程と、 を有する半導体装置の製造方法。 - 【請求項３】 該エッチング工程において、エッチング
する深さが、該イオン注入によって得られる深さ方向の
Ｇｅ濃度分布において、ほぼ最も高いＧｅ濃度を示す深
さである請求項１もしくは２に記載の半導体装置の製造
方法。 - 【請求項４】 該エッチング工程に先立って、該層間絶
縁膜を形成する工程が実施され、 該エッチング工程において、エッチングされる該不純物
拡散層の表面領域が該層間絶縁膜で被覆されていない領
域である請求項１から３のいずれかに記載の半導体装置
の製造方法。 - 【請求項５】 該配線層を形成する工程において、該配
線層が複数の層を含み、第１層としてＧｅの単層膜を形
成する請求項１から４のいずれかに記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32760194A JP3384158B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32760194A JP3384158B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002311746A Division JP3778156B2 (ja) | 2002-10-25 | 2002-10-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186172A JPH08186172A (ja) | 1996-07-16 |
| JP3384158B2 true JP3384158B2 (ja) | 2003-03-10 |
Family
ID=18200885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32760194A Expired - Fee Related JP3384158B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3384158B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1650796A3 (fr) * | 2004-10-20 | 2010-12-08 | STMicroelectronics (Crolles 2) SAS | Procédé de prise de contact sur une région d'un circuit intégré, en particulier sur les électrodes d'un transistor |
| JP4534164B2 (ja) * | 2006-07-25 | 2010-09-01 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2008098378A (ja) * | 2006-10-11 | 2008-04-24 | Tokyo Electron Ltd | 薄膜形成方法及び薄膜の積層構造 |
-
1994
- 1994-12-28 JP JP32760194A patent/JP3384158B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08186172A (ja) | 1996-07-16 |
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