JPS5817657A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5817657A JPS5817657A JP56115069A JP11506981A JPS5817657A JP S5817657 A JPS5817657 A JP S5817657A JP 56115069 A JP56115069 A JP 56115069A JP 11506981 A JP11506981 A JP 11506981A JP S5817657 A JPS5817657 A JP S5817657A
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- well
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、例えばＣＭＯＢ（Ｏｏｍ−ｐｘｅ
ｍｅｎｔａｒｙ Ｍ Ｏ８）に関するものである。
ｍｅｎｔａｒｙ Ｍ Ｏ８）に関するものである。
ＣＭＯＢとして、例えばＰ型シリコン基板の一主面側く
形成されたＮ型ウェルにＰチャネルＭ工ＥｉｌＰ］！Ｔ
（Ｍｅｔａｌ工ｎ５ｕ１４ｔｏｒ ８ｅｌｎｉＱＯｎｄ
ｕｃｔＯｒＦｉｅｉ １ｆｆｅｃｔ ＴｒａｎＪｉ８ｔ
Ｏｒ ） カ設けられ、Ｐ型シリコン側にはＮチャネル
ＭＩＳＦＩＴが設けられたものが考えられる。この場合
、Ｎ型ウェルを形成するに際し、そのウェル形状に対応
したパターンにイオン注入技術でリンを打込み、引伸し
拡散を行なうと、次のような問題点があることが判明し
た。即ち、Ｎ型ウェルは単にリンの引伸し拡散によって
形成場れるから、ＰチャネルＭＩ８ＦＩＴのＰ 型ソー
ス及びドレイン領域の深場以下の表面部分（言い換えれ
ばチャネル部）のリン濃度はそれ程高くはなく、例えば
１０１６ｍ”程度にしかならない。ところが、微細パタ
ーン化に伴なってＭ工８ＦＩＣＴのチャネル長を短かく
する場合、そのしきい値電圧（ｖｔｈ ）か急激に低下
する現象（ショートチャネル効果）が生じるが、上記の
如き表面濃度の構造ではショートチャネル効果を防止で
きないことが分った。一方、この現象を防止するために
、Ｎ型ウェル自体を高不純物濃度にすることが考えられ
るが、ショートチャネル効果は一応抑制できるとしても
、ウェル濃度が高いことからＰ 型ソース又はドレイン
領域とウエルとの間の接合容量が大きくなってしまい、
ＩＦＲ丁動作時の遅れ時間（ａｓｓａｙ ｔ４ｍｅ ）
が長くなって高速動作にとって不都合となることも分っ
た。
形成されたＮ型ウェルにＰチャネルＭ工ＥｉｌＰ］！Ｔ
（Ｍｅｔａｌ工ｎ５ｕ１４ｔｏｒ ８ｅｌｎｉＱＯｎｄ
ｕｃｔＯｒＦｉｅｉ １ｆｆｅｃｔ ＴｒａｎＪｉ８ｔ
Ｏｒ ） カ設けられ、Ｐ型シリコン側にはＮチャネル
ＭＩＳＦＩＴが設けられたものが考えられる。この場合
、Ｎ型ウェルを形成するに際し、そのウェル形状に対応
したパターンにイオン注入技術でリンを打込み、引伸し
拡散を行なうと、次のような問題点があることが判明し
た。即ち、Ｎ型ウェルは単にリンの引伸し拡散によって
形成場れるから、ＰチャネルＭＩ８ＦＩＴのＰ 型ソー
ス及びドレイン領域の深場以下の表面部分（言い換えれ
ばチャネル部）のリン濃度はそれ程高くはなく、例えば
１０１６ｍ”程度にしかならない。ところが、微細パタ
ーン化に伴なってＭ工８ＦＩＣＴのチャネル長を短かく
する場合、そのしきい値電圧（ｖｔｈ ）か急激に低下
する現象（ショートチャネル効果）が生じるが、上記の
如き表面濃度の構造ではショートチャネル効果を防止で
きないことが分った。一方、この現象を防止するために
、Ｎ型ウェル自体を高不純物濃度にすることが考えられ
るが、ショートチャネル効果は一応抑制できるとしても
、ウェル濃度が高いことからＰ 型ソース又はドレイン
領域とウエルとの間の接合容量が大きくなってしまい、
ＩＦＲ丁動作時の遅れ時間（ａｓｓａｙ ｔ４ｍｅ ）
が長くなって高速動作にとって不都合となることも分っ
た。
従って、本発明の目的け、特にＭより ＩＦＩＣＴＩ−
設けるウェルにかいて、拡散係数の異なる少なくとも２
稲の不純物の拡散によって不純物濃度をコントロールし
、表面部分を高不純物濃度にしてしきい値電圧等の変動
をなくシ、かつそれより深い部分を低不純物濃度にして
接合容量を小名くすることＫある。
設けるウェルにかいて、拡散係数の異なる少なくとも２
稲の不純物の拡散によって不純物濃度をコントロールし
、表面部分を高不純物濃度にしてしきい値電圧等の変動
をなくシ、かつそれより深い部分を低不純物濃度にして
接合容量を小名くすることＫある。
以下、本発明ｔ−０ＭＯ８に適用した実施例を図面につ
いて述べる。
いて述べる。
第１図は、本実施例によるＣＭＯＢ構造を示すものであ
る。このＣＭ ０．８ｉｊ例えばインバータとして機能
するものであって、Ｐ型シリコン基板１の一主ｍ１ｌＫ
形成されたＮ型ウェル２にＰチャネルＭＩ８Ｆ１ｃＴＱ
Ｐｆｉｌ、ｙ型シリニア ７１ ＆ＣＭチャネルＭ工８
ＦＩＴＱＮが設けられている。ＩＦＥＴｑ、はソース又
はドレイン領域としてのＰ 型拡散領域３、番とゲート
酸化ｉＩｇｓ上のポリシリコンゲート電極６とからなり
、ｉたＦＫＴＱ、もソース又はドレイン領域としてのＮ
型拡散領域７．８とゲート酸化膜５上のポリシリコン
ゲート電極９とからなっている。両Ｍ工８ＦＢＴＱｐ、
Ｑｌの各ゲート電極６．９には共通の入力が加えられ、
また各ドレイン領域６．９からけアルミニウム配＠１０
によって出力が取出嘔れる。また、素子分離用のフィー
ルドＳｉｎ、膜１１下では、基板側に＋ Ｐ 型チャネルストッパ１２が、ウェル２ ＠ＶＣＮ”
型チャネルストッパ１３が形Ｈ，もれている。なお、１
４ｉｊポリシリコンゲ一ト電極表面の８１（ｈ膜、１５
Ｆｉリンシリケートガラス膜、１６及び１７は各ＭＩ８
１ＦＦｉＴのソース領域４．７のフルミニラム配線であ
る。
る。このＣＭ ０．８ｉｊ例えばインバータとして機能
するものであって、Ｐ型シリコン基板１の一主ｍ１ｌＫ
形成されたＮ型ウェル２にＰチャネルＭＩ８Ｆ１ｃＴＱ
Ｐｆｉｌ、ｙ型シリニア ７１ ＆ＣＭチャネルＭ工８
ＦＩＴＱＮが設けられている。ＩＦＥＴｑ、はソース又
はドレイン領域としてのＰ 型拡散領域３、番とゲート
酸化ｉＩｇｓ上のポリシリコンゲート電極６とからなり
、ｉたＦＫＴＱ、もソース又はドレイン領域としてのＮ
型拡散領域７．８とゲート酸化膜５上のポリシリコン
ゲート電極９とからなっている。両Ｍ工８ＦＢＴＱｐ、
Ｑｌの各ゲート電極６．９には共通の入力が加えられ、
また各ドレイン領域６．９からけアルミニウム配＠１０
によって出力が取出嘔れる。また、素子分離用のフィー
ルドＳｉｎ、膜１１下では、基板側に＋ Ｐ 型チャネルストッパ１２が、ウェル２ ＠ＶＣＮ”
型チャネルストッパ１３が形Ｈ，もれている。なお、１
４ｉｊポリシリコンゲ一ト電極表面の８１（ｈ膜、１５
Ｆｉリンシリケートガラス膜、１６及び１７は各ＭＩ８
１ＦＦｉＴのソース領域４．７のフルミニラム配線であ
る。
このＣＭＯＢにおいて特徴的なことは、ＰチャネルＭ工
８ＦＥＴＱｐｌ”設けるＮ型ウェル２の表面領域のうち
、深さ約０．５μ倶までの表面部分が高濃度Ｎ 型領域
１Ｂになっていることである。
８ＦＥＴＱｐｌ”設けるＮ型ウェル２の表面領域のうち
、深さ約０．５μ倶までの表面部分が高濃度Ｎ 型領域
１Ｂになっていることである。
このＮ 型領域１８は、Ｐ 型能動領域３及び４とほぼ
同程度であってＦＫＴＱＰのチャネル部のはぼ全体を占
めている。そしてこのＮ 型領域ＩＢは、後述するウェ
ル２の形成時に拡散係数の小さい不純物（ｆ！ｌえば砒
素）のイオン打込みによって形成されたものであり、他
方ウェル２自体は、同工程で拡散係数の大きい不純物（
例えばリン）のイオン打込みによって３〜４μｍの深場
に形成チれたものである。
同程度であってＦＫＴＱＰのチャネル部のはぼ全体を占
めている。そしてこのＮ 型領域ＩＢは、後述するウェ
ル２の形成時に拡散係数の小さい不純物（ｆ！ｌえば砒
素）のイオン打込みによって形成されたものであり、他
方ウェル２自体は、同工程で拡散係数の大きい不純物（
例えばリン）のイオン打込みによって３〜４μｍの深場
に形成チれたものである。
従って、Ｎ＋型領領域１Ｂ存在によって、Ｍ工ｓｙｍ丁
ＱＰのチャネル長を短かくしてもその特性を決めるチャ
ネル部の表面濃度が高くなっているから、しきい値電圧
がチャネル長により変動する割合が低減せしめられ、既
述した如きショートチャネル効果を抑制することができ
る。この場合、Ｎ＋型領領域１８０．５μ情と充分に深
いことか必要不可欠であｐ、仮に例えば０．１μ情程度
の法名にしか形ｇ−ａれていなければショートチャネル
効果を回避することは不可話である。本実施例では、Ｈ
型領域１８７Ｆ−ウエル２の拡散形成と同時に不＋ 線動の引伸し拡散によって形成しているから、光分な深
場ＯＮ＋型領域【作業性良く形層できる。
ＱＰのチャネル長を短かくしてもその特性を決めるチャ
ネル部の表面濃度が高くなっているから、しきい値電圧
がチャネル長により変動する割合が低減せしめられ、既
述した如きショートチャネル効果を抑制することができ
る。この場合、Ｎ＋型領領域１８０．５μ情と充分に深
いことか必要不可欠であｐ、仮に例えば０．１μ情程度
の法名にしか形ｇ−ａれていなければショートチャネル
効果を回避することは不可話である。本実施例では、Ｈ
型領域１８７Ｆ−ウエル２の拡散形成と同時に不＋ 線動の引伸し拡散によって形成しているから、光分な深
場ＯＮ＋型領域【作業性良く形層できる。
これに反し、チャネル部に対し単に不純物をイオン打込
みして同様のＮ 型領域を形成しようとしても、その打
込みエネルギーの制約からぜいぜい０．１μ惧程度のｖ
ｌ嘔にしかならず、しかもそのイオン打込み用のマスク
の作成作業を追加せねばならず、工数が増えてしまう。
みして同様のＮ 型領域を形成しようとしても、その打
込みエネルギーの制約からぜいぜい０．１μ惧程度のｖ
ｌ嘔にしかならず、しかもそのイオン打込み用のマスク
の作成作業を追加せねばならず、工数が増えてしまう。
第２図には、第１図のＶ工８ＰＩＴＱ、Ｐにおける基板
深場方向の不純物濃度分布が示逼れている。
深場方向の不純物濃度分布が示逼れている。
これによれば、上記したように、深さ４μ情程度のＮ型
ウェルはリン等の拡散係数の大きい不純物Ｉの拡散によ
って形Ｍｔ嘔れるが、深さ０．５μ慣の表面部分は不純
物■に加えて拡散係数の小さい砒素等の不純動用の拡散
によって形成場れており、その濃度は１０１″ｃＩａ”
ｆかなり越えていて他のウェル部分より著しく高く
なっている。
ウェルはリン等の拡散係数の大きい不純物Ｉの拡散によ
って形Ｍｔ嘔れるが、深さ０．５μ慣の表面部分は不純
物■に加えて拡散係数の小さい砒素等の不純動用の拡散
によって形成場れており、その濃度は１０１″ｃＩａ”
ｆかなり越えていて他のウェル部分より著しく高く
なっている。
また、本実施例の別の特徴は、Ｎ 型領域１Ｂ＃ｉｐ＋
型能動領域３．４と？１は同程度の深場であり、これら
の能動領域３．４の底辺が比較的低濃度のＮｉｌ領域２
と接していることである。もしくは上記能動領域３，４
の底辺がＫ 型領域１８と接していてもこのＮ 型領域
１Ｂは上記能動領域３．４よりも僅かしか深くないこと
である。このため、Ｐ 型能動領域とＨ型ウェルとのＰ
Ｍ接合から動作時に空乏層が伸び易くなり、その接合容
量を小感〈することができる。これは、Ｆ？ｔＴＱＰの
遅れ時間を短かくする上で有利であり、充分な高速動作
が可能であることを意味している。
型能動領域３．４と？１は同程度の深場であり、これら
の能動領域３．４の底辺が比較的低濃度のＮｉｌ領域２
と接していることである。もしくは上記能動領域３，４
の底辺がＫ 型領域１８と接していてもこのＮ 型領域
１Ｂは上記能動領域３．４よりも僅かしか深くないこと
である。このため、Ｐ 型能動領域とＨ型ウェルとのＰ
Ｍ接合から動作時に空乏層が伸び易くなり、その接合容
量を小感〈することができる。これは、Ｆ？ｔＴＱＰの
遅れ時間を短かくする上で有利であり、充分な高速動作
が可能であることを意味している。
更に、上記の如くウェルの表面濃度がＮ 型領域ＩＢに
よって高くなっていることに関連した別の効果が得られ
る。つまり、Ｎ 型領域１Ｂはウェル２と同一工程でイ
オン打込み→引伸し拡散により形成されたものであるか
ら、ウェル２の表面全体が一様に高濃度化逼れることに
な９、従ってフィールド８１０３膜１１の選択的成長時
にその直下に集合（ｐｉｌｅ −ｕｐ ）するＮ型不純
物も高濃度となる。このため、その集合によって形成ち
れ九Ｍ”ｌｌチャネルストッパ１３の不純物濃度が高く
なるから、寄生ＭＯ８が生じ難く、寄生チャネルの発生
を光分に防止する上で有利である。
よって高くなっていることに関連した別の効果が得られ
る。つまり、Ｎ 型領域１Ｂはウェル２と同一工程でイ
オン打込み→引伸し拡散により形成されたものであるか
ら、ウェル２の表面全体が一様に高濃度化逼れることに
な９、従ってフィールド８１０３膜１１の選択的成長時
にその直下に集合（ｐｉｌｅ −ｕｐ ）するＮ型不純
物も高濃度となる。このため、その集合によって形成ち
れ九Ｍ”ｌｌチャネルストッパ１３の不純物濃度が高く
なるから、寄生ＭＯ８が生じ難く、寄生チャネルの発生
を光分に防止する上で有利である。
次に、第１図の構造の作成工程を第３図について順次説
明する。
明する。
まず＄３Ａ図のように％Ｐ型シリコン基板１のσ主面を
熱酸化処理するか或いは化学的気相成長技術（０１７Ｄ
）によタテ８１０ｍ膜１９ｔ−成長ぞしめ、これを公
知のフォトエツチングでパターニングしてに型ウェル用
の開口２ｏを形成する。
熱酸化処理するか或いは化学的気相成長技術（０１７Ｄ
）によタテ８１０ｍ膜１９ｔ−成長ぞしめ、これを公
知のフォトエツチングでパターニングしてに型ウェル用
の開口２ｏを形成する。
次いで＃１３Ｂ図のように、８１ｏ３膜１９にマｘりと
して全面にリンイオ、７２１を照射し、その開口２０下
にリン打込み領域２２會浅く形成する。
して全面にリンイオ、７２１を照射し、その開口２０下
にリン打込み領域２２會浅く形成する。
このドーズ量は３Ｘ１０”ｍ−” 程度であってよい。
次いで第３Ｃ図のように、同じ８１（ｈ１１９にマスク
として今度は砒素のイオンビーム２３會照射し、その開
口２０下に上記のリン打込みと同一領域に例えばｌＸｌ
０”ｍ ”程度のドーズ量で砒素を重ねて打込む。こ
のリン及び砒素の２に打込み領域は図面中２４で示され
ている。
として今度は砒素のイオンビーム２３會照射し、その開
口２０下に上記のリン打込みと同一領域に例えばｌＸｌ
０”ｍ ”程度のドーズ量で砒素を重ねて打込む。こ
のリン及び砒素の２に打込み領域は図面中２４で示され
ている。
次いで１ｌａＤ図のように、第３０図の状態で表面を熱
酸化することによって開口２０位置にある基板１の表面
に厚もａｏｏｏＸ程度の８１０．膜２５を成長させる。
酸化することによって開口２０位置にある基板１の表面
に厚もａｏｏｏＸ程度の８１０．膜２５を成長させる。
この結果、８１ｏ２膜１９と２５との間においては、基
板１自体に１５００Ａ程度の段差２６が生じるが、この
段差は後の活性領域を決めるマスクの作成工程の基準線
（マスク合せガイド）として重要な働きがある。
板１自体に１５００Ａ程度の段差２６が生じるが、この
段差は後の活性領域を決めるマスクの作成工程の基準線
（マスク合せガイド）として重要な働きがある。
次いで第３Ｅ図のように、 ８１（ｈ膜１９及び２５を
エツチングで除去した後、第３Ｆ図のように全面を酸化
性雰囲気中で熱処理し、全面に厚嘔１０００ム程度の８
１０雪膜２７？成長嘔ゼる。この８１０、膜２７には、
上記した基板１の段差２６に対応した段差２Ｂが形成ち
れる。
エツチングで除去した後、第３Ｆ図のように全面を酸化
性雰囲気中で熱処理し、全面に厚嘔１０００ム程度の８
１０雪膜２７？成長嘔ゼる。この８１０、膜２７には、
上記した基板１の段差２６に対応した段差２Ｂが形成ち
れる。
次いで第３Ｇ図のように、例えば１２００℃で６時間、
不活性雰囲気（Ｎ雪）中で熱処理を施丁ことによって、
イオン打込み領域２４中の各不純物を拡散（引伸し拡散
）させる。これによって、拡散係数の大きいリンは３〜
４μｍと深く拡散してＨ型ウェル２を形成する一方、拡
散係数の小δい砒素は０．５μ惧程度までしか拡散しな
い友めにウェル２の表面部分では砒素及びリンが混在し
た深場０．５μ惧程度の高濃度領域１Ｂが一様に形成さ
れることになる。
不活性雰囲気（Ｎ雪）中で熱処理を施丁ことによって、
イオン打込み領域２４中の各不純物を拡散（引伸し拡散
）させる。これによって、拡散係数の大きいリンは３〜
４μｍと深く拡散してＨ型ウェル２を形成する一方、拡
散係数の小δい砒素は０．５μ惧程度までしか拡散しな
い友めにウェル２の表面部分では砒素及びリンが混在し
た深場０．５μ惧程度の高濃度領域１Ｂが一様に形成さ
れることになる。
次いで＄３１（図のように、ＯＶＤによって全面に窒化
シリコン膜を成長路ゼ、上記Ｓｉｎ、膜２７の段差２８
ｔ−基準として作成したフォトマスク管用いたフォトエ
ツチングによって窒化シリコン膜ヲハターニングし、各
ＭＩｆｌｌＦＫＴの活性領域を決める窒化シリコン膜の
耐酸化マスク２９．３０を夫々形成する。
シリコン膜を成長路ゼ、上記Ｓｉｎ、膜２７の段差２８
ｔ−基準として作成したフォトマスク管用いたフォトエ
ツチングによって窒化シリコン膜ヲハターニングし、各
ＭＩｆｌｌＦＫＴの活性領域を決める窒化シリコン膜の
耐酸化マスク２９．３０を夫々形成する。
次いで第３工図のように、Ｎ型ウェル２上のみを公知の
方法に従ってフォトレジスト３１で覆い、この状態でポ
ロンのイオンビーム３２を照射シ、レジスト３１とマス
ク３０の間から基板１０表面に２ＸＩＧ”３ ”程度
のドーズ量でボロンを打込ミ、チャネルストッパ用のボ
ロン打込み領域３３を浅く形成する。
方法に従ってフォトレジスト３１で覆い、この状態でポ
ロンのイオンビーム３２を照射シ、レジスト３１とマス
ク３０の間から基板１０表面に２ＸＩＧ”３ ”程度
のドーズ量でボロンを打込ミ、チャネルストッパ用のボ
ロン打込み領域３３を浅く形成する。
次いで第３Ｊ図のように、酸化性雰囲気中での公知の選
択酸化技術によってフィールド８１０．、膜１１を所定
パターンに成長させ、各素子領域間を分離する。この選
択酸化時に、フィールド８１０゜膜１１下において、ウ
ェル２側では表面の高濃度領域１Ｂの存在によってリン
及び砒素が更に集合し易くなり、チャネルストッパと表
る高濃度領域１８′が形成される。他方、基板１ｇでは
、ボロン打込み領域３３によって、フィールド８１０３
膜１１中に食われる量以上の光分な濃度のボロンが残る
から、所望のＰ＋型チャネルストッパ１２が形成もれる
ことになる。
択酸化技術によってフィールド８１０．、膜１１を所定
パターンに成長させ、各素子領域間を分離する。この選
択酸化時に、フィールド８１０゜膜１１下において、ウ
ェル２側では表面の高濃度領域１Ｂの存在によってリン
及び砒素が更に集合し易くなり、チャネルストッパと表
る高濃度領域１８′が形成される。他方、基板１ｇでは
、ボロン打込み領域３３によって、フィールド８１０３
膜１１中に食われる量以上の光分な濃度のボロンが残る
から、所望のＰ＋型チャネルストッパ１２が形成もれる
ことになる。
次いで、マスク２９．３０及び下地のｓｔｏｗ膜２７’
ｌエツチングで順次除去しｔ後、第３に図のように、公
知のゲート酸化によってゲート酸化膜５ｔ−各素子領域
に形成し、更に全面にａｖｎでポリシリコンを析出３ゼ
て公知のリン処理を施し、そして公知のフォトエツチン
グでバターニングしてゲート電極形状のポリシリコン膜
６．９を装丁。
ｌエツチングで順次除去しｔ後、第３に図のように、公
知のゲート酸化によってゲート酸化膜５ｔ−各素子領域
に形成し、更に全面にａｖｎでポリシリコンを析出３ゼ
て公知のリン処理を施し、そして公知のフォトエツチン
グでバターニングしてゲート電極形状のポリシリコン膜
６．９を装丁。
次いで第３Ｌ図のように、ポリシリコン膜６．９の表面
ｔＳ酸化して８１ｏ８膜１４を形成しｔ後。
ｔＳ酸化して８１ｏ８膜１４を形成しｔ後。
−万の素子領域上ｔフォトレジスト３４で覆ってボロン
のイオンビーム３５を照射し、ウェル２の表面Ｗｃｉ？
いてフィールド８１０冨ｇｔｉ−ポリシリコンｊ［６間
のゲート酸化＊ｓ１１！−通して、セルファライン（自
己整合的）Ｋボセンを高濃度に打込む。
のイオンビーム３５を照射し、ウェル２の表面Ｗｃｉ？
いてフィールド８１０冨ｇｔｉ−ポリシリコンｊ［６間
のゲート酸化＊ｓ１１！−通して、セルファライン（自
己整合的）Ｋボセンを高濃度に打込む。
ナしてアニールを経て、深さ０．５μｍ程度のＰ＋型能
動領域３．４をセルファラインで形成する。
動領域３．４をセルファラインで形成する。
またこれと同時に、領域３，４では、上記したＮ＋型領
領域１Ｂ中不純物がボロンによって相殺されるから、領
域ト」間には高濃度領域１８がそのまま残るが、フィー
ルド８１０．膜１１下では高濃度領域１Ｂから離嘔れた
高濃度領域１８′、即ちＮ＋＋チャネルストッパ１３が
Ｐ＋型領域３（又け４）に接して形成されることになる
。
領域１Ｂ中不純物がボロンによって相殺されるから、領
域ト」間には高濃度領域１８がそのまま残るが、フィー
ルド８１０．膜１１下では高濃度領域１Ｂから離嘔れた
高濃度領域１８′、即ちＮ＋＋チャネルストッパ１３が
Ｐ＋型領域３（又け４）に接して形成されることになる
。
次いで、Ｎ型ウェル２上七上記と同様にフォトレジスト
で覆い、今度はリン又は砒素のイオンビームを照射して
第３Ｍ［ｉ４のよう罠、ポリシリコンゲート電極９の両
側にＮ＋型領埴７．８ｔ−夫々セルファラインで形成し
、更にＱＶＩ）によって全面にリンシリケートガラス膜
１５を析出毛セる。この後は、公知のフォトエツチング
で、ガラスＪＩＩ１１５及び’ｉｏａｍ５に所定パター
ンに除去して各コンタクトホールを形成し、そして全面
に真空蒸着技術で付着８ぜたアルミニウムをエッチング
シテ第１図に示した各配線１０．１６．１７Ｊ）ｉ夫々
形成する〇 上記した王権から明らかなように、Ｎ型ウェル２ｔ−決
めるマスク１９を共通に用いてリン及び砒素全打込み、
引伸し拡散時に拡散係数の差を利用してウェル２及び高
濃度領域１８を形成しているから、目的とする深さの高
濃度領域１８をチャネル部に再現性良く形成できる。し
かも打込み時のマスクを何ら追加することなく、打込み
イオン種を選択するのみで実質的に１工程のイオン注入
によって高濃度領域１Ｂ及びチャネルストッパ１３を形
成できるから、通常の製造プロセスを変更したり工１１
會追加する必要がなく、作業性が良好なものとなる。
で覆い、今度はリン又は砒素のイオンビームを照射して
第３Ｍ［ｉ４のよう罠、ポリシリコンゲート電極９の両
側にＮ＋型領埴７．８ｔ−夫々セルファラインで形成し
、更にＱＶＩ）によって全面にリンシリケートガラス膜
１５を析出毛セる。この後は、公知のフォトエツチング
で、ガラスＪＩＩ１１５及び’ｉｏａｍ５に所定パター
ンに除去して各コンタクトホールを形成し、そして全面
に真空蒸着技術で付着８ぜたアルミニウムをエッチング
シテ第１図に示した各配線１０．１６．１７Ｊ）ｉ夫々
形成する〇 上記した王権から明らかなように、Ｎ型ウェル２ｔ−決
めるマスク１９を共通に用いてリン及び砒素全打込み、
引伸し拡散時に拡散係数の差を利用してウェル２及び高
濃度領域１８を形成しているから、目的とする深さの高
濃度領域１８をチャネル部に再現性良く形成できる。し
かも打込み時のマスクを何ら追加することなく、打込み
イオン種を選択するのみで実質的に１工程のイオン注入
によって高濃度領域１Ｂ及びチャネルストッパ１３を形
成できるから、通常の製造プロセスを変更したり工１１
會追加する必要がなく、作業性が良好なものとなる。
以上、本発明ｔ−例示し友が、上述の実施例は本発明の
技術的思想に基いて更に変形が可能である。
技術的思想に基いて更に変形が可能である。
例えば、上述の例ではウェル形成時にリン及び砒素の２
種類のイオンを打込んだが、３種以上の拡散係数の異な
る不純物を打込むこともできる。また、リン及び砒素を
打込む場合は、勿論光に砒素上打込んでよく、或いはリ
ン及び砒素を同時的に打込んでもよい。また、上述の例
はＮ型ウェルの形成について述べたが１Ｍ型基板にＰ型
ウェル“を形成する場合にも、適用可能である。この場
合は、拡散係数の大きい例えばボロンの打込みによって
Ｐ型ウェルを形成し、他方拡散係数の小さｍｐ型を付与
する他の不純物を打込んでウェル表面部分をＰ＋型化す
ることができる。なお、本発明は上述の０Ｍ０Ｂに限ら
ず、ウェルを有する種々の半導体デバイスにも適用して
よい。
種類のイオンを打込んだが、３種以上の拡散係数の異な
る不純物を打込むこともできる。また、リン及び砒素を
打込む場合は、勿論光に砒素上打込んでよく、或いはリ
ン及び砒素を同時的に打込んでもよい。また、上述の例
はＮ型ウェルの形成について述べたが１Ｍ型基板にＰ型
ウェル“を形成する場合にも、適用可能である。この場
合は、拡散係数の大きい例えばボロンの打込みによって
Ｐ型ウェルを形成し、他方拡散係数の小さｍｐ型を付与
する他の不純物を打込んでウェル表面部分をＰ＋型化す
ることができる。なお、本発明は上述の０Ｍ０Ｂに限ら
ず、ウェルを有する種々の半導体デバイスにも適用して
よい。
【図面の簡単な説明】
図面は本発明の実施例を示すものであって、第１図け０
ＭＯ８インバータの断面図、第２図Ｆｉ特にウェルにつ
いて基板深さ方向での不純物濃度分布を示すグラフ、第
３Ａ図〜第３Ｍｇは第１図のＣＭＯＢの製造方法を工程
順に示す各断面図である。 彦お、図面に用いられている符号にンいて、２はＮ型ウ
ェル、１２及び１３はチャネルストッパ、１８はＮ 型
高濃度領域、２ ｔ ｉｊ＋１ンイオン、２３は砒素イ
オン、２４ｔｆｌＪン及び砒素の２重打込み領埴である
。 第 １ 図 ／ 第 ２ 図 Ｘ 峯々ｌ（七１７ｆｙＸ＆：、σン５多ｉ（／１４ｎ
〕第３Ａ鮪 ／り 第３Ｃ図 ３ 第３Ｄ図 第３Ｅ図 第３Ｆ図 第３Ｑ図 第３Ｈ図 第３Ｊ図 第３に図
ＭＯ８インバータの断面図、第２図Ｆｉ特にウェルにつ
いて基板深さ方向での不純物濃度分布を示すグラフ、第
３Ａ図〜第３Ｍｇは第１図のＣＭＯＢの製造方法を工程
順に示す各断面図である。 彦お、図面に用いられている符号にンいて、２はＮ型ウ
ェル、１２及び１３はチャネルストッパ、１８はＮ 型
高濃度領域、２ ｔ ｉｊ＋１ンイオン、２３は砒素イ
オン、２４ｔｆｌＪン及び砒素の２重打込み領埴である
。 第 １ 図 ／ 第 ２ 図 Ｘ 峯々ｌ（七１７ｆｙＸ＆：、σン５多ｉ（／１４ｎ
〕第３Ａ鮪 ／り 第３Ｃ図 ３ 第３Ｄ図 第３Ｅ図 第３Ｆ図 第３Ｑ図 第３Ｈ図 第３Ｊ図 第３に図
Claims (1)
- １、第１導Ｗ型の半導体基体の一主面側に比較的深い第
２導電型の半導体領域が形成され、この半導体領域の表
面側に＄１導電型の能動領域が形成されている半導体装
置において、前記半導体領域が拡散係数の大きい不純物
の拡散によって形成ちれていると共に、前記半導体領域
のうち前記能動領域と同程度に深い表面部分は、拡散係
数の小名い不純物も拡散される仁とによってかなり高い
全不純物濃度を有したものとなっていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115069A JPS5817657A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115069A JPS5817657A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817657A true JPS5817657A (ja) | 1983-02-01 |
Family
ID=14653405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115069A Pending JPS5817657A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204232A (ja) * | 1983-05-02 | 1984-11-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 相補形ｍｏｓ構造体の形成方法 |
| US4760751A (en) * | 1985-07-12 | 1988-08-02 | Victor Company Of Japan, Ltd. | Rotary driving mechanism |
-
1981
- 1981-07-24 JP JP56115069A patent/JPS5817657A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204232A (ja) * | 1983-05-02 | 1984-11-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 相補形ｍｏｓ構造体の形成方法 |
| JPH0244154B2 (ja) * | 1983-05-02 | 1990-10-02 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| US4760751A (en) * | 1985-07-12 | 1988-08-02 | Victor Company Of Japan, Ltd. | Rotary driving mechanism |
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