DE19524548A1 - Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

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Description

Die vorliegende Erfindung betrifft Halbleitervorrich­ tungen, wie zum Beispiel Feldeffekttransistoren und Hetero­ übergangs-Bipolartransistoren, die Elektroden aus hoch­ schmelzendem Metall beinhalten. Die Erfindung betrifft ebenso Verfahren zum Herstellen der Halbleitervorrichtun­ gen.
Bei Feldeffekttransistoren (hier im weiteren Verlauf als FETs bezeichnet), die Verbindungshalbleiter verwenden, werden für gewöhnlich Schichten eines n-Typs als aktive Schichten, wie zum Beispiel eine Kanalschicht, verwendet. Hier wird im weiteren Verlauf der Kanal als eine n-Schicht bezeichnet. Außerdem ist eine Schicht, die unterhalb der Kanalschicht angeordnet ist und Dotierstoff-Störstellen bzw. eine Dotierstoff-Verunreinigung eines Leitfähig­ keitstyps enthält, der dem Leitfähigkeitstyp der Kanal­ schicht, d. h., dem n-Typ, entgegengesetzt ist, eine Schicht eines p-Typs. Diese Schicht des p-Typs wird als eine ver­ grabene p-Schicht bezeichnet.
Bei herkömmlichen Verbindungshalbleiter-FETS des Plan­ artyps sind Schichten einer hohen Dotierstoffkonzentration (hier im weiteren Verlauf als n⁺-Schichten bezeichnet), die eine Dotierstoffkonzentration des n-Typs aufweisen, die hö­ her als die der n-Schicht ist, an beide Seiten der n- Schicht angrenzend direkt unter einer Gateelektrode ange­ ordnet, um den source-Widerstand und den Drain-Widerstand zu verringern und die Steilheit zu erhöhen. Diese n⁺- Schichten werden mittels einer Ionenimplantation herge­ stellt, die die Gateelektrode als eine Maske verwendet, d. h., selbstausrichtend zu der Gateelektrode.
Im allgemeinen wird ein hochschmelzendes Metall für die Gateelektrode verwendet, da das Substrat nach der Ionenim­ plantation geglüht wird, um die implantierten Ionen zu ak­ tivieren. Bei dieser Struktur wird jedoch die Kapazität zwischen der Gateelektrode und den n⁺-Schichten ein Hinder­ nis für einen Hochgeschwindigkeitsbetrieb des FET. Außerdem tritt ein Kurzkanaleffekt auf, wenn die Gatelänge weniger als 1.0 µm beträgt. Deshalb sind in den letzten Jahren LDD- FETs (FETs mit gering dotiertem Drain) entwickelt worden, bei welchen Schichten einer Zwischendotierstoffkonzentration (hier im weiteren als n′-Schichten bezeichnet), die eine Dotierstoffkonzentration aufweisen, die höher als die Do­ tierstoffkonzentration der n-Schicht und niedriger als die Dotierstoffkonzentration der n⁺-Schichten ist, zwischen der n-Schicht und den n⁺-Schichten angeordnet worden sind. Fig. 25(a) zeigt ein Beispiel eines planaren LDD-FET im Stand der Technik. In der Figur bezeichnet das Bezugszei­ chen 1 ein Verbindungshalbleiter-Substrat. Eine Kanal­ schicht 2 des n-Typs ist auf einem Mittelteil des Substrats 1 angeordnet. n′-Schichten 3 sind an gegenüberliegenden Seiten und in Kontakt zu der n-Schicht 2 angeordnet. n⁺- Schichten 4 sind in Kontakt zu den n′-Schichten 3 angeord­ net. Eine Gateelektrode 5 aus hochschmelzendem Metall ist auf der n-Schicht 2 angeordnet und ohmsche Elektroden 7 sind auf den n⁺-Schichten 4 angeordnet. Das Bezugszeichen 6 bezeichnet einen Isolationsfilm.
Die Fig. 26(a) bis 26(g) stellen Verfahrensschritte bei einem Verfahren zum Herstellen des in Fig. 25(a) ge­ zeigten LDD-FET dar. Zu Beginn wird, wie es in Fig. 26(a) dargestellt ist, ein Resistmuster 10 auf dem Verbindungs­ halbleiter-Substrat 1 ausgebildet. Mittels eines Verwendens des Resistmusters 10 als eine Maske, werden Dotierstoffio­ nen des n-Typs zum Ausbilden einer n-Schicht 2 auf eine vorgeschriebene Tiefe in das Substrat implantiert. Die Ab­ schnürspannung Vp des FET wird mittels der implantierten Tiefe, die von der Beschleunigungsenergie und der Dosis ab­ hängt, gesteuert. Zum Beispiel beträgt die Abschnürspannung Vp -2.0 V, wenn Si-Ionen mit einer Beschleunigungsenergie von 70 keV und einer Dosis von 7 × 10¹² cm-2 implantiert werden.
In dem Schritt in Fig. 26(b) wird nach einem Entfernen des Resistmusters 10 ein dünner Film 5 aus hochschmelzendem Metall auf dem Substrat abgelagert und ein Gatemuster 11, das ein Resist aufweist, wird auf einem Abschnitt des Films 5 aus hochschmelzendem Metall ausgebildet. Bevorzugt wird WSi, WSiN, WN oder TiW als der dünne Film 5 aus hochschmel­ zendem Metall verwendet, wie es in der veröffentlichten Ja­ panischen Patenanmeldung Nr. Sho. 63-142681 beschrieben ist.
In dem Schritt in Fig. 26(c) wird mittels eines Ver­ wendens des Resistmusters 11 als eine Maske der dünne Film aus hochschmelzendem Metall mittels eines reaktiven Io­ nenätzens (hier im weiteren Verlauf als RIE bezeichnet) zum Ausbilden einer Gateelektrode 5a geätzt. Wenn ein Gasge­ misch aus CF₄ + O₂ oder SF₆ + CHF₃ für das RIE verwendet wird, wird der Film 5 aus hochschmelzendem Metall ohne eine Musterverschiebung aus dem Resistmuster 11 vertikal geätzt.
In dem Schritt in Fig. 26(d) wird nach einem Entfernen des Resistmusters 11 ein Resistmuster 12 auf dem Substrat ausgebildet. Mittels eines Verwendens des Resistmusters 12 und der Gateelektrode 5a aus hochschmelzendem Metall als Masken wird eine Ionenimplantation ausgeführt, um die n′- Schichten 3 auszubilden. Die Tiefe der n′-Schichten von der Oberfläche des Substrats ist ungefähr gleich der Tiefe der n-Schicht 2.
Nach einem Entfernen des Resistmusters 12, wird, wie es in Fig. 26(e) dargestellt ist, ein Isolationsfilm 13 auf dem Substrat abgelagert und rückgeätzt, wobei Abschnitte auf den beiden Seiten der Gateelektrode 5a aus hochschmel­ zendem Metall zurückbleiben. Die zurückgebliebenen Ab­ schnitte 13 werden hier im weiteren Verlauf als Seitenwände bezeichnet. Bevorzugt wird ein SiO₂-Film als der Isolati­ onsfilm 13 verwendet und das Rückätzen wird mittels eines RIE, das ein Gasgemisch aus CHF₃ + O₂ verwendet, ausge­ führt.
Danach wird, wie es in Fig. 26(f) dargestellt ist, ein Resistmuster 14 auf dem Substrat ausgebildet und mittels eines Verwendens des Resistmusters 14, der Gateelektrode 5a aus hochschmelzendem Metall und der Seitenwände 13 als Mas­ ken wird eine Ionenimplantation zum Herstellen der n⁺- Schichten 4 ausgeführt. Die Tiefe der n⁺-Schichten 4 ist ungefähr gleich der Tiefe der n-Schicht 2.
Nach einem Entfernen des Resistmusters 14 und der Sei­ tenwände 13 wird ein Glühen bei ungefähr 800°C durchge­ führt, um die Ionen in der n-Schicht 2, den n′-Schichten 3 und den n⁺-Schichten 4 zu aktivieren. Schließlich werden der Isolationsfilm 6 und die ohmschen Source- und Drain­ elektroden 7a und 7b hergestellt, um die in Fig. 26(g) ge­ zeigte Struktur zu vervollständigen. Das Glühen kann zwei­ mal durchgeführt werden, d. h., ein erstes Glühen zum Akti­ vieren der n-Schicht 2 und ein zweites Glühen zum Aktivie­ ren der n′- und n⁺-Schichten 3 und 4. In dem Schritt eines Implantierens des Dotierstoffs des n-Typs, der in Fig. 26(a) gezeigt ist, kann nicht nur der Dotierstoff des n- Typs, sondern ebenso ein Dotierstoff des p-Typs auf eine Tiefe implantiert werden, die die Tiefe der n-Schicht 2 überschreitet, um eine vergrabene p-Schicht 31 unter den aktiven Schichten 2, 3 und 4 auszubilden, wie es in Fig. 25(b) gezeigt ist. Diese vergrabene p-Schicht 31 unter­ drückt den Kurzkanaleffekt in einem FET, der eine Gatelänge aufweist, die weniger als 1.0 µm beträgt. Ein FET, der eine solche Struktur aufweist, wird von M. Noda et al in IEEE Transactions on Electron Devices, Vol. 39, 1992, Seite 757, beschrieben. Dieser FET wird als ein LDD-FET mit einer ver­ grabenen p-Schicht (hier im weiteren Verlauf als ein BPLDD- FET bezeichnet) bezeichnet. Bei dieser Struktur ist die Dicke der Sperrschicht an der Schnittstelle zwischen der n⁺-Schicht 4 und der vergrabenen p-Schicht 31 dünner als an der Schnittstelle zwischen der n-Schicht 2 und der vergra­ benen p-Schicht 31. Auf eine ähnliche Weise ist die Kapazi­ tät an der ersteren Schnittstelle größer als an der letzte­ ren Schnittstelle. Während die vergrabene p-Schicht 31 un­ ter der n⁺-Schicht 4 nicht zum Unterdrücken des Kurzkanal­ effekts beiträgt, verringert die Kapazität an der Schnitt­ stelle zwischen der p-Schicht 31 und der n⁺-Schicht 4 die Betriebsgeschwindigkeit des FET. Somit kann die vergrabene p-Schicht 31 mittels eines Implantierens des Dotierstoffs des p-Typs nach einem Maskieren der n⁺-Schichten 4 mit ei­ nem Resistmuster, um den Dotierstoff des p-Typs daran zu hindern, in Bereiche unter den n⁺-Schichten 4 implantiert zu werden, hergestellt werden. In diesem Fall wird jedoch das Resistmuster nicht selbstausrichtend zu den n⁺-Schich­ ten 4 ausgebildet.
Bei dem wie zuvor beschrieben hergestellten FET ist die Steuerbarkeit der Abschnürspannung Vp gut, da eine Ionenim­ plantation für die Ausbildung der n-Schicht 2 verwendet wird. Außerdem ist die Zuverlässigkeit des Kontakts zwi­ schen der Gateelektrode 5a und der n-Schicht 2 hoch, da die Gateelektrode 5a ein hochschmelzendes Metall aufweist. Je­ doch ist die Drain-Durchbruchspannung niedrig, da der Strom in der Nähe der Oberfläche der aktiven Schicht fließt.
Fig. 27 zeigt ein anderes Beispiel eines Verbindungs­ halbleiter-FET im Stand der Technik, der von B. Turner in Gallium Arsenide, herausgegeben von M. J. Howes und D. V. Morgan, 1985, John Wiley & Sons Ltd, Kapitel 10, Seite 377, offenbart worden ist. Dieser FET weist ein Verbin­ dungshalbleiter-Substrat 1, eine n-Schicht 2, die auf dem Substrat 1 angeordnet ist, eine n⁺-Schicht 4, die auf der n-Schicht 2 angeordnet ist, eine Vertiefung, die eine Bo­ denfläche innerhalb der n-Schicht 2 aufweist, und eine Ga­ teelektrode 8a aus einem niederohmigen Metall, die in der Vertiefung 7 angeordnet ist und ohmsche Elektroden 7 auf, die auf der n⁺-Schicht 4 an gegenüberliegenden Seiten der Gateelektrode 8a angeordnet sind.
Ein Herstellungsverfahren des FET mit der Vertiefungs­ struktur, der in Fig. 27 gezeigt ist, ist in den Fig. 28(a) bis 28(c) dargestellt. Zu Beginn werden, wie es in Fig. 28(a) dargestellt ist, auf dem Verbindungshalbleiter- Substrat 1, das die n-Schicht 2 und die n⁺-Schicht 4 auf­ weist, die ohmschen Elektroden 7 hergestellt, die die n⁺- Schicht 4 kontaktieren. Danach wird ein Resistfilm 17, der ein vorgeschriebenes Öffnungsmuster aufweist, auf dem Substrat 1 ausgebildet.
Danach werden, wie es in Fig. 28(b) gezeigt ist, mit­ tels eines Verwendens des Resistfilms 17 als eine Maske, die n⁺-Schicht 4 und die n-Schicht 2 mit Weinsäure naßge­ ätzt, um eine Vertiefung auszubilden, worauf eine Ablage­ rung eines Films 8 auf niederohmigem Metall folgt. Bevor­ zugt wird Ti/Au oder Ti/Al für den Film 8 aus niederohmigem Metall verwendet.
In dem Schritt in Fig. 28(c) wird der Resistfilm 17 mit einem organischen Lösungsmittel aufgelöst, um unnötige Abschnitte des Films 8 aus niederohmigem Metall auf dem Re­ sistfilm 17 abzuheben, wodurch die Gateelektrode 8 aus nie­ derohmigem Metall hergestellt wird. Da das gleiche Resist­ muster 17 zum Ausbilden der Vertiefung und zum Ausbilden der Gateelektrode 8 verwendet wird, wird die Gateelektrode 8 selbstausrichtend zu der Vertiefung ausgebildet.
Bei dem FET mit der Vertiefungsstruktur, der wie zuvor beschrieben hergestellt wird, fließt ein Strom in einem tieferen Bereich in der aktiven Schicht, als in dem zuvor beschriebenen BPLDD-FET, so daß eine Stromkonzentration an der Drainkante verringert wird und die Drain-Durchbruch­ spannung hoch ist. Jedoch ist die Steuerbarkeit der Ab­ schnürspannung Vp schlecht, da es schwierig ist, das Ätzen der Vertiefung genau zu steuern. Außerdem ist die Zuverläs­ sigkeit des Kontakts zwischen der Gateelektrode und der n- Schicht verglichen mit dem FET, der die Gateelektrode aus hochschmelzendem Metall verwendet, gering, da die Gateelek­ trode 8a ein niederohmiges Metall aufweist. Bei der in Fig. 27 gezeigten Struktur wird die Gatelänge von der Breite der Öffnung des Resistfilms 17 bestimmt.
Wie es vorhergehend beschrieben worden ist, ist die Zu­ verlässigkeit des Kontakts zwischen der Gateelektrode und der n-Schicht nicht zufriedenstellend, wenn ein niederohmi­ ges Metall für die Gateelektrode verwendet wird. Die Zuver­ lässigkeit des Kontakts kann mittels einer Gateelektrode verbessert werden, die eine Doppelschichtstruktur aufweist, bei welcher ein Gate aus niederohmigem Metall auf einem Ga­ te aus hochschmelzendem Metall angeordnet ist. Ein Verbin­ dungshalbleiter-FET, der eine solche Gatestruktur aufweist, ist von I. Hanyu et al in Electronics Letters, Vol. 24, 1988, Seite 1327, offenbart worden. Fig. 29 zeigt die FET- Struktur. Dieser FET weist ein Verbindungshalbleiter- Substrat 1, eine n-Schicht 2, die auf dem Substrat 1 ange­ ordnet ist, eine n⁺-Schicht 4, die auf der n-Schicht 2 an­ geordnet ist, eine vertiefte Gateelektrode, die eine Schicht 5 aus hochschmelzendem Metall und eine Schicht 8 aus niederohmigem Metall aufweist, ohmsche Elektroden 7, die auf der n⁺-Schicht 4 an gegenüberliegenden Seiten der Gateelektrode angeordnet sind, und einen Isolationsfilm 6 auf, der die Oberfläche der Struktur mit Ausnahme von obe­ ren Oberflächen der ohmschen Elektroden 7 bedeckt. Das Be­ zugszeichen 70 bezeichnet einen porösen Abschnitt der Schicht 5 aus hochschmelzendem Metall. Obgleich in der zu­ vor beschriebenen Literatur die n-Schicht 2 eine Doppel­ schicht-Struktur aus AlGaAs/GaAs aufweist, wird in der fol­ genden Beschreibung eine einzige n-Schicht verwendet, da die Struktur der n-Schicht für die Beschreibung über die Struktur und das Herstellungsverfahren der Gateelektrode ziemlich gleichgültig ist.
Die Fig. 30(a) bis 30(h) stellen Herstellungsschrit­ te bei einem Verfahren zum Herstellen des FET dar, der die Gateelektrode der Doppelschicht-Struktur aufweist, die ein hochschmelzendes Metall und ein niederohmiges Metall auf­ weist. Zu Beginn wird ein Verbindungshalbleiter-Substrat 1 vorbereitet, auf welchem eine n-Schicht 2 und eine n⁺- Schicht 4 mittels eines epitaktischen Aufwachsens oder ei­ ner Ionenimplantation hergestellt werden. Wie es in Fig. 30(a) dargestellt ist, wird ein Isolationsfilm 18 auf dem Substrat 1 abgelagert und ein Resistfilm 19, der ein er­ wünschtes Öffnungsmuster aufweist, wird auf dem Isolations­ film 18 ausgebildet. Danach wird, wie es in Fig. 30(b) dargestellt ist, mittels eines Verwendens des Resistfilms 19 als eine Maske, der Isolationsfilm 18 geätzt und nach­ folgend werden die n⁺-Schicht 4 und die n-Schicht 2 geätzt, um eine Vertiefung auszubilden. Dieses Ätzen wird innerhalb der n-Schicht 2 gestoppt. Wenn der Isolationsfilm 18 SiO₂ aufweist, wird er mittels eines RIE mit einem Gasgemisch aus CHF₃ + O₂ geätzt. Die n⁺-Schicht 4 und die n-Schicht 2 werden mittels eines Plasmaätzens mit Cl₂ oder eines Naßät­ zens mit Weinsäure geätzt.
In dem Schritt in Fig. 30(c) wird nach einem Entfernen des Resistfilms 19 ein Isolationsfilm 20 über dem Substrat abgelagert. Die Gatelänge wird von der Länge des Isolati­ onsfilms 20 und der Breite des Öffnungsmusters des Resist­ films 19 bestimmt. Danach wird, wie es in Fig. 30(d) dar­ gestellt ist, der Isolationsfilm 20 rückgeätzt, wobei Ab­ schnitte auf den inneren Seitenoberflächen der Vertiefung zurückbleiben. Danach wird, wie es in Fig. 30(e) darge­ stellt ist, ein Film 5 aus hochschmelzendem Metall, der zum Beispiel WSi, WSiN oder WN aufweist, mittels einer Zerstäu­ bung oder dergleichen abgelagert, worauf ein Glühen folgt. Nach dem Glühen wird ein Film 8 aus niederohmigem Metall, der zum Beispiel Au aufweist, abgelagert. Da der Film 5 aus hochschmelzendem Metall mittels einer Zerstäubung von WSi, WSiN oder WN ausgebildet ist, wird die darunterliegende n- Schicht 2 beschädigt. Deshalb ist ein Glühen vor dem Abla­ gern des Films 8 aus niederohmigem Metall erforderlich. Dieses Glühen wird bei 400 bis 500°C durchgeführt. Des wei­ teren weist der Film 5 aus hochschmelzendem Metall aufgrund der Differenz der Höhe, d. h., von Stufen, auf dem Substrat poröse Abschnitte 70 auf, die durch gestrichelte Linien in Fig. 30(e) gezeigt sind.
Danach wird, wie es in Fig. 30(f) gezeigt ist, ein Re­ sistmuster 21 auf dem Film 8 aus niederohmigem Metall aus­ gebildet und mittels eines Verwendens dieses Resistmusters 21 als eine Maske wird der Film 8 aus niederohmigem Metall mittels eines Ionenfräsens mit Ar-Gas geätzt und der Film 8 aus hochschmelzendem Metall wird mittels eines RIE mit ei­ nem Gasgemisch aus CF₄ + O₂ oder CHF₃ + SF₆ geätzt. Des weiteren werden, wie es in Fig. 30(g) dargestellt ist, das Resistmuster 21, der Isolationsfilm 18 und der Isolations­ film 20 entfernt, und ohmsche Source- und Drainelektroden 7a und 7b werden auf der n⁺-Schicht 4 an gegenüberliegenden Seiten der Gateelektrode ausgebildet. Schließlich wird, wie es in Fig. 30(h) gezeigt ist, ein Isolationsfilm 6 über der gesamten Oberfläche abgelagert und Abschnitte des Iso­ lationsfilms 6 auf den ohmschen Elektroden 7 werden wegge­ ätzt. Die Gateelektrode weist einen V-förmigen Hohlraum in der Mitte der oberen Oberfläche auf. Auch bei diesem Her­ stellungsverfahren wird die Gateelektrode selbstausrichtend zu der Vertiefung ausgebildet.
Bei dem wie zuvor beschrieben hergestellten FET wird eine hohe Drain-Durchbruchspannung realisiert, da die Ver­ tiefungsstruktur verwendet wird. Außerdem befindet sich die Schicht 5 aus hochschmelzendem Metall der Gateelektrode in Kontakt zu der n-Schicht 2, wobei die Zuverlässigkeit des Kontakts zwischen der Gateelektrode und der n-Schicht 2 hoch ist. Jedoch ist es schwierig, die Abschnürspannung Vp genau zu steuern, da die Vertiefung mittels eines Ätzens ausgebildet wird. Des weiteren besteht die Möglichkeit ei­ ner abnormalen Diffusion der Schicht 8 aus niederohmigem Metall in die Schicht 5 aus hochschmelzendem Metall, da die Schicht 5 aus hochschmelzendem Metall der Gateelektrode den porösen Abschnitt 70 beinhaltet, der durch die gestrichelte Linie in Fig. 29 gezeigt ist.
Fig. 31 zeigt einen FET im Stand der Technik, der die Vorteile sowohl des planaren LDD-FET als auch des FET mit einem vertieften Gate kombiniert, d. h., einen FET, der eine hohe Durchbruchspannung, eine hohe Zuverlässigkeit und eine hohe Steuerbarkeit der Abschnürspannung Vp vorsieht. Bei diesem FET ist eine Gateelektrode 5a in einer Vertiefung angeordnet, während aktive Schichten 2, 3 und 4 in einer LDD-Struktur angeordnet sind.
Die Fig. 32(a) bis 32(h) stellen Herstellungsschrit­ te bei einem Verfahren zum Herstellen des FET, der in Fig. 31 gezeigt ist, dar. Zu Beginn wird eine Vertiefung in ei­ nem Verbindungshalbleiter-Substrat 1 mittels eines Verwen­ dens eines Ätzverfahrens mit einer Resistmaske 25 ausgebil­ det. Die Herstellungsschritte nach dem Ausbilden der Ver­ tiefung (Fig. 32(c) bis 32(h)) sind identisch zu dem Herstellungsverfahren des LDD-FET, das bereits bezüglich der Fig. 26(a) bis 26(g) beschrieben worden ist. Jedoch sind bei dem FET, der mittels dieses Verfahrens hergestellt wird, im Gegensatz zu den FETs mit dem vertieften Gate, die mittels der zuvor beschriebenen Verfahren hergestellt wor­ den sind, die in den Fig. 28(a) bis 28(c) und den Fig. 30(a) bis 30(h) gezeigt sind, die Gleichmäßigkeit der FET-Charakteristiken und die Wiederholbarkeit schlecht, da die Gateelektrode nicht selbstausgerichtet zu der Vertie­ fung ausgebildet ist, so daß keine gute Produktionsausbeute erzielt wird.
Es wird eine Beschreibung eines Verfahrens zum Herstel­ len eines Heteroübergangs-Bipolartransistors (hier im wei­ teren Verlauf als HBT bezeichnet) im Stand der Technik ge­ geben. Fig. 33 zeigt eine Schnittansicht eines HBT, der von N. Hayama und K. Honjo in IEEE Electron Device Letters, Vol. 11, 1990, Seite 388, offenbart ist. Bei dieser HBT- Struktur ist es notwendig, eine Emitterelektrode (E in der Figur) selbstausrichtend zu Basiselektroden (B in der Figur) auszubilden, und die Emitterelektrode E ist von den Basiselektroden B mittels eines Verwendens von SiO₂-Seiten­ wänden beabstandet. Ein Verfahren zum Herstellen des HBT ist in den Fig. 34(a) bis 34(i) dargestellt. Obgleich eine Kollektorschicht in den Figuren nicht gezeigt ist, ist sie in dem Verbindungshalbleiter-Substrat 1 beinhaltet.
Zu Beginn werden, wie es in Fig. 34(a) dargestellt ist, eine Basisschicht 110 und eine Emitterschicht 111 epi­ taktisch auf das Verbindungshalbleiter-Substrat 1 aufge­ wachsen. Danach wird ein SiN-Film über der Emitterschicht 111 abgelagert und mittels einer Photolithographie und ei­ nes Ätzverfahrens gemustert, um einen Abschnitt 111 auf ei­ nem Bereich zurückzulassen, auf dem später eine Emitter­ elektrode hergestellt wird.
In dem Schritt in Fig. 34(b) wird mittels eines Ver­ wendens des SiN-Films 101 als eine Maske die Struktur mit­ tels eines Verwendens von Cl₂-Gas zum Ausbilden einer Mesa- Struktur für eine Emitterelektrode trockengeätzt, bis die Ätzfront in die Emitterschicht 111 reicht. Danach wird, wie es in Fig. 34(c) dargestellt ist, ein SiO₂-Film über der gesamten Oberfläche abgelagert und rückgeätzt, um erste SiO₂-Seitenwände auf beiden Seiten der Mesa-Struktur aus zu­ bilden. Des weiteren werden Abschnitte der Emitterschicht 111 außerhalb der ersten Seitenwände 102 naßgeätzt, bis die Oberfläche der Basisschicht 110 freigelegt ist.
In dem Schritt in Fig. 34(d) wird ein Basismetall 103, wie zum Beispiel AuMn, mittels eines Vakuumbedampfens abge­ lagert. Danach wird, wie es in Fig. 34(e) gezeigt ist, das Basismetall 103 einem diagonalen Ionenfräsen ausgesetzt, um Abschnitte des Basismetalls 103 zu entfernen, die geringfü­ gig auf den Seitenoberflächen der SiO₂-Seitenwände 102 ab­ gelagert sind. Danach werden zweite SiO₂-Seitenwände 104 durch das gleiche Verfahren wie die ersten SiO₂-Seitenwände 102 ausgebildet, wie es in Fig. 34(f) gezeigt ist.
In dem Schritt in Fig. 34(g) wird mittels eines Ver­ wendens der zweiten Seitenwände 104 als Masken, das Basis­ metall 103 zum Ausbilden von Basiselektroden 103 mittels eines Ionenfräsens geätzt. Danach wird, wie es in Fig. 34(h) gezeigt ist, der SiN-Film 101 selektiv entfernt, um die ersten und zweiten SiO₂-Seitenwände 102 und 104 nicht zu entfernen. Dieses selektive Entfernen wird einfach mit­ tels eines Plasmaätzens mit SF₆-Gas ausgeführt. Schließlich wird, wie es in Fig. 34(i) dargestellt ist, eine Emitter­ elektrode 105 ausgebildet, um die Struktur, die in Fig. 33 gezeigt ist, zu vervollständigen.
Bei dem zuvor beschriebenen Verfahren wird jedoch das Substrat beschädigt oder unerwünscht geätzt, wenn der SiO₂- Film mittels eines RIE rückgeätzt wird, um die SiO₂-Seiten­ wände auszubilden, was zu einer Verschlechterung der Vor­ richtungscharakteristiken und einer Erhöhung der Änderungen der Vorrichtungscharakteristiken führt. Außerdem werden die Vorrichtungscharakteristiken als ein Ergebnis eines unvoll­ kommenen Ätzens mit einem Rest- oder Überätzen verschlech­ tert, da ein diagonales Ionenfräsen zum Entfernen des Basismetalls 103 verwendet wird.
Gemäß den zuvor beschriebenen FETs im Stand der Technik weist der planare LDD-FET, der ein Gate aus hochschmelzen­ dem Metall (Fig. 25(a)) verwendet, eine geringe Drain- Durchbruchspannung auf, und der FET mit vertieftem Gate, der ein Gate aus hochschmelzendem Metall (Fig. 29) verwen­ det, weist eine schlechte Steuerbarkeit für die Abschnür­ spannung Vp auf. Des weiteren wird in dem FET im Stand der Technik, der sowohl die vertiefte Gatestruktur als auch die LDD-Struktur verwendet, um die zuvor beschriebenen Probleme zu lösen (Fig. 31), keine gute Ausbeute erzielt, da das Gate aus hochschmelzendem Metall nicht selbstausgerichtet zu der Vertiefung ist. Des weiteren verbleibt in dem BPLDD- FET im Stand der Technik, der eine vergrabene p-Schicht zum Unterdrücken des Kurzkanaleffekts verwendet (Fig. 25(b)), obgleich es erwünscht ist, daß die vergrabene p-Schicht un­ ter der n⁺-Schicht nicht vorhanden ist, anders ausgedrückt, daß sie lediglich unter den n- und n′-Schichten vorhanden ist, um die Kapazität zwischen der p-Schicht und den n⁺- Schichten zu entfernen, die Kapazität zwischen der vergra­ benen p-Schicht und der n⁺-Schicht, da die vergrabene p- Schicht nicht selbstausrichtend zu den n⁺-Schichten herge­ stellt werden kann, was zu einer Verringerung der Betriebs­ geschwindigkeit führt.
Andererseits beeinträchtigen in dem HBT im Stand der Technik, der in Fig. 33 gezeigt ist, das RIE zum Ausbilden der SiO₂-Seitenwände und das diagonale Ionenfräsen zum Ent­ fernen unnötiger Abschnitte des Basismetalls, nachteilig die Vorrichtungscharakteristiken und erhöhen die Änderungen in den Vorrichtungscharakteristiken.
Es ist daher die Aufgabe der vorliegenden Erfindung, einen FET zu schaffen, der eine hohe Durchbruchspannung, eine verbesserte Zuverlässigkeit, eine hohe Steuerbarkeit einer Abschnürspannung, eine gute Ausbeute, eine verbes­ serte Steilheit und eine vergrößerte Betriebsbeschwindig­ keit aufweist, sowie einen HBT zu schaffen, der verbesserte Charakteristiken und unterdrückte Änderungen der Charakte­ ristiken aufweist.
Gemäß einem ersten Aspekt der vorliegenden Erfindung beinhaltet ein FET bzw. ein Feldeffekttransistor einen Ver­ bindungshalbleiter-Körper, der eine Vertiefung an der Ober­ fläche aufweist, und eine Gateelektrode aus hochschmelzen­ dem Metall, die in der Mitte der Vertiefung angeordnet ist und eine glatte und flache oder bogenförmige obere Oberflä­ che aufweist. Bei diesem FET wird ein hochzuverlässiger Kontakt zwischen der Gateelektrode und dem Verbindungshalb­ leiter-Körper realisiert, da die Gateelektrode ein hoch­ schmelzendes Metall beinhaltet. Des weiteren wird die Stromkonzentration an Kanten der Source- und Drainelektro­ den reduziert, da die Vertiefungsstruktur verwendet wird, was zu einer hohen Drain-Durchbruchspannung führt.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung weist der Verbindungshalbleiter-Körper in dem zuvor be­ schriebenen FET ein Verbindungshalbleiter-Substrat; eine Kanalschicht (hier im weiteren Verlauf als n-Schicht be­ zeichnet), die einen Verbindungshalbleiter aufweist, der Dotierstoff-Störstellen bzw. eine Dotierstoff-Verunreini­ gung des n-Typs enthält, und auf einem Bereich der Oberflä­ che des Verbindungshalbleiter-Substrats direkt unter der Gateelektrode plaziert ist; Zwischendotierstoffkonzentrati­ ons-Schichten (hier im weiteren Verlauf als n′-Schichten bezeichnet), die den Verbindungshalbleiter aufweisen, der Dotierstoff-Störstellen des n-Typs enthält und eine Dotier­ stoffkonzentration aufweist, die höher als die Dotierstoff­ konzentration der n-Schicht ist, und die auf Bereichen der Oberfläche des Verbindungshalbleiter-Substrats unter der Vertiefung plaziert sind, auf denen die n-Schicht nicht vorhanden ist; und Hochdotierstoffkonzentrations-Schichten (hier im weiteren Verlauf als n⁺-Schichten bezeichnet) auf, die den Verbindungshalbleiter aufweisen, der Dotier­ stoffstörstellen des n-Typs enthält, und eine Dotierstoff­ konzentration aufweist, die höher als die Dotierstoffkon­ zentration der n′-Schichten ist, und die auf anderen Berei­ chen der Oberfläche des Verbindungshalbleiter-Substrats plaziert sind, als dem Bereich unter der Vertiefung, um die Vertiefung beidseitig zu umfassen. Bei dieser Struktur ist der Source-zu-Drain-Widerstand verglichen mit dem FET im Stand der Technik verringert, da die n′-Schichten an beide Seiten der Gateelektrode angrenzen, was zu einer Vergröße­ rung der Steilheit führt. Außerdem ist die Durchbruchspan­ nung hoch, da die Vertiefungsstruktur verwendet wird. Des weiteren ist die Zuverlässigkeit des Kontakts zwischen der Gateelektrode und der aktiven Verbindungshalbleiter-Schicht verbessert, da die Gateelektrode ein hochschmelzendes Me­ tall aufweist.
Gemäß einem dritten Aspekt der vorliegenden Erfindung beinhaltet der Verbindungshalbleiter-Körper bei dem FET ge­ mäß dem zweiten Aspekt die n⁺-Schichten in Bereichen unter der Vertiefung und angrenzend an die gegenüberliegenden Seitenoberflächen der Vertiefung. Deshalb ist der Source­ zu-Drain-Widerstand verglichen mit der zuvor beschriebenen Struktur verringert, bei welcher die Grenzen zwischen den n′-Schichten und den n⁺-Schichten mit den gegenüberliegen­ den Seitenoberflächen der Vertiefung ausgerichtet sind, wo­ durch die Steilheit erhöht wird. Außerdem wird ein hochzu­ verlässiger Kontakt zwischen der Gateelektrode und der ak­ tiven Verbindungshalbleiter-Schicht erzielt, da die Ga­ teelektrode ein hochschmelzendes Metall aufweist.
Gemäß einem vierten Aspekt der vorliegenden Erfindung beinhaltet der Verbindungshalbleiter-Körper bei dem FET ge­ mäß dem zweiten Ausführungsbeispiel die n′-Schichten in Be­ reichen außerhalb des Bereichs unter der Vertiefung und an­ grenzend an die beiden Seitenoberflächen der Vertiefung. Deshalb wird der Abstand von dem Gate zu der n⁺ -Schicht verglichen mit dem FET vergrößert, bei welchem die n′/n⁺- Grenzen zu den gegenüberliegenden Seitenoberflächen der Vertiefung ausgerichtet sind und dem FET, bei welchem sich die n′/n⁺-Grenzen außerhalb der Vertiefung befinden, wo­ durch die Drain-Durchbruchspannung erhöht wird. Außerdem wird ein hochzuverlässiger Kontakt zwischen der Gateelek­ trode und der aktiven Verbindungshalbleiter-Schicht er­ zielt, da die Gateelektrode ein hochschmelzendes Metall aufweist.
Gemäß einem fünften Aspekt der vorliegenden Erfindung weist der Verbindungshalbleiter-Körper bei dem FET gemäß dem ersten Aspekt ein Verbindungshalbleiter-Substrat, eine Kanalschicht des n-Typs, die einen Verbindungshalbleiter aufweist, der Dotierstoff-Störstellen des n-Typs enthält und über der Oberfläche des Verbindungshalbleiter-Substrats angeordnet ist, und n⁺-Schichten auf, die den Verbindungs­ halbleiter aufweisen, der Dotierstoff-Störstellen des n- Typs enthält und eine Dotierstoffkonzentration aufweist, die höher als die Dotierstoffkonzentration der n-Schicht ist und auf Abschnitten der n-Schicht außerhalb der Vertie­ fung angeordnet sind, und wobei sich die Bodenfläche der Vertiefung innerhalb der n-Schicht befindet. Bei dieser Struktur können im voraus auf das Verbindungshalbleiter- Substrat epitaktisch aufgewachsene Verbindungshalbleiter- Schichten für die n-Schicht und die n⁺-Schichten verwendet werden, wodurch eine steile Verteilung der Dotierstoffkon­ zentration an der Schnittstelle zwischen der n-Schicht und dem Verbindungshalbleiter-Substrat realisiert wird, und des weiteren kann die Dotierstoffkonzentration der n⁺-Schich­ ten, verglichen mit einer Ionenimplantation, erhöht werden, was zu einem FET mit einer höheren Steilheit als der Steil­ heit des FET führt, bei welchem die n- und n⁺-Schichten mittels einer Ionenimplantation ausgebildet werden. Außer­ dem kann ein hochzuverlässiger Kontakt zwischen der Ga­ teelektrode und der aktiven Verbindungshalbleiter-Schicht erzielt werden, da die Gateelektrode ein hochschmelzendes Metall aufweist. Des weiteren ist die Drain-Durchbruchspan­ nung hoch, da die Vertiefungsstruktur verwendet wird.
Gemäß einem sechsten Aspekt der vorliegenden Erfindung beinhaltet der FET gemäß dem fünften Aspekt des weiteren eine Schicht aus niederohmigem Metall, die genau auf der oberen Oberfläche der Gateelektrode aus hochschmelzendem Metall angeordnet ist. Deshalb wird ein hochzuverlässiger Kontakt zwischen dem Gate aus hochschmelzendem Metall und der aktiven Verbindungshalbleiter-Schicht erzielt und gleichzeitig wird der Gate-Widerstand bedeutsam verringert, da der obere Teil der Gateelektrode aus dem niederohmigen Metall hergestellt ist. Des weiteren werden die Gate-zu- Source-Kapazität und die Gate-zu-Drain-Kapazität verglichen mit dem FET im Stand der Technik verringert, der ein kopflastiges Gate aus einem hochschmelzenden Metall und ei­ nem niederohmigen Metall aufweist, der in Fig. 29 gezeigt ist. Die Verringerungen des Gate-Widerstands, der Gate-zu- Source-Kapazität und der Gate-zu-Drain-Kapazität verbessern die Charakteristiken des FET, wenn er in einem Hochfre­ quenzband betrieben wird. Außerdem wird die abnormale Dif­ fusion des niederohmigen Metalls in das hochschmelzende Me­ tall während des Betriebs des FET vermieden, da das Gate aus hochschmelzendem Metall gemäß der Erfindung im Unter­ schied zu der Gateelektrode im Stand der Technik, die in Fig. 29 gezeigt ist, keinen porösen Abschnitt beinhaltet, wodurch die Zuverlässigkeit erhöht wird. Des weiteren wird ein hochzuverlässiger Kontakt zwischen der Gateelektrode und der Verbindungshalbleiter-Schicht erzielt, da sich das Gate aus hochschmelzendem Metall in Kontakt mit der aktiven Verbindungshalbleiter-Schicht befindet.
Gemäß einem siebten Aspekt der vorliegenden Erfindung beinhaltet der FET gemäß dem ersten Aspekt des weiteren ei­ ne Schicht aus niederohmigem Metall, die eine Breite auf­ weist, die größer als die Breite des Gates aus hochschmel­ zendem Metall ist, und die auf dem Gate aus hochschmelzen­ dem Metall angeordnet ist. Deshalb wird der Gate-Wider­ stand, verglichen mit der Gatestruktur, verringert, bei welcher das Gate aus niederohmigem Metall zu dem Gate aus hochschmelzendem Metall selbstausgerichtet ist. Außerdem wird die abnormale Diffusion des niederohmigen Metalls in das hochschmelzende Metall während des Betriebs des FET vermieden, da das Gate aus hochschmelzendem Metall im Un­ terschied zu der Gateelektrode im Stand der Technik, die in Fig. 29 gezeigt ist, keinen porösen Abschnitt beinhaltet, wodurch die Zuverlässigkeit erhöht wird. Des weiteren wird ein hochzuverlässiger Kontakt zwischen der Gateelektrode und der Verbindungshalbleiter-Schicht erzielt, da sich das Gate aus hochschmelzendem Metall in Kontakt zu der aktiven Verbindungshalbleiter-Schicht befindet.
Gemäß einem achten Aspekt der vorliegenden Erfindung weist bei dem FET gemäß dem ersten Aspekt die Vertiefung eine symmetrische Vielfachstufen-Struktur auf, und die Ga­ teelektrode aus hochschmelzendem Metall ist in der Mitte der innersten Stufe der Vertiefung angeordnet. Des weiteren weist der Verbindungshalbleiter-Körper ein Verbindungshalb­ leiter-Substrat; eine Kanalschicht des n-Typs, die einen Verbindungshalbleiter aufweist, der Dotierstoff-Störstellen den n-Typs enthält, und die auf einem Bereich der Oberflä­ che des Verbindungshalbleiter-Substrats direkt unter der Gateelektrode plaziert ist; n′-Schichten, die den Verbin­ dungshalbleiter aufweisen, der Dotierstoff-Störstellen des n-Typs enthält und eine Dotierstoffkonzentration aufweist, die höher als die Dotierstoffkonzentration der n-Schicht ist, und die auf Bereichen der Oberfläche des Verbindungs­ halbleiter-Substrats unter der Vertiefung plaziert sind, auf denen die n-Schicht nicht vorhanden ist, um die n- Schicht beidseitig zu umfassen; und n⁺-Schichten auf, die den Verbindungshalbleiter aufweisen, der Dotierstoff-Stör­ stellen des n-Typs enthält und eine Dotierstoffkonzentra­ tion aufweist, die höher als die Dotierstoffkonzentration der n′-Schichten ist, und die auf anderen Bereichen der Oberfläche des Verbindungshalbleiter-Substrats plaziert sind, als den Bereichen, auf denen die n-Schicht und die n′-Schichten vorhanden sind, um die n′-Schichten zu kontak­ tieren. Deshalb wird, verglichen mit dem FET mit der Ein­ stufen-Vertiefung, die Ausdehnung der Ladungs-Sperrschicht zwischen dem Gate und dem Drain zu dem Drain hin erleich­ tert, wenn die Drainspannung erhöht wird, wodurch die Drain-Durchbruchspannung erhöht wird. Im allgemeinen wird, je dicker die aktive Schicht ist, desto mehr die Ausdehnung der Sperrschicht in der Horizontalrichtung unterdrückt. Deshalb erstreckt sich bei dem FET mit der Einstufen-Ver­ tiefung, nachdem die Sperrschicht ein Ende der Vertiefung auf der Drain-Seite erreicht, die Sperrschicht selbst dann kaum zu dem Drain, wenn die Drainspannung erhöht wird, und das elektrische Feld an der Gatekante erhöht sich plötz­ lich. Andererseits wird bei dem FET mit der Vielfachstufen- Vertiefung, nachdem die Sperrschicht ein Ende der inneren Vertiefung erreicht, die Dicke der aktiven Schicht aufgrund des Vorhandenseins der äußeren Vertiefung nicht plötzlich vergrößert, so daß die Erhöhung des elektrischen Feldes an der Gatekante unterdrückt wird, wodurch die Drain-Durch­ bruchspannung erhöht wird. Außerdem werden der Gate-zu- Source-Widerstand und der Gate-zu-Drain-Widerstand verrin­ gert, da die Breite der inneren Vertiefung ohne eine Ver­ ringerung der Drain-Durchbruchspannung verringert werden kann. Des weiteren wird ein hochzuverlässiger Kontakt zwi­ schen der Gateelektrode und der aktiven Verbindungshalblei­ ter-Schicht erzielt, da die Gateelektrode ein hochschmel­ zendes Metall aufweist.
Gemäß einem neunten Aspekt der vorliegenden Erfindung beinhaltet ein Verfahren zum Herstellen eines FET ein Vor­ bereiten eines Verbindungshalbleiter-Körpers, der eine Oberfläche aufweist; ein Ausbilden eines Isolationsfilms auf der Oberfläche des Verbindungshalbleiter-Körpers und ein Mustern des Isolationsfilms, um eine Öffnung auszubil­ den; ein Ausbilden einer Vertiefung an der Oberfläche des Verbindungshalbleiter-Körpers mittels eines Verwendens des Isolationsfilms als eine Maske; ein Ablagern eines Films aus hochschmelzendem Metall auf dem Isolationsfilm und auf dem Verbindungshalbleiter-Körper durch die Öffnung des Iso­ lationsfilms; ein Auftragen eines ersten Resists über dem Film aus hochschmelzendem Metall und ein Rückätzen des er­ sten Resists, wobei ein Abschnitt eines Teils des Films aus hochschmelzendem Metalls, der der Öffnung des Isolations­ films gegenüberliegt, zurückbleibt; und ein Ätzen des Films aus hochschmelzendem Metall mittels eines Verwendens des ersten Resists, das auf dem Film aus hochschmelzendem Me­ tall zurückgeblieben ist, als eine Maske, um eine Gateelek­ trode aus hochschmelzendem Metall auszubilden. Bei diesem Verfahren werden die Gleichmäßigkeit und die Wiederholbar­ keit der FET-Struktur verbessert, da die Gateelektrode aus hochschmelzendem Metall und die Vertiefung selbstausrich­ tend zueinander hergestellt werden. Wenn die Gateelektrode nicht selbstausrichtend zu der Vertiefung hergestellt wird, sondern mittels eines Ausrichtungsverfahrens, das eine Be­ lichtungsvorrichtung verwendet, muß ein Rand für die Aus­ richtungspräzision eines Gatemusters zu der Vertiefung be­ rücksichtigt werden. Bei diesem Verfahren ist es nicht not­ wendig, den Rand zu belassen, da die Gateelektrode selbstausrichtend zu der Vertiefung hergestellt wird, wo­ durch die Breite der Vertiefung verringert werden kann. Des weiteren werden poröse Abschnitte des Films aus hochschmel­ zendem Metall vollständig weggeätzt, wenn das hochschmel­ zende Metall gemustert wird, um eine Gateelektrode aus zu­ bilden, so daß die vervollständigte Gateelektrode im Gegen­ satz zu der Gateelektrode im Stand der Technik, die in Fig. 29 gezeigt ist, keine porösen Abschnitte beinhaltet. Deshalb wird eine abnormale Diffusion eines niederohmigen Metalls in das hochschmelzende Metall während des Betrei­ bens des FET vermieden, wenn ein niederohmiges Metall auf der Gateelektrode aus hochschmelzendem Metall hergestellt wird.
Gemäß einem zehnten Aspekt der vorliegenden Erfindung wird bei dem Verfahren gemäß den neunten Aspekt der Film aus hochschmelzendem Metall mittels eines Verwendens einer Zerstäubung abgelagert. Deshalb ist die Oberfläche des Films aus hochschmelzendem Metall, der auf der Bodenfläche der Vertiefung abgelagert wird, glatt und bogenförmig, was zu einer Gateelektrode aus hochschmelzendem Metall führt, die eine glatte und bogenförmige obere Oberfläche aufweist.
Gemäß einem elften Aspekt der vorliegenden Erfindung wird bei dem Verfahren gemäß dem neunten Aspekt der Film aus hochschmelzendem Metall mittels eines Verwendens einer chemischen Gasphasenabscheidung (CVD) abgelagert. Deshalb ist die Oberfläche des Films aus hochschmelzendem Metall, der auf der Bodenfläche der Vertiefung abgelagert wird, glatt und flach, was zu einer Gateelektrode aus hochschmel­ zendem Metall führt, die eine glatte und flache obere Ober­ fläche aufweist.
Gemäß einem zwölften Aspekt der vorliegenden Erfindung weist bei dem Verfahren gemäß dem neunten Aspekt der Ver­ bindungshalbleiter-Körper ein einziges Verbindungshalblei­ ter-Substrat auf und das Verfahren beinhaltet des weiteren ein Implantieren von Dotierstoffionen eines n-Typs von der Bodenfläche der Vertiefung in das Substrat mittels eines Verwendens des Isolationsfilms als eine Maske, nachdem die Vertiefung ausgebildet worden ist und bevor der Film aus hochschmelzendem Metall abgelagert wird; ein Implantieren von Dotierstoffionen des n-Typs in das Verbindungshalblei­ ter-Substrat mittels eines Verwendens des Isolationsfilms und der Gateelektrode als Masken, nachdem die Gateelektrode ausgebildet worden ist, um n′-Schichten auszubilden, die eine Dotierstoffkonzentration aufweisen, die höher als die Dotierstoffkonzentration der n-Schicht ist; ein Auftragen eines zweiten Resists über der gesamten Oberfläche der Struktur, um den Raum innerhalb der Öffnung des Isolations­ films zu füllen, und ein Rückätzen des zweiten Resists, um einen Abschnitt innerhalb der Öffnung des Isolationsfilms zurückzulassen; Implantieren von Dotierstoffionen des n- Typs in das Verbindungshalbleiter-Substrat mittels eines Verwendens der Gateelektrode und des zweiten Resists, das auf beiden Seiten der Gateelektrode zurückgeblieben ist, als Masken, nachdem der Isolationsfilm entfernt worden ist, um n⁺-Schichten auszubilden, die eine Dotierstoffkonzentra­ tion aufweisen, die höher als die Dotierstoffkonzentration der n′-Schichten ist; ein Glühen des Verbindungshalbleiter- Substrats, um die implantierten Dotierstoffionen zu akti­ vieren, nachdem das zweite Resist entfernt worden ist; ein Ablagern eines Isolationsfilms für eine Passivierung über der gesamten Oberfläche des Halbleitersubstrats, das die Gateelektrode beinhaltet; und ein Erzeugen beabstandeter Source- und Drainelektroden, worauf ein Sintern folgt. Bei diesem Verfahren wird eine Gateelektrode aus hochschmelzen­ dem Metall, die eine glatte und flache oder bogenförmige obere Oberfläche aufweist, hergestellt. Da die Gateelek­ trode ein hochschmelzendes Metall aufweist, wird ein hoch­ zuverlässiger Kontakt zwischen der Gateelektrode und dem Verbindungshalbleiter-Substrat realisiert. Des weiteren werden die Dicke und die Dotierstoffkonzentration der n- Schicht mittels der Ionenimplantation zum Ausbilden der n- Schicht bestimmt, und sie werden nicht nachteilig von dem Ätzverfahren zum Ausbilden der Vertiefung beeinträchtigt, da die LDD-Struktur nach der Ausbildung der Vertiefung her­ gestellt wird. Als Ergebnis werden eine Wiederholbarkeit, eine Gleichmäßigkeit und eine Steuerbarkeit von elektri­ schen Charakteristiken des FET bedeutsam verbessert. Des weiteren werden die Wiederholbarkeit und die Gleichmäßig­ keit der elektrischen Charakteristiken des FET verbessert, da die Gateelektrode selbstausrichtend sowohl zu den n-, n′- und n⁺-Schichten als auch zu der Vertiefung hergestellt wird, was zu einer guten Ausbeute führt. Ebenso ist es bei diesem Verfahren nicht notwendig, den zuvor beschriebenen Rand für die Ausrichtungspräzision des Gatemusters zu be­ lassen, so daß die Breite der Vertiefung verringert werden kann, da die Gateelektrode selbstausrichtend zu der Vertie­ fung hergestellt wird. Als Ergebnis werden der Source-Wi­ derstand und der Drain-Widerstand verringert, wodurch die Steilheit erhöht wird, und die Wiederholbarkeit und die Gleichmäßigkeit der elektrischen Eigenschaften des FET ver­ bessert werden. Des weiteren wird die Stromkonzentration an Kanten der Source- und Drainelektroden verringert, da die Vertiefungsstruktur verwendet wird, was zu einer höheren Drain-Durchbruchspannung führt.
Gemäß einem dreizehnten Aspekt der vorliegenden Erfin­ dung beinhaltet das Verfahren gemäß dem zwölften Aspekt des weiteren ein Ablagern eines Isolationsfilms über der gesam­ ten Oberfläche des Verbindungshalbleiter-Substrats, das die Gateelektrode beinhaltet, nachdem das zweite Resist ent­ fernt worden ist und vor dem Glühen; ein derartiges Rückät­ zen des Isolationsfilms, um Seitenwände auszubilden, die Abschnitte des Isolationsfilms auf den beiden Seiten der Gateelektrode aufweisen, daß die Breite jeder Seitenwand kleiner als der Abstand von der Seite der Gateelektrode zu dem gegenüberliegenden Ende der Vertiefung ist; ein Implan­ tieren von Dotierstoffionen des n-Typs in unmaskierte Be­ reiche des Verbindungshalbleiter-Substrats unter der Ver­ tiefung mittels eines Verwendens der Seitenwände und der Gateelektrode als Masken, um n⁺-Schichten auszubilden, die eine Dotierstoffkonzentration aufweisen, die höher als die 25 Dotierstoffkonzentration der n′-Schichten ist, worauf ein Entfernen der Seitenwände folgt. Deshalb wird ein FET, bei welchem die n⁺-Schichten an der Oberfläche des Bereichs un­ ter der Vertiefung, der nicht mit der Gateelektrode und den isolierenden Seitenwänden maskiert ist, ausgebildet sind, hergestellt. Bei diesem FET wird der Source-zu-Drain-Wider­ stand verringert, da die n⁺-Schichten näher an der Ga­ teelektrode plaziert sind, als in dem zuvor beschriebenen FET, bei welchem die Grenze zwischen der n′-Schicht und der n⁺-Schicht mit der Vertiefung ausgerichtet ist, wodurch die Steilheit vergrößert wird.
Gemäß einem vierzehnten Aspekt der vorliegenden Erfin­ dung weist der Verbindungshalbleiter-Körper bei dem Verfah­ ren gemäß dem neunten Aspekt ein einziges Verbindungshalb­ leiter-Substrat auf, und das Verfahren beinhaltet des wei­ teren ein Implantieren von Dotierstoffionen des n-Typs von der Bodenfläche der Vertiefung in das Verbindungshalblei­ ter-Substrat mittels eines Verwendens des Isolationsfilms als eine Maske, nachdem die Gateelektrode ausgebildet worden ist und bevor der Film aus hochschmelzendem Metall abgela­ gert wird, um eine Kanalschicht des n-Typs auszubilden; ein Implantieren von Dotierstoffionen des n-Typs in das Verbin­ dungshalbleiter-Substrat mittels eines Verwendens des Iso­ lationsfilms und der Gateelektrode als Masken, nachdem die Gateelektrode ausgebildet worden ist, um erste n′-Schichten auszubilden, die eine Dotierstoffkonzentration aufweisen, die höher als die Dotierstoffkonzentration der n-Schicht ist; ein Auftragen eines zweiten Resists über der gesamten Oberfläche der Struktur zum Füllen des Raums innerhalb der Öffnung des Isolationsfilms und ein Rückätzen des zweiten Resists, um einen Abschnitt innerhalb der Öffnung des Iso­ lationsfilms zurückzulassen; ein Implantieren von Dotier­ stoffionen des n-Typs in das Verbindungshalbleiter-Substrat mittels eines Verwendens der Gateelektrode und des zweiten Resists, das auf beiden Seiten der Gateelektrode zurückge­ blieben ist, als Masken, nachdem der Isolationsfilm ent­ fernt worden ist, um zweite n′-Schichten auszubilden, die eine Dotierstoffkonzentration aufweisen, die gleich der Do­ tierstoffkonzentration der ersten n′-Schichten ist; ein Ab­ lagern eines zweiten Isolationsfilms über der gesamten Oberfläche des Verbindungshalbleiter-Substrats, das die Ga­ teelektrode beinhaltet, nachdem das zweite Resist entfernt worden ist; ein derartiges Rückätzen des zweiten Isolati­ onsfilms, um Seitenwände auszubilden, die den zweiten Iso­ lationsfilm auf den beiden Seiten der Gateelektrode aufwei­ sen, daß die Breite jeder Seitenwand größer als der Abstand von der Seite der Gateelektrode zu dem gegenüberliegenden Ende der Vertiefung ist; ein Implantieren von Dotierstoff­ ionen des n-Typs mittels eines Verwendens der Seitenwände und der Gateelektrode als Masken, um n⁺-Schichten auszubil­ den, die eine Dotierstoffkonzentration aufweisen, die höher als die Dotierstoffkonzentrationen der ersten und zweiten n′-Schichten ist; ein Glühen des Verbindungshalbleiter- Substrats, nachdem die Seitenwände entfernt worden sind, um die implantierten′ Dotierstoffionen zu aktivieren; ein Abla­ gern eines Isolationsfilms für eine Passivierung über der gesamten Oberfläche des Halbleitersubstrats, das die Ga­ teelektrode beinhaltet; und ein Erzeugen beabstandeter Source- und Drainelektroden, worauf ein Sintern folgt. Bei diesem Verfahren wird ein FET erzielt, bei welchem die n′- Schichten auf der Oberfläche des Verbindungshalbleiter- Substrats außerhalb der Vertiefung und angrenzend an die Seitenoberfläche der Vertiefung ausgebildet werden. Bei diesem FET wird der Abstand von der Gateelektrode zu der n⁺-Schicht, verglichen mit dem zuvor beschriebenen FET, vergrößert, bei welchem die Grenze zwischen der n′-Schicht und der n⁺-Schicht zu der Vertiefung ausgerichtet ist und dem FET, bei welchem Abschnitte der n⁺-Schichten unter der Vertiefung vorhanden sind. Als Ergebnis wird die Drain- Durchbruchspannung erhöht.
Gemäß einem fünfzehnten Aspekt der vorliegenden Erfin­ dung weist der Verbindungshalbleiter-Körper bei dem Verfah­ ren gemäß dem neunten Aspekt ein Verbindungshalbleiter- Substrat, eine Kanalschicht des n-Typs, die einen Verbin­ dungshalbleiter aufweist, der Dotierstoff-Störstellen des n-Typs enthält, und auf der gesamten Oberfläche des Substrats angeordnet ist, und eine n⁺-Schicht auf, die ei­ nen Verbindungshalbleiter aufweist, der die Dotierstoff- Störstellen des n-Typs enthält und eine Dotierstoffkonzen­ tration aufweist, die höher als die Dotierstoffkonzentra­ tion der n-Schicht ist, und auf der gesamten Oberfläche der n-Schicht angeordnet ist. Das Verfahren beinhaltet des wei­ teren ein Ätzen des Verbindungshalbleiter-Körpers mittels eines Verwendens des Isolationsfilms als eine Maske, um ei­ ne Vertiefung auszubilden, die eine Bodenfläche innerhalb der n-Schicht aufweist; ein Entfernen des Isolationsfilms, nachdem die Gateelektrode aus hochschmelzendem Metall aus­ gebildet worden ist; ein Ablagern eines Isolationsfilms für eine Passivierung über der gesamten Oberfläche des Verbin­ dungshalbleiter-Körpers, der die Gateelektrode beinhaltet; und ein Herstellen beabstandeter Source- und Drainelektro­ den, worauf ein Sintern folgt. Deshalb kann des weiteren die Dotierstoffkonzentration der n⁺-Schicht, verglichen mit einer Ionenimplantation, vergrößert werden, wenn epitak­ tisch aufgewachsene Verbindungshalbleiter-Schichten für die n-Schicht und die n⁺-Schicht verwendet werden können, wo­ durch eine steile Verteilung der Dotierstoffkonzentration an der Schnittstelle zwischen der n-Schicht und dem Verbin­ dungshalbleiter-Substrat erzielt wird, was zu einem FET mit einer höheren Steilheit als der Steilheit des FET führt, bei welchem die n- und n⁺-Schichten mittels einer Ionenim­ plantation ausgebildet werden.
Gemäß einem sechzehnten Aspekt der vorliegenden Erfin­ dung beinhaltet das Verfahren gemäß dem fünfzehnten Aspekt der Erfindung des weiteren ein Ablagern eines Films aus niederohmigem Metall über dem Film aus hochschmelzendem Me­ tall, nachdem der Film aus hochschmelzendem Metall abgela­ gert worden ist; ein Auftragen des ersten Resists über dem Film aus niederohmigem Metall und ein Rückätzen des ersten Resists, wobei ein Abschnitt auf einem Teil des Films aus niederohmigem Metall zurückbleibt, der der Öffnung des Iso­ lationsfilms gegenüberliegt; und ein Ätzen des Films aus niederohmigem Metall und des Films aus hochschmelzendem Me­ tall mittels eines Verwendens des ersten Resists, das auf dem Film aus niederohmigem Metall zurückgeblieben ist, als eine Maske, um eine Gateelektrode auszubilden. Bei diesem Verfahren werden das untere Gate aus hochschmelzendem Me­ tall und das obere Gate aus niederohmigem Metall selbstaus­ richtend zueinander hergestellt. Da das Gate aus hoch­ schmelzendem Metall den Verbindungshalbleiter-Körper kon­ taktiert, ist der Kontakt zwischen ihnen höchst zuverläs­ sig. Außerdem wird der Gate-Widerstand verringert, da die Gateelektrode das obere Gate aus niederohmigem Metall bein­ haltet. Des weiteren ist im Gegensatz zu der kopflastigen Gatestruktur aus hochschmelzendem Metall und aus nieder­ ohmigem Metall gemäß dem Stand der Technik, die in Fig. 29 gezeigt ist, die Breite des oberen Gates aus niederohmigem Metall gleich der Breite des unteren Gates aus hochschmel­ zendem Metall, so daß die Gate-zu-Source-Kapazität und die Gate-zu-Drain-Kapazität, verglichen mit dem FET im Stand der Technik, der in Fig. 29 gezeigt ist, verringert wer­ den. Des weiteren werden bei diesem Verfahren poröse Ab­ schnitte des Films aus hochschmelzendem Metall komplett weggeätzt, wenn das hochschmelzende Metall gemustert wird, um eine Gateelektrode auszubilden, so daß die komplette Ga­ teelektrode im Gegensatz zu der Gateelektrode, die in Fig. 29 gezeigt ist, keine porösen Abschnitte beinhaltet. Des­ halb wird eine abnormale Diffusion des niederohmigen Me­ talls in das hochschmelzende Metall während des Betreibens des FET vermieden, wodurch die Zuverlässigkeit erhöht wird.
Gemäß einem siebzehnten Aspekt der vorliegenden Erfin­ dung beinhaltet das Verfahren gemäß dem fünfzehnten Aspekt des weiteren ein Ablagern eines dritten Resists auf dem Isolationsfilm und auf der Oberfläche des Verbindungshalb­ leiter-Körpers, der die Gateelektrode aus hochschmelzendem Metall beinhaltet, nachdem die Gateelektrode aus hoch­ schmelzendem Metall ausgebildet worden ist und bevor der Isolationsfilm entfernt wird; ein Rückätzen des dritten Re­ sists, bis sich die Oberfläche des dritten Resists in der gleichen Höhe wie die obere Oberfläche der Gateelektrode aus hochschmelzendem Metall befindet, um die obere Oberflä­ che der Gateelektrode aus hochschmelzendem Metall freizule­ gen; ein Ausbilden eines Films aus niederohmigem Metall auf der oberen Oberfläche der Gateelektrode aus hochschmelzen­ dem Metall und auf einem vorgeschriebenen Teil des dritten Resists; und ein Entfernen des dritten Resists. Bei diesem Verfahren wird eine Gate aus niederohmigem Metall, das breiter als das Gate aus hochschmelzendem Metall ist, auf dem Gate aus hochschmelzendem Metall hergestellt, so daß der Gate-Widerstand, verglichen mit der zuvor beschriebenen Gatestruktur, bei welcher das Gate aus hochschmelzendem Me­ tall und das Gate aus niederohmigem Metall zueinander aus­ gerichtet sind, heiter verringert wird.
Gemäß einem achtzehnten Aspekt der vorliegenden Erfin­ dung beinhaltet das Verfahren gemäß dem zwölften Aspekt des weiteren ein Ablagern eines Deckfilms auf dem Isolations­ film für eine Passivierung und auf den Source- und Draine­ lektroden, nachdem die Source- und Drainelektroden ausge­ bildet worden sind und nach dem Sintern; ein Rückätzen des Deckfilms, bis sich die Oberfläche des Deckfilms in der gleichen Höhe wie die obere Oberfläche der Gateelektrode aus hochschmelzendem befindet, um die obere Oberfläche der Gateelektrode aus hochschmelzendem Metall freizulegen; und ein Ausbilden eines Films aus niederohmigem Metall auf der oberen Oberfläche der Gateelektrode aus hochschmelzendem Metall und auf einem vorgeschriebenen Teil des Deckfilms. Bei diesem Verfahren wird ein Gate aus niederohmigem Metall auf dem Gate aus hochschmelzendem Metall hergestellt, das breiter als das Gate aus hochschmelzendem Metall ist, so daß der Gate-Widerstand, verglichen mit der zuvor beschrie­ benen Gatestruktur, bei welcher das Gate aus hochschmelzen­ dem Metall und das Gate aus niederohmigem Metall zueinander ausgerichtet sind, weiter verringert wird.
Gemäß einem neunzehnten Aspekt der vorliegenden Erfin­ dung beinhaltet das Verfahren gemäß dem neunten Aspekt des weiteren ein Ausbilden einer ersten Vertiefung, die eine Breite aufweist, die größer als die Breite der Öffnung des Isolationsfilms an der Oberfläche des Verbindungshalblei­ ter-Körpers ist, mittels eines Verwendens eines isotropen Ätzverfahrens, und danach ein Ausbilden einer zweiten Ver­ tiefung, die eine Breite aufweist, die so groß wie die Breite der Öffnung des Isolationsfilms ist, mittels eines anisotropen Ätzverfahrens, wobei der Isolationsfilm als ei­ ne Maske verwendet wird. Deshalb wird ein FET, der eine Vertiefung mit Doppelstufen beinhaltet, welche selbstaus­ richtend zu der Gateelektrode hergestellt sind, realisiert. Der FET mit der Doppelstufen-Vertiefung sieht eine höhere Drain-Durchbruchspannung als ein FET mit einer Einstufen- Vertiefung vor. Außerdem werden der Gate-zu-Source-Wider­ stand und der Gate-zu-Drain-Widerstand verringert.
Gemäß einem zwanzigsten Aspekt der vorliegenden Erfin­ dung beinhaltet der FET gemäß dem zweiten Aspekt des weite­ ren eine vergrabene p-Schicht, die unter der n-Schicht und den n′-Schichten angeordnet ist. Bei diesem FET wird ein pn-Übergang an der Schnittstelle zwischen der vergrabenen p-Schicht und den n- und n′-Schichten erzeugt und der pn- Übergang unterdrückt einen Leckstrom, der durch die Schnittstelle zwischen dem Substrat und der n-Schicht zwi­ schen den sourceseitigen n′- und n⁺-Schichten und den drainseitigen n′- und n⁺-Schichten fließt, wobei dieser Leckstrom einem Kurzkanaleffekt in einem FET verursacht, der eine Gatelänge aufweist, die kürzer als 1.0 µm ist. Des weiteren wird die Parasitärkapazität aufgrund der vergrabe­ nen p-Schicht, verglichen mit dem BPLDD-FET im Stand der Technik, verringert, da die vergrabene p-Schicht unter den n⁺-Schichten nicht vorhanden ist, wodurch die Betriebsge­ schwindigkeit vergrößert wird. Die vergrabene p-Schicht un­ ter den n⁺-Schichten trägt nicht zu einer Verringerung des Kurzkanaleffekts bei.
Gemäß einem einundzwanzigsten Aspekt der vorliegenden Erfindung beinhaltet das Verfahren gemäß dem zwölften Aspekt des weiteren ein Implantieren von Dotierstoffionen des p-Typs in das Verbindungshalbleiter-Substrat mittels eines Verwendens des Isolationsfilms als eine Maske, nach­ dem die Vertiefung ausgebildet worden ist und bevor der Film aus hochschmelzendem Metall abgelagert wird, um eine p-Schicht unterhalb der n-Schicht auszubilden. Bei diesem Verfahren wird ein FET, bei welchem die vergrabene p- Schicht unter den n- und n′-Schichten selbstausgerichtet zu diesen Schichten angeordnet ist, realisiert. Deshalb wird, wie es zuvor beschrieben worden ist, der Kurzkanaleffekt, verglichen mit einem FET, der keine vergrabene p-Schicht aufweist, unterdrückt. Des weiteren ist die vergrabene p- Schicht selbstausgerichtet zu den n- und n′-Schichten aus­ gebildet, wobei die p-Schicht unter den n⁺-Schichten nicht ausgebildet ist. Deshalb wird der Parasitärwiderstand auf­ grund der p-Schicht verglichen mit dem BPLDD-FET im Stand der Technik bedeutsam verringert, wodurch die Betriebsge­ schwindigkeit vergrößert wird.
Gemäß einem zweiundzwanzigsten Aspekt der vorliegenden Erfindung beinhaltet ein Verfahren zum Herstellen eines He­ teroübergangs-Bipolartransistors, der eine Mesa-Struktur aufweist, bei welcher eine Elektrode aus hochschmelzendem Metall in der Mitte angeordnet ist, ein Vorbereiten eines Verbindungshalbleiter-Körpers; ein Ablagern eines Isolati­ onsfilms auf der Oberfläche des Verbindungshalbleiter-Kör­ pers und ein Entfernen eines Abschnitts des Isolationsfilms mittels eines Verwendens eines Kegelätzverfahrens, wodurch eine Öffnung ausgebildet wird, die eine Breite aufweist, die sich allmählich zu der Oberfläche des Verbindungshalb­ leiterkörpers hin verringert; ein Ablagern eines Films aus hochschmelzendem Metall auf dem Isolationsfilm und auf dem Verbindungshalbleiter-Körper innerhalb der Öffnung; ein Auftragen eines ersten Resists über dem Film aus hoch­ schmelzendem Metall und ein Rückätzen des ersten Resists, wobei ein Abschnitt auf dem Film aus hochschmelzendem Me­ tall zurückbleibt, der der Öffnung des Isolationsfilms ge­ genüberliegt; ein Ätzen des Films aus hochschmelzendem Me­ tall mittels eines Verwendens des ersten Resists, das auf dem Film aus hochschmelzendem Metall zurückgeblieben ist, als eine Maske, um eine Gateelektrode aus hochschmelzendem Metall in der Mitte der Öffnung des Isolationsfilms aus zu­ bilden; ein Ätzen des Verbindungshalbleiter-Körpers mittels eines Verwendens des Isolationsfilms und der Elektrode aus hochschmelzendem Metall als Masken; ein Auftragen eines zweiten Resists auf dem Isolationsfilm und auf der Oberflä­ che des Verbindungshalbleiter-Körpers, der die Elektrode aus hochschmelzendem Metall beinhaltet, nachdem das erste Resist entfernt worden ist, um die Öffnung des Isolations­ films mit dem zweiten Resist zu füllen, und ein Rückätzen des zweiten Resists, bis die obere Oberfläche der Elektrode aus hochschmelzendem Metall freigelegt ist; ein Ätzen des Verbindungshalbleiter-Körpers mittels eines Verwendens des zweiten Resists und der Elektrode aus hochschmelzendem Me­ tall als Masken, nachdem der Isolationsfilm entfernt worden ist; ein Ablagern eines Metallfilms auf einem Bereich des Verbindungshalbleiter-Körpers, der das zweite Resist und die Elektrode aus hochschmelzendem Metall beinhaltet; und ein Ablagern eines Isolationsfilms über der gesamten Ober­ fläche des Verbindungshalbleiter-Körpers, der die Elektrode aus hochschmelzendem Metall und den Metallfilm beinhaltet, nachdem das zweite Resist entfernt worden ist. Deshalb wird eine mesaförmige Emitterstruktur selbstausrichtend zu der Elektrode aus hochschmelzendem Metall, die als eine Emit­ terelektrode dient, ausgebildet. Außerdem wird das Substrat nicht aufgrund eines Rückätzens beschädigt oder geätzt, da das zuvor beschriebene Verfahren den Rückätzschritt mittels eines Verwendens eines RIE (reaktivem Ionenätzens), um die SiO₂-Seitenwände auszubilden, der in den Verfahren im Stand der Technik verwendet wird, nicht beinhaltet. Des weiteren wird eine Verschlechterung und Änderung der Charakteristi­ ken des HBT unterdrückt, da das Verfahren den Schritt eines diagonalen Ionenfräsens, um das Basismetall zu entfernen, nicht beinhaltet.
Die vorliegende Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigen:
die Fig. 1(a) und 1(b) Schnittansichten, die einen FET, der eine Gateelektrode aus hochschmelzendem Metall mit einer flachen oberen Oberfläche beinhaltet, bzw. einen FET, der eine Gateelektrode aus hochschmelzendem Metall mit ei­ ner bogenförmigen oberen Oberfläche beinhaltet, gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
die Fig. 2(a) bis 2(p) Schnittansichten, die Verfah­ rensschritte bei einem Verfahren zum Herstellen des in Fig. 1(a) gezeigten FET darstellen;
die Fig. 3(a) bis 3(l) Schnittansichten, die Verfah­ rensschritte bei einem Verfahren zum Herstellen eines in Fig. 1(b) gezeigten FET darstellen;
Fig. 4 eine Schnittansicht, die einen FET gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung dar­ stellt;
die Fig. 5(a) bis 5(d) Schnittansichten, die Verfah­ rensschritte bei einem Verfahren zum Herstellen des in Fig. 4 gezeigten FET darstellen;
Fig. 6 eine Schnittansicht, die einen FET gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung dar­ stellt;
die Fig. 7(a) bis 7(g) Schnittansichten, die Verfah­ rensschritte bei einem Verfahren zum Herstellen des in Fig. 6 gezeigten FET darstellen;
Fig. 8 eine Schnittansicht, die einen FET gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung dar­ stellt;
die Fig. 9(a) bis 9(d) Schnittansichten, die Verfah­ rensschritte bei einem Verfahren zum Herstellen des in Fig. 8 gezeigten FET darstellen;
Fig. 10 eine Schnittansicht, die einen FET gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung dar­ stellt;
die Fig. 11(a) bis 11(g) Schnittansichten, die Ver­ fahrensschritte bei einem Verfahren zum Herstellen des in Fig. 10 gezeigten FET darstellen;
die Fig. 12(a) und 12(b) Schnittansichten, die einen FET, der eine n/n⁺-geschichtete aktive Schicht beinhaltet, bzw. einen FET, der eine ionenimplantierte aktive Schicht beinhaltet, gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung darstellen;
die Fig. 13(a) bis 13(d) Schnittansichten, die Ver­ fahrensschritte bei einem Verfahren zum Herstellen des in Fig. 12(a) gezeigten FET darstellen;
die Fig. 14(a) bis 14(d) Schnittansichten, die Ver­ fahrensschritte bei einem Verfahren zum Herstellen des in Fig. 12(b) gezeigten FET darstellen;
Fig. 15 eine Schnittansicht, die einen FET gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung dar­ stellt;
die Fig. 16(a) bis 16(i) Schnittansichten, die Ver­ fahrensschritte bei einem Verfahren zum Herstellen des in Fig. 15 gezeigten FET darstellen;
Fig. 17 eine Schnittansicht, die einen FET gemäß einem achten Ausführungsbeispiel der vorliegenden Erfindung dar­ stellt;
die Fig. 18(a) bis 18(b) Schnittansichten die Ver­ fahrensschritte bei einem Verfahren zum Herstellen des in Fig. 17 gezeigten FET darstellen;
die Fig. 19(a) bis 19(k) Schnittansichten, die Ver­ fahrensschritte bei einem Verfahren zum Herstellen eines HBT gemäß einem neunten Ausführungsbeispiel der vorliegen­ den Erfindung darstellen;
Fig. 20 eine schematische Ansicht, die eine Beziehung zwischen einer Ausrichtungspräzision und einer Vertiefungs­ breite erklärt, wenn eine Gateelektrode aus hochschmelzen­ dem Metall in der Vertiefung mittels eines Verwendens einer Belichtungsvorrichtung für einen verringerten Vorsprung hergestellt wird;
Fig. 21 eine schematische Ansicht zum Erklären einer Vertiefungsbreite, wenn eine Gateelektrode aus hochschmel­ zendem Metall selbstausrichtend in der Vertiefung herge­ stellt wird;
Fig. 22(a) eine schematische Ansicht, die einen Elek­ tronenfluß in einer aktiven Schicht eines FET mit einem vertieften Gate darstellt und Fig. 22(b) eine schematische Ansicht, die einen Elektronenfluß in einer aktiven Schicht eines Planar-FET darstellt;
Fig. 23 einen Graph zum Erklären von Beziehungen zwi­ schen einer Breite einer n′-Schicht, einer Gate-Durchbruch­ spannung und einem Gate-zu-Drain-Widerstand;
Fig. 24(a) eine schematische Ansicht, die eine Ausdeh­ nung einer Ladungs-Sperrschicht in einer aktiven Schicht eines FET mit einer Einstufen-Vertiefung darstellt, und Fig. 24(b) eine schematische Ansicht, die eine Ausdehnung einer Ladungs-Sperrschicht in einer aktiven Schicht eines FET mit einer Doppelstufen-Vertiefung darstellt;
die Fig. 25(a) und 25(b) Schnittansichten, die einen planaren LDD-FET bzw. einen planaren BPLDD-FET im Stand der Technik darstellen;
die Fig. 26(a) bis 26(g) Schnittansichten, die Ver­ fahrensschritte bei einem Verfahren zum Herstellen des in Fig. 25(a) gezeigten planaren LDD-FET darstellen;
Fig. 27 eine Schnittansicht, die einen FET mit einem vertieften Gate im Stand der Technik darstellt;
die Fig. 28(a) bis 28(c) Schnittansichten, die Ver­ fahrensschritte bei einem Verfahren zum Herstellen des in Fig. 27 gezeigten FET mit einem vertieften Gate darstel­ len;
Fig. 29 eine Schnittansicht, die einen FET mit einem vertieften Gate im Stand der Technik darstellt, der ein Doppelschichtstruktur-Gate aus einem hochschmelzenden Me­ tall und einem niederohmigen Metall verwendet;
die Fig. 30(a) bis 30(h) Schnittansichten, die Ver­ fahrensschritte bei einem Verfahren zum Herstellen des in Fig. 29 gezeigten FET darstellen;
Fig. 31 eine Schnittansicht, die einen FET im Stand der Technik darstellt, der eine LDD-Struktur und eine Struktur mit einem vertieften Gate kombiniert;
die Fig. 32(a) bis 32(h) Schnittansichten, die Ver­ fahrensschritte bei einem Verfahren zum Herstellen des in Fig. 31 gezeigten FET darstellen;
Fig. 33 eine Schnittansicht, die einen HBT im Stand der Technik darstellt; und
die Fig. 34(a) bis 34(i) Schnittansichten, die Ver­ fahrensschritte bei einem Verfahren zum Herstellen des in Fig. 33 gezeigten HBT darstellen.
Nachstehend erfolgt eine Beschreibung eines ersten Aus­ führungsbeispiels der vorliegenden Erfindung.
Die Fig. 1(a) und 1(b) zeigen Schnittansichten, die FETs gemäß einem ersten Ausführungsbeispiel der vorliegen­ den Erfindung darstellen. In diesen Figuren bezeichnen die gleichen Bezugszeichen wie in Fig. 31 die gleichen oder entsprechende Teile. Die Gateelektrode 5(b) aus hochschmel­ zendem Metall ist in der Mitte der Vertiefung plaziert, d. h., sie ist von d 72223 00070 552 001000280000000200012000285917211200040 0002019524548 00004 72104en n⁺-Schichten 4 bezüglich ihrer rech­ ten und linken Seiten um den gleichen Abstand beabstandet. Die n-Schicht 2 ist genau unter der Gateelektrode 5b aus hochschmelzendem Metall vorhanden und die n′-Schichten 3 sind innerhalb der Vertiefung an den beiden Seiten der n- Schicht 2 vorhanden. Die n⁺-Schichten 4 sind außerhalb der Vertiefung vorhanden und sind dicker als die n-Schicht 2 und die n′-Schichten 3. Die Oberseite der Gateelektrode 5b aus hochschmelzendem Metall ist flach, wie es in Fig. 1(a) gezeigt ist, oder bogenförmig, wie es in Fig. 1(b) gezeigt ist. Die Gateelektrode 5b aus hochschmelzendem Metall mit der flachen oder bogenförmigen oberen Oberfläche ist offen­ sichtlich unterschiedlich zu der Gateelektrode 5a aus hoch­ schmelzendem Metall im Stand der Technik, die einen V-för­ migen Hohlraum an der oberen Oberfläche aufweist und die in Fig. 29 gezeigt ist, und die Gateelektrode 5b aus hoch­ schmelzendem Metall beinhaltet keine porösen Abschnitte. Deshalb wird bei einer FET-Struktur, die in Fig. 10 ge­ zeigt ist, welche später detaillierter beschrieben wird, eine abnormale Diffusion des niederohmigen Metalls in das hochschmelzende Metall während des Betriebs vermieden, wenn ein Film aus niederohmigem Metall auf der Gateelektrode 5b aus hochschmelzendem Metall ausgebildet wird, wodurch die Zuverlässigkeit verbessert wird. Außerdein wird die Kapazi­ tät der Gateelektrode verringert, wenn die Schicht aus nie­ derohmigem Metall selbstausrichtend zu der Gateelektrode aus hochschmelzendem Metall hergestellt wird.
Ein Verfahren zum Herstellen der FET-Struktur mit der flachen oberen Gateelektrode, die in Fig. 1(a) gezeigt ist, ist in den Fig. 2(a) bis 2(p) dargestellt.
Zu Beginn wird, wie es in Fig. 2(a) dargestellt ist, ein Isolationsfilm 41 auf dem Verbindungshalbleiter- Substrat 1 in einer Dicke von ungefähr 300 nm abgelagert und ein Resistfilm 42, der ein vorgeschriebenes Öffnungsmu­ ster aufweist, wird auf dem Isolationsfilm 41 ausgebildet. Danach wird, wie es in Fig. 2(b) gezeigt ist, mittels ei­ nes Verwendens des Resistfilms 42 als eine Maske, der Iso­ lationsfilm 41 geätzt, um eine Öffnung auszubilden. Bevor­ zugt besteht der Isolationsfilm 41 aus SiO₂ und ist das Ätzverfahren RIE, welches sich beim vertikalen Ätzen aus­ zeichnet.
In dem Schritt in Fig. 2(c) wird nach einem Entfernen des Resistfilms 42 eine Vertiefung mittels eines Ätzens un­ gefähr 100 nm tief in dem Verbindungshalbleiter-Substrat 1 ausgebildet. Das Vertiefungsätzen kann vor dem Entfernen des Resists 42 ausgeführt werden. Wenn eine Vertiefung in einem Verbindungshalbleiter-Substrat 1 ausgebildet wird, wird ein Naßätzen, das ein Gemisch aus Weinsäure und Was­ serstoffperoxid (50 : 1), oder ein Trockenätzen, das Cl₂ verwendet, verwendet. Im Falle eines Naßätzens wird das Profil einer Ionenimplantation zum Herstellen von n⁺- Schichten 4 ein wenig geändert, wie es später beschrieben wird, da das Verbindungshalbleiter-Substrat 1 isotrop ge­ ätzt ist. Die vertikale Vertiefung, die in Fig. 2(c) ge­ zeigt ist, wird mittels eines Trockenätzens erzielt.
In dem Schritt in Fig. 2(d) werden mittels eines Ver­ wendens des Isolationsfilms 41 als eine Maske Dotierstoff­ ionen des n-Typs zum Ausbilden einer n-Schicht 2 von der Bodenseite der ,Vertiefung in das Verbindungshalbleiter- Substrat 1 implantiert. Obgleich die Dotierstoffionen ebenso in den Isolationsfilm 41 implantiert werden, wird die Zusammensetzung des Isolationsfilms 41 aufgrund der Do­ tierstoffionen kaum geändert, da die Konzentration so ge­ ring wie 10¹⁷ cm-3 ist. In diesem ersten Ausführungsbei­ spiel der Erfindung werden Si-Ionen bei einer Beschleuni­ gungsenergie von 60 keV und einer Dosis von ungefähr 7 × 10¹² cm-2 implantiert. Da die implantierte Tiefe ungefähr 100 nm beträgt, ist ein 300 nm dicker SiO₂-Film 41 für eine Maske zur Ionenimplantation ausreichend.
In dem Schritt in Fig. 2(e) wird ein Film 5 aus hoch­ schmelzendem Metall, wie zum Beispiel WSi, WSiN, WN oder TiW über der gesamten Oberfläche abgelagert, so daß er an Kanten des Isolationsfilms 41, die an die Vertiefung an­ grenzen (hier im weiteren Verlauf als Stufenteile bezeich­ net), nicht getrennt ist. Die Beschichtung des Films 5 aus hochschmelzendem Metall auf den Stufenteilen bestimmt die Breite der n′-Schichten 3, welche später hergestellt wer­ den. Wenn eine Mantel-CVD oder eine CVD (chemische Dampf­ phasenabscheidung), die ein Gasgemisch aus WF₆ und SiH₄ verwendet, verwendet wird, wird der Film 5 aus hochschmel­ zendem Metall mit einer guten Beschichtung auf den Stufen­ teilen abgelagert. Das CVD-Verfahren wird so gesteuert, daß die Breite LC des Films 5 aus hochschmelzendem Metall, der an jedes Stufenteil angrenzt, ungefähr 0.25 µm beträgt. Da die Dicke LC von der Dicke des Films 5 aus hochschmelzendem Metall auf der flachen Oberfläche des Isolationsfilms 41 abhängt, können die Breite der n′-Schichten 3, welche spä­ ter hergestellt werden, und die Gatelänge gemäß der Dicke des Films 5 aus hochschmelzendem Metall geändert werden. Wenn angenommen wird, daß die Öffnungsbreite Lre der Ver­ tiefung 1.0 µm beträgt, wird die Gatelänge Lg wie folgt be­ rechnet:
Lg = Lre-2LC = 1.0-2 × 0.25 = 0.5 (µm)
Des weiteren ist die Oberfläche des Films 5 aus hoch­ schmelzendem Metall, der auf der Bodenfläche der Vertiefung abgelagert ist, glatt und flach.
In dem Schritt in Fig. 2(f) wird ein erstes Resist 45 über der gesamten Oberfläche in einer Dicke abgelagert, die ausreicht, um die unebene Oberfläche, d. h., den Hohlraum, des Films 5 aus hochschmelzendem Metall abzuflachen. Bevor­ zugt beträgt die Dicke des ersten Resists 45 ungefähr 1 µm. Da das erste Resist 45 als eine Maske für ein RIE verwendet wird, wird ein Novolak-Resist, das RIE-beständig ist, ver­ wendet. Danach wird, wie es in Fig. 2(g) dargestellt ist, das erste Resist 45 mittels eines Verwendens eines Ätzver­ fahrens geätzt, das eine hohe Gleichmäßigkeit in dem Wafer erzeugt, wie zum Beispiel mittels eines O₂-Ablösens. Das Ätzen wird gestoppt, wenn der Film 5 aus hochschmelzendem Metall freigelegt ist. Als Ergebnis des Ätzens wird der Hohlraum des Films 5 aus hochschmelzendem Metall mit dem ersten Resist 45 gefüllt. Da das Verhältnis der Fläche des Hohlraums des Films 5 aus hochschmelzendem Metall zu der Fläche des gesamten Wafers sehr klein ist, wird die Emissi­ on bzw. Abgabe von CO während des Ätzens beobachtet, und das Ätzen wird gestoppt, wenn die Emission von CO plötzlich abfällt, d. h., wenn der Film 5 aus hochschmelzendem Metall freigelegt ist, um das Resist 45 mit einer hohen Zuverläs­ sigkeit in dem Hohlraum zurückzulassen. Außerdem wird das Resist 45 zuverlässig in dem Hohlraum zurückgelassen, wenn die gesamte Dicke des Isolationsfilms 41 und die Tiefe der Vertiefung groß ist. In diesem ersten Ausführungsbeispiel beträgt die gesamte Dicke ungefähr 400 nm und dies ist si­ cher genug. Des weiteren hängt die Zuverlässigkeit von der Breite der Vertiefung ab. Wenn die Vertiefung zu breit ist, ist es schwierig, das Resist 45 in dem Hohlraum zurückzu­ lassen. In diesem ersten Ausführungsbeispiel darf die Ver­ tiefungsbreite 2.0 µm nicht überschreiten.
In dem Schritt in Fig. 2(h) wird mittels eines Verwen­ dens des Resists 45 als eine Maske der Film 5 aus hoch­ schmelzendem Metall geätzt. Bevorzugt wird ein Ätzverfahren verwendet, das die n-Schicht 2 kaum beschädigt oder ätzt, wie zum Beispiel ein Plasmaätzen oder ein ECR- (Elektronenzyklotron-Resonanz)-Ätzen, verwendet. Als ein Ätzgas wird SF₆ oder ein Gemisch aus CF₄ und O₂ verwendet. Das Ätzen wird gestoppt, wenn der Isolationsfilm 41 freige­ legt ist. Der Endpunkt des Ätzens wird einfach erfaßt, wenn die Emission eines F-Radikals oder die Emission von SiF beobachtet wird. Obgleich die Dicke des Films 5 aus hoch­ schmelzendem Metall, der die Stufen des Isolationsfilms 41 bedeckt, d. h., die Dicke von der Bodenseite der Vertiefung, größer als die Dicke des Films 5 aus hochschmelzendem Me­ tall auf der flachen Oberfläche des Isolationsfilms 41 ist, wird der Film 5 aus hochschmelzendem Metall, der die Stufen bedeckt, vollständig geätzt, wenn das Ätzen des Films 5 aus hochschmelzendem Metall auf der flachen Oberfläche des Iso­ lationsfilms 41 beendet ist. Der Grund dafür ist wie folgt. Wie es zuvor beschrieben worden ist, wird der Film 5 aus hochschmelzendem Metall an dem Stufenteil einfach getrennt, so daß ein Film einer sehr schlechten Qualität, d. h. ein poröser Film, auf dem Stufenteil abgelagert wird. Deshalb ist die Ätzgeschwindigkeit des Films 5 aus hochschmelzendem Metall auf dem Stufenteil höher als auf der flachen Ober­ fläche des Isolationsfilms 41, so daß der Film 5 aus hoch­ schmelzendem Metall auf dem Stufenteil vollständig wegge­ ätzt ist, wenn der auf der flachen Oberfläche weggeätzt ist. Als Ergebnis des Ätzens wird eine Gateelektrode 5b aus hochschmelzendem Metall hergestellt. Die Gatelänge Lg wird aus der zuvor beschriebenen Gleichung erzielt, d. h., Lg = Lre-2LC, wobei Lre die Öffnungsbreite der Vertiefung und LC die Breite des Films 5 aus hochschmelzendem Metall auf dem Stufenteil ist.
In dem Schritt in Fig. 2(i) werden nach einem Entfer­ nen des ersten Resists 45 Si-Ionen implantiert, um n′- Schichten 3 auszubilden. Da es erwünscht ist, daß die Tiefe der n′-Schichten 3 die gleiche wie die Tiefe der n-Schicht 2 ist, werden die Si-Ionen bei einer Beschleunigungsenergie von 60 keV implantiert. Die Dosis hängt von der erwünschten Durchbruchspannung und Steilheit ab. Danach wird, wie es in Fig. 2(j) gezeigt ist, ein zweites Resist 47 über der ge­ samten Oberfläche abgelagert. Bevorzugt wird ein Novolak- Resist abgelagert, da es als eine Maske für eine Ionenim­ plantation verwendet wird. Die Dicke des zweiten Resists 47 beträgt ungefähr 1 µm.
In dem Schritt in Fig. 2(k) wird das zweite Resist 47 mittels eines O₂-Ablösens geätzt, und das Ätzen wird ge­ stoppt, wenn der Isolationsfilm 41 freigelegt ist. Die Grundlage und das Verfahren zum Erfassen des Endpunkts des Ätzens sind die gleichen wie jene, die bereits für das Ät­ zen des erstens Resists 45 beschrieben worden sind. In ei­ ner nachfolgenden Ionenimplantation zum Herstellen von n⁺- Schichten muß das zweite Resist 47 mittels einer UV-Tiefen­ behandlung neuformiert werden, um ein unerwünschtes Ein­ schließen eines Resists zu vermeiden, das einen Bereich des Substrats maskiert, in dem der FET nicht in dem zweiten Re­ sist 47 auf den beiden Seiten des Gates 5b aus hochschmel­ zendem Metall ausgebildet ist.
In dem Schritt in Fig. 2(l) wird der Isolationsfilm 41 mittels eines Naßätzens mit einem Gemisch aus gepufferter HF und H₂O (30 : 1) so geätzt, daß die Gateelektrode 5b aus hochschmelzendem Metall, das zweite Resist 47 und das Ver­ bindungshalbleiter-Substrat 1 mittels des Ätzens nicht nachteilig beeinträchtigt werden und kein Rest zurück­ bleibt. Danach werden, wie es in Fig. 2(m) dargestellt ist, mittels eines Verwendens des Gates 5b aus hochschmel­ zendem Metall und des Resistfilms 47 als Masken Si-Ionen implantiert, um n⁺-Schichten 4 auszubilden. Ein Bereich des Substrats, in dein der FET nicht hergestellt ist, wird mit einem Resist maskiert, obgleich das Resist in Fig. 2(m) nicht gezeigt ist. Die Ionenimplantation wird bei einer Be­ schleunigungsenergie von weniger als 140 keV so ausgeführt, daß die Tiefe der n⁺-Schichten 200 um nicht überschreitet, das heißt, die Summe der Tiefe der Vertiefung (100 nm) und der Tiefe der n- und n′-Schichten (100 um). Die Dosis be­ trägt ungefähr 5 × 10¹³ cm-2. Während es nicht immer not­ wendig ist, die Bodenfläche der n⁺-Schichten 4 mit den Bo­ denflächen der n-Schicht 2 und den n′-Schichten 3 abzuglei­ chen, muß die Tiefe der n⁺-Schichten 4 ausreichend sein, um den Kurzkanaleffekt zu unterdrücken und die Steilheit zu erhöhen.
Nach einem Entfernen des zweiten Resists 47 (Fig. 2(n)) werden die ionenimplantierten Schichten mittels eines Glühens aktiviert. Dieses Glühen wird bei ungefähr 800°C in einer As-Atmosphäre für ungefähr 30 Minuten ausgeführt. Da­ nach wird, wie es in Fig. 2(o) gezeigt ist, ein Isolati­ onsfilm 6 für eine Passivierung abgelagert. Bevorzugt ist der Isolationsfilm 6 mit weniger als 10⁴ N/cm² (10⁹ dyn/cm²) belastet, um den Kurzkanaleffekt zu unterdrückten. Zum Beispiel wird ein SiON-Film mittels einer Plasma-CVD abgelagert.
Schließlich wird der Isolationsfilm 6 mittels eines Verwendens einer Resistmaske (nicht gezeigt) geätzt, die Öffnungen aufweist, die Bereichen gegenüberliegen, bei de­ nen später Source- und Drainelektroden hergestellt werden, und ohmsche Metalle werden abgelagert und abgehoben, um Source- und Drainelektroden 7a und 7b auszubilden, worauf ein Sintern folgt, wodurch der FET, der in Fig. 2(p) ge­ zeigt ist, vervollständigt ist. Die Source- und Drainelek­ troden 7a und 7b weisen eine Legierung auf AuGe-Basis auf, die Ni als unterstes Metall verwendet, das den Kontaktwi­ derstand verringert. Die obere Oberfläche der Gateelektrode 5b aus hochschmelzendem Metall des vervollständigten FET, der in Fig. 2(p) gezeigt ist, ist glatt und flach.
Obgleich in dem zuvor beschriebenen Herstellungsverfah­ ren eine CVD als ein Verfahren zum Ablagern des Films 5 aus hochschmelzendem Metall verwendet worden ist, kann anstelle einer CVD eine Zerstäubung verwendet werden. Das Herstel­ lungsverfahren, das die Zerstäubung des Films 5 aus hoch­ schmelzendem Metall verwendet, ist in den Fig. 3(a) bis 3(l) dargestellt.
Die Verfahrensschritte bis zu der Ionenimplantation zum Ausbilden der n-Schicht 2 sind identisch zu denen, die be­ reits bezüglich der Fig. 4(a) bis 4(d) beschrieben wor­ den sind. Nach dem Ausbilden der n-Schicht 2 wird, wie es in Fig. 3(a) gezeigt ist, ein Film 5 aus hochschmelzendem Metall, wie zum Beispiel WSi, WSiN, WN oder TiW über der gesamten Oberfläche mittels eines Verwendens einer Zerstäu­ bung abgelagert. Der Metallfilm 5 wird in einer Dicke, die 600 nm überschreitet, abgelagert, was genug ist, um eine unerwünschte Ungleichmäßigkeit des Films 5 aus hochschmel­ zendem Metall an der Kante der Öffnung der Vertiefung zu vermeiden. In diesem Fall beträgt die Breite LC des Films 5 aus hochschmelzendem Metall, der den Stufenteil bedeckt, ungefähr 0.25 µm. Außerdem wird eine Gatelänge Lg von 0.5 µm, wie in dem Fall, bei dem der Film 5 aus hochschmelzen­ dem Metall mittels einer CVD abgelagert wird, realisiert, wenn die Öffnungsbreite der Vertiefung Lre 1.0 µm beträgt. Die obere Oberfläche des Films 5 aus hochschmelzendem Me­ tall, der auf der Bodenfläche der Vertiefung abgelagert ist, ist glatt und bogenförmig. Danach wird ein erstes Re­ sist 45 über der gesamten Oberfläche abgelagert, wie es in Fig. 3(b) gezeigt ist. Die Verfahrensschritte nach dem Ab­ lagern des ersten Resists 45, d. h., die Verfahrensschritte, die in den Fig. 3(c) bis 3(l) gezeigt sind, sind zu de­ nen identisch, die bereits bezüglich der Fig. 2(g) bis 2(p) beschrieben worden sind. In dem vervollständigten FET, der in Fig. 3(l) gezeigt ist, ist die obere Oberfläche der Gateelektrode 5b aus hochschmelzendem Metall glatt und bo­ genförmig.
Während in den zuvor beschriebenen Herstellungsverfah­ ren gemäß dem ersten Ausführungsbeispiel der Erfindung die n⁺-Schichten 4 nach dem Ausbilden der n′-Schichten 3 ausge­ bildet worden sind, können die n⁺-Schichten 4 vor dem Aus­ bilden der n′-Schichten 3 ausgebildet werden. In diesem Fall wird ebenso der gleiche FET, wie er in den Fig. 2(p) oder 3(l) gezeigt ist, hergestellt.
Im weiteren Verlauf wird eine Beschreibung der Vorteile des FET gegeben, der wie zuvor beschrieben worden ist, her­ gestellt wird.
Als erstes wird die Lebenszeit des FET erhöht, da die Gateelektrode 5b (5c) ein hochschmelzendes Metall aufweist. Der Grund dafür ist wie folgt. Und zwar werden die Höhe des Schottky-Übergangs ΦB und der Idealitätsfaktor (n), der die Strom/Spannungs-Charakteristiken (I-V-Charakteristiken) an dem Schottky-Kontakt bestimmt, nicht verschlechtert, da der Schottky-Kontakt zwischen dem hochschmelzenden Metall, wie zum Beispiel WSi, WSiN, WN oder TiW und GaAs, bei einer re­ lativ hohen Temperatur, die 600°C übersteigt, zuverlässig ist. Während eines Hochleistungs-Ausgabebetriebs eines FET muß der Wärmewiderstand des Schottky-Kontakts hoch sein, um die Lebenszeit des FET zu verlängern, da die Kanaltempera­ tur und die Schottkykontakt-Temperatur 100°C übersteigen. Andererseits führt ein Schottky-Kontakt zwischen Au oder Al und GaAs zu Verschlechterungen von ΦB und dem Idealitäts­ faktor (n) bei einer relativ geringen Temperatur von 350 bis 400°C. Deshalb verschlechtert sich der Schottky-Kontakt schnell, wenn ein FET, der eine Gateelektrode beinhaltet, die Au oder Al aufweist, bei einer hohen Ausgangsleistung betrieben wird und die Kanaltemperatur und die Schottkykon­ takt-Temperatur 100°C übersteigen.
Als zweites wird die Wiederholbarkeit der FET-Struktur verbessert, da die Gateelektrode, die Vertiefung und die aktiven Schichten selbstausgerichtet angeordnet sind. Zum Beispiel werden die Abschnürspannung Vp oder die Schwell­ wertspannung Vth und der Sättigungsstrom mit einer guten Ausbeute wiederholt. Wenn eine Gateelektrode in einer Ver­ tiefung nicht selbstausrichtend hergestellt wird, aber eine Belichtung eines verringerten Vorsprungs verwendet, ist es notwendig, einen Rand für eine Ausrichtungspräzision zu er­ möglichen. Da die Ausrichtungspräzision XOA bei der Belich­ tung eines verringerten Vorsprungs ungefähr 0.25 µm be­ trägt, wird die Gateelektrode in der Vertiefung bei maximal um 0.5 µm verschoben. Das heißt, wie es in Fig. 20 gezeigt ist, wenn die Gatelänge Lg 0.3 µm beträgt und der Abstand lGN des Gates zu der Vertiefungskante größer als 0.3 µm ist, darf die Aufbau-Vertiefungsbreite Lre nicht auf 0.9 µm, sondern muß auf 1.4 µm (0.9 + 0.5) oder mehr einge­ stellt werden. Wenn die Vertiefungsbreite Lre um diesen Rand vergrößert wird, wird der Abstand lGN des Gates zu der Vertiefungskante erhöht, was zu einer Verringerung der Steilheit, einer schlechten Wiederholbarkeit der Durch­ bruchspannung und einer schlechten Steuerbarkeit der Ab­ schnürspannung Vp oder der Schwellwertspannung Vth führt. Der FET im Stand der Technik, der durch das Verfahren, das in den Fig. 32(a) bis 32(h) hergestellt wird, bei wel­ chem die LDD-Struktur und die Struktur mit einem vertieften Gate kombiniert werden, weist die zuvor beschriebenen Nach­ teile auf.
Im Gegensatz zu dem FET im Stand der Technik ist es bei dem FET gemäß dem ersten Ausführungsbeispiel der Erfindung nicht notwendig, einen Rand für eine Ausrichtungspräzision für die Gatelänge Lg und den Abstand lGN des Gates zu der Vertiefungskante zu belassen, da die Gateelektrode und die aktiven Schichten selbstausrichtend zu der Vertiefung her­ gestellt werden, so daß die Vertiefungsbreite Lre auf 0.9 µm eingestellt werden kann, wie es in Fig. 21 gezeigt ist. Das heißt, bei ,dem FET, der mittels eines Verwendens des Selbstausrichtungs-Verfahrens gemäß der vorliegenden Erfin­ dung hergestellt worden ist, werden die Wiederholbarkeiten der Steilheit und der Durchbruchspannung und die Steuerbar­ keit der Abschnürspannung Vp oder der Schwellwertspannung Vth, verglichen mit dem FET im Stand der Technik, der mit­ tels des Verfahrens, das in den Fig. 32(a) bis 32(h) ge­ zeigt ist, hergestellt worden ist, bedeutsam verbessert. Des weiteren wird die Wiederholbarkeit der FET-Struktur, verglichen mit den FETs mit dem vertieften Gate im Stand der Technik, die mittels den Verfahren, die in den Fig. 28(a) bis 28(c) und den Fig. 30(a) bis 30(h) hergestellt worden sind, einfach aufrechterhalten, da die aktiven Schichten mittels einer Ionenimplantation gesteuert werden.
Als drittes wird die Drain-Durchbruchspannung des FET erhöht, da die Struktur mit dem vertieften Gate verwendet wird. Das heißt, in dem FET mit dem vertieften Gate, wie er in Fig. 22(a) gezeigt ist, fließt ein Strom durch den Ka­ nalbereich in das Substrat, wohingegen bei einem Planar- FET, der in Fig. 22(b) gezeigt ist, ein Strom durch den Oberflächenbereich des Substrats fließt. Deshalb wird in dem Planar-FET, der in Fig. 22(b) gezeigt ist, ein Strom, der zu dem Drain fließt, an der Drainkante konzentriert. Andererseits fließt bei dem FET mit dem vertieften Gate, der in Fig. 22(a) gezeigt ist, ein Strom tief in das Substrat und erreicht den Drain, so daß die Stromkonzentra­ tion unterdrückt wird. Des weiteren wird der Parasitärwi­ derstand verringert und der Sättigungsstrom wird erhöht, da der FET mit dem vertieften Gate gemäß der vorliegenden Er­ findung kaum von der Oberflächen-Sperrschicht, die an der Oberfläche des Verbindungshalbleiter-Substrats erzeugt wird, beeinträchtigt wird. Als Ergebnis wird die Drain- Durchbruchspannung des FET erhöht.
Nachstehend erfolgt die Beschreibung eines zweiten Aus­ führungsbeispiels der vorliegenden Erfindung.
Während in dem zuvor beschriebenen ersten Ausführungs­ beispiel der Erfindung die n⁺-Schichten 4 außerhalb der Vertiefung plaziert sind, können Abschnitte der n⁺-Schich­ ten 4 unter der Vertiefung angeordnet sein, wie es in Fig. 4 gezeigt ist. In Fig. 4 sind die n′-Schichten 3 symme­ trisch bezüglich der Gateelektrode 5 aus hochschmelzendem Metall plaziert und weisen die gleiche Breite Wn′ auf.
Die Fig. 5(a) bis 5(d) zeigen Schnittansichten, die die Verfahrensschritte bei einem Verfahren zum Herstellen der FET-Struktur, die in Fig. 4 gezeigt ist, darstellen. Die Verfahrensschritte bis zu dem Ausbilden der n⁺-Schich­ ten 4 sind zu denen identisch, die bereits bezüglich der Fig. 2(a) bis 2(n) beschrieben worden sind. Nach dem Ausbilden der n⁺-Schichten 4 wird, wie es in Fig. 5(a) dargestellt ist, ein Isolationsfilm 51, wie zum Beispiel SiO₂ in einer Dicke von ungefähr 300 nm bevorzugt mittels einer Plasma-CVD abgelagert. Danach wird, wie es in Fig. 5(b) dargestellt ist, der SiO₂-Film 51 geätzt, wobei Ab­ schnitte 51a auf den beiden Seiten der Gateelektrode 5b aus hochschmelzendem Metall zurückbleiben. Hier im weiteren Verlauf werden diese Abschnitte 51a als Isolations-Seiten­ wände bezeichnet. Die Breite WSW der Isolations-Seitenwand 51a hängt von der Dicke d des Isolationsfilms ab und die Breite WSW und die Dicke d weisen eine Beziehung von WSW = (2/3)d auf. Die Isolations-Seitenwände 51a werden so ausge­ bildet, daß ihre beiden Enden die n⁺-Schichten 4 an den beiden Enden der Vertiefung nicht kontaktieren. Zum Bei­ spiel sollte die Dicke des Isolationsfilms 51 niedriger als 375 nm sein, wenn der Abstand von dem Gateende zu dem Ver­ tiefungsende 0.25 µm beträgt.
In dem Schritt in Fig. 5(c) werden mittels eines Ver­ wendens der Isolations-Seitenwände 51a als Masken Si-Ionen so implantiert, daß unmaskierte Abschnitte der n′-Schichten 3 in den n⁺-Typ ,geändert werden. Die Tiefe der Ionenimplan­ tation beträgt ungefähr 100 nm, das heißt, sie ist gleich der Tiefe der n′-Schichten 3. Die Beschleunigungsenergie beträgt 60 keV, wie in der Ionenimplantation für die n′- Schichten 3, und die Dosis beträgt 2 × 10¹³ cm-2. Nach ei­ nem Entfernen der Isolations-Seitenwände 51a wird die Struktur, wie in dem zuvor beschriebenen ersten Ausfüh­ rungsbeispiel, einem Glühen zum Aktivieren der ionenimplan­ tierten Schichten, einem Ablagern eines Isolationsfilms 6 und einem Herstellen von Source- und Drainelektroden 7a und 7b unterworfen, wodurch ein FET, der in Fig. 5d gezeigt ist, vervollständigt wird.
Bei einem alternativen Verfahren kann in dem Schritt in Fig. 2(m) gemäß dem ersten Ausführungsbeispiel das Resist 47 mittels eines O₂-Ablösens geätzt werden, um die Breite des Resists 47 zu verringern und um Abschnitte der n′- Schichten 3 freizulegen, und danach werden Si-Ionen implan­ tiert, um die Abschnitte der n′-Schichten 3 in den n⁺-Typ zu ändern. Bei diesem Verfahren wird ebenso die gleiche Struktur, wie sie in Fig. 4 gezeigt ist, erzielt.
Ein Vorteil des FET gemäß diesem zweiten Ausführungs­ beispiel gegenüber dem FET gemäß dem ersten Ausführungsbei­ spiel besteht darin, daß der Gate-zu-Drain-Widerstand als Ergebnis der verringerten Breite der n′-Schicht 3 verrin­ gert wird. Jedoch wird die Gate-Durchbruchspannung verrin­ gert. Fig. 23 zeigt einen Graph, der die Beziehung zwi­ schen der Breite Wn′ der n′-Schicht 3, dem Gate-zu-Drain- Widerstand RGD und der Gate-Durchbruchspannung VBGD dar­ stellt. Wie es in Fig. 23 gezeigt ist, erhöhen sich sowohl der Gate-zu-Drain-Widerstand RGD als auch die Gate-Durch­ bruchspannung VBGD mit einer Erhöhung der Breite Wn′ der n′-Schicht 3. Deshalb werden der Gate-zu-Drain-Widerstand RGD und die Breite Wn′ der n′-Schicht 3 gemäß der Gate- Durchbruchspannung VBGD, die für den FET benötigt wird, ausgewählt. Zum Beispiel beträgt bei einem Verstärker einer hohen Ausgangsleistung VBGD < 13 V und beträgt bei einem geräuscharmen Verstärker VBGD < 8 V.
Nachstehend erfolgt eine Beschreibung eines dritten Ausführungsbeispiels der vorliegenden Erfindung.
Während in dem zuvor beschriebenen ersten Ausführungs­ beispiel die n′-Schichten 3 unterhalb der Vertiefung pla­ ziert sind, können Abschnitte der n′-Schichten 3 außerhalb der Vertiefung angeordnet sein, wie es in Fig. 6 gezeigt ist. In Fig. 6 sind die n′-Schichten 3 symmetrisch bezüg­ lich der Gateelektrode 5b aus hochschmelzendem Metall pla­ ziert und weisen die gleiche Breite auf.
Die Fig. 7(a) bis 7(g) zeigen Schnittansichten, die Verfahrensschritte bei einem Verfahren zum Herstellen der in Fig. 6 gezeigten FET-Struktur darstellen. Die Verfah­ rensschritte bis zu dem Schritt, der in Fig. 7(a) gezeigt ist, sind mit Ausnahme dessen zu denen identisch, die be­ reits bezüglich der Fig. 2(a) bis 2(m) beschrieben wor­ den sind, daß in dem Schritt in Fig. 2(m) Si-Ionen bei ei­ ner Beschleunigungsenergie von weniger als 140 keV und ei­ ner Dosis von 1.4 × 10¹³ cm-2 implantiert werden, um n′- Schichten 3 anstelle der n⁺-Schichten 4 zu erzeugen. Danach wird das Resist 47 entfernt, wie es in Fig. 7(a) gezeigt ist. In dem Schritt in Fig. 7(b) wird ein Isolationsfilm 51 über der gesamten Oberfläche in einer Dicke von 450 nm abgelagert. Danach wird, wie es in Fig. 7(c) dargestellt ist, der Isolationsfilm 51 mittels eines RIE geätzt, wobei Abschnitte 51a auf den beiden Seiten der Gateelektrode 5 aus hochschmelzendem Metall zurückbleiben. Hier im weiteren Verlauf werden diese Abschnitte 51a als Isolations-Seiten­ wände bezeichnet. Da die Breite WSW der Isolations-Seiten­ wand 51a größer als der Abstand LGR von dem Gateende zu dem Vertiefungsende sein muß, wird die Dicke d des Isolations­ films 51 so ausgewählt, daß die folgende Beziehung erfüllt ist.
LGR < (2/3)d = WSW
Da der Abstand LGR 0.25 µm beträgt, muß die Dicke d größer als 375 nm sein. In diesem Ausführungsbeispiel be­ trägt sie, wie es zuvor beschrieben worden ist, 450 nm.
In dem Schritt in Fig. 7(d) werden mittels eines Ver­ wendens der Isolations-Seitenwände 51a als Masken Si-Ionen bei einer Energie von 120 bis 140 keV und einer Dosis von 5 × 10¹³ cm-2 implantiert, wobei n⁺-Schichten 4 erzeugt wer­ den. Danach werden, wie es in Fig. 7(e) dargestellt ist, die Isolations-Seitenwände 51a mit gepufferter HF entfernt, worauf ein Glühen folgt, um die aktiven Schichten zu akti­ vieren. Danach wird ein Isolationsfilm 6 abgelagert, wie es in Fig. 7(f) gezeigt ist. Schließlich werden Source- und Drainelektroden 7 erzeugt, wie es in Fig. 7(g) gezeigt ist, um den FET zu vervollständigen.
Bei einem alternativen Verfahren werden in dem Schritt in Fig. 2(m) gemäß dem ersten Ausführungsbeispiel n′- Schichten 3 anstelle der n⁺-Schichten 4 erzeugt und das Re­ sist 47 wird mittels eines Einbrennens so neuformiert, daß sich an der Vertiefungskante Abschnitte von ihm über die n′-Schichten 3 erstrecken, worauf eine Ionenimplantation folgt, die das Resist 47 als eine Maske verwendet, um n⁺- Schichten 4 auszubilden. In diesem Fall wird ebenso die gleiche Struktur, wie sie in Fig. 6 gezeigt ist, erzielt.
Bei dem FET, der mittels des zuvor beschriebenen Ver­ fahrens hergestellt wird, wird eine Gate-Durchbruchspannung (VBGD) erzielt, die höher als jene der FETs gemäß den er­ sten und zweiten Ausführungsbeispielen ist, wie es in Fig. 23 zu sehen ist.
Nachstehend erfolgt die Beschreibung eines vierten Aus­ führungsbeispiels der vorliegenden Erfindung.
Fig. 8 zeigt eine Schnittansicht, die einen FET gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfin­ dung darstellt. Während in den zuvor beschriebenen ersten bis dritten Ausführungsbeispielen die n-Schicht 2 genau un­ ter der Gateelektrode 5 aus hochschmelzendem Metall ange­ ordnet ist, werden bei diesem vierten Ausführungsbeispiel die n-Schicht 2 und die n⁺-Schicht 4 nacheinander auf dem Verbindungshalbleiter-Substrat 1 angeordnet und die Boden­ fläche der Vertiefung ist innerhalb der n-Schicht 2 vorhan­ den.
Die Verfahrensschritte zum Herstellen⁺-des FET, der in Fig. 8 gezeigt ist, werden in den Fig. 9(a) bis 9(d) dargestellt. Im voraus wird ein Verbindungshalbleiter- Substrat 1 vorbereitet, das eine n-Schicht 2 und eine n⁺- Schicht 4 aufweist, welche mittels eines epitaktischen Auf­ wachsens oder einer Implantation von Si-Ionen und eines Glühens hergestellt werden.
Zu Beginn wird ein Isolationsfilm 41 über dem Substrat 1 abgelagert und ein Resistfilm 42, der ein Öffnungsmuster aufweist, wird auf dem Isolationsfilm 41 ausgebildet, wie es in Fig. 9(a) gezeigt ist. Mittels eines Verwendens des Resistfilms 42 als eine Maske wird der Isolationsfilm 41 geätzt, um eine Öffnung auszubilden, und nachfolgend werden die n⁺-Schicht 4 und ein Teil der n-Schicht 2 geätzt. Bei dem Ätzverfahren besteht die Frage, wo das Ätzen gestoppt werden sollte. Für gewöhnlich werden folgende Verfahren für ein genaues Stoppen des Ätzens verwendet. Und zwar werden die Source- und Drainelektroden im voraus erzeugt und das Ätzen wird ausgeführt, während ein Strom, der zwischen den Source- und Drainelektroden fließt, überwacht wird. Alter­ nativ kann eine Schicht des Intrinsic-Typs (hier im weite­ ren Verlauf als ein i-Typ bezeichnet) zwischen der n- Schicht 2 und der n⁺-Schicht 4 eingefügt werden, wodurch das Ätzen automatisch an der Schicht des i-Typs gestoppt wird. Bei diesem Ausführungsbeispiel wird eine AlGaAs- Schicht des i-Typs zwischen der GaAs-Schicht 2 des n-Typs und der GaAs-Schicht 4 des n⁺-Typs eingefügt. Danach wird eine Gateelektrode 5b aus hochschmelzendem Metall in der Vertiefung gemäß den gleichen Verfahrensschritten, wie sie bezüglich der Fig. 2(e) bis 2(h) beschrieben worden sind, erzeugt, was zu der Struktur, die in Fig. 9(c) ge­ zeigt ist, führt. Wenn eine Zerstäubung für das Ablagern des Films 5 aus hochschmelzendem Metall verwendet wird, wird die Struktur, die in Fig. 9(c) gezeigt ist, bei unge­ fähr 500°C geglüht, um Beschädigungen aufgrund der Zerstäu­ bung zu entfernen. Um den FET, der in Fig. 9(d) gezeigt ist, zu vervollständigen, wird ein Isolationsfilm 6 abgela­ gert, und Source- und Drainelektroden 7a und 7b werden er­ zeugt. Bei dem zuvor beschriebenen Verfahren werden, ob­ gleich das Glühen zum Aktivieren des ionenimplantierten n- Typs und der n⁺-Schichten oder das epitaktische Aufwachsen des n-Typs und der n⁺-Schichten bei einer hohen Temperatur, die 600°C übersteigt, ausgeführt wird, die Verfahrens­ schritte nach dem Ausbilden dieser Schichten bei einer re­ lativ niedrigen Temperatur ausgeführt.
Bei dem FET gemäß dem vierten Ausführungsbeispiel der Erfindung können, da die n-Schicht 2 und die n⁺-Schicht 4 vor einem Ausbilden der Gateelektrode 5b erzeugt werden, diese Schichten mittels eines epitaktischen Aufwachsens er­ zeugt werden. In diesem Fall wird eine steile Verteilung einer Dotierstoffkonzentration in der n-Schicht 2 und der n⁺-Schicht 4 erzielt, welche nicht mittels einer Ionenim­ plantation erzielt werden kann. Die obere Grenze einer Trä­ gerkonzentration in einer epitaktischen Schicht beträgt un­ gefähr 5 × 10¹⁸ cm-3, wohingegen sie ungefähr 1 × 10¹8 cm-3 in einer ionenimplantierten Schicht beträgt. Deshalb kann eine epitaktisch aufgewachsene n⁺-Schicht 4, die eine Trä­ gerkonzentration aufweist, die höher als die der ionenim­ plantierten n⁺-Schicht 4 ist, verwendet werden, was zu ei­ nem FET führt, der eine Steilheit aufweist, die höher als die eines FET ist, bei welchem aktive Schichten mittels ei­ ner Ionenimplantation ausgebildet werden. Des weiteren kann eine epitaktisches Substrat, das GaAs/i-AlGaAs/n⁺-GaAs auf­ weist, das für einen HEMT (Transistor mit einer hohen Elek­ tronenbeweglichkeit) verwendet wird, bei dem FET gemäß dem vierten Ausführungsbeispiel der Erfindung angewendet wer­ den.
Nachstehend erfolgt die Beschreibung eines fünften Aus­ führungsbeispiels der vorliegenden Erfindung.
Fig. 10 zeigt eine Schnittansicht, die einen FET gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfin­ dung darstellt. Während in den zuvor beschriebenen ersten bis vierten Ausführungsbeispielen die Gateelektrode ein hochschmelzendes Metall aufweist, weist in diesem fünften Ausführungsbeispiel eine Gateelektrode 50 eine Doppel­ schicht-Struktur auf, die ein hochschmelzendes Metall 5 und ein niederohmiges Metall 8 aufweist, welches selbstausrich­ tend zu dem Gate 5 aus hochschmelzendem Metall ausgebildet wird.
Die Verfahrensschritte zum Herstellen des FET, der in Fig. 10 gezeigt ist, werden in den Fig. 11(a) bis 11(g) dargestellt. Wie in dem zuvor beschriebenen vierten Ausfüh­ rungsbeispiel wird ein Verbindungshalbleiter-Substrat 1 verwendet, das eine n-Schicht 2 und eine n⁺-Schicht 4 auf­ weist, und eine Vertiefung wird mit den gleichen Verfah­ rensschritten, wie sie in den Fig. 9(a) und 9(b) gezeigt sind, erzeugt. Nach dem Vertiefungsätzen wird das Resist 42 entfernt und ein Film 5 aus hochschmelzendem Metall wird mittels einer CVD oder einer Zerstäubung abgelagert, worauf ein Glühen bei ungefähr 500°C folgt, um Beschädigungen auf­ grund der CVD oder der Zerstäubung zu entfernen. Danach wird ein Film 8 aus niederohmigem Metall, wie zum Beispiel Au, auf dem Film 5 aus hochschmelzendem Metall abgelagert, wie es in Fig. 11(a) gezeigt ist. Der Film 5 aus hoch­ schmelzendem Metall, der auf den Stufenteilen abgelagert ist, weist poröse Abschnitte 70 auf, die durch gestrichelte Linien in der Figur gezeigt sind. Danach wird, wie es in Fig. 11(b) gezeigt ist, ein Resist 45 abgelagert, um die ungleichmäßige Oberfläche, d. h., das Hohlteil, des Films 5 aus hochschmelzendem Metall abzuflachen.
In dem Schritt in Fig. 11(c) wird das Resist 45 mit­ tels eines O₂-Ablösens rückgeätzt, wobei ein Abschnitt in dem Hohlteil des Films 5 aus hochschmelzendem Metall zu­ rückbleibt. Danach wird mittels eines Verwendens des Re­ sists 45 als eine Maske der Film 8 aus niederohmigem Me­ tall, der Au aufweist, mittels eines Ionenfräsens mit Ar- Ionen geätzt (Fig. 11(d)) und der Film 5 aus hochschmel­ zendem Metall wird mittels eines Plasmaätzens oder eines ECR-Ätzens geätzt (Fig. 11(e)), wodurch eine Gateelektrode 50 erzeugt wird. Als Ergebnis des Ätzens werden die porösen Abschnitte 70 des Films 5 aus hochschmelzendem Metall ent­ fernt.
Nach einem Entfernen des Resists 45 und des Isolations­ films 41 (Fig. 11(f)) wird ein Isolationsfilm 6 abgelagert und die Source- und Drainelektroden 7a und 7b werden er­ zeugt, was einen FET, der in Fig. 11(g) gezeigt ist, ver­ vollständigt.
Bei dem zuvor beschriebenen Verfahren werden, da die n- Schicht 2 und die n⁺-Schicht 4 im voraus auf dem Substrat 1 ausgebildet werden, die Verfahrensschritte nach dem Ausbil­ den dieser Schichten 2 und 4 bei einer niedrigen Temperatur ausgeführt. Da die Gateelektrode 50 einen Film 8 aus nie­ derohmigem Metall beinhaltet, kann keine Hochtemperatur- Verarbeitung, wie zum Beispiel ein Glühen, zum Aktivieren der ionenimplantierten Schichten, nach dem Ausbilden der Gateelektrode durchgeführt werden. Wenn der Film 8 aus nie­ derohmigem Metall Au aufweist und der Film aus hochschmel­ zendem Metall WSi aufweist, wird Au bei einer Temperatur, die 400°C überschreitet, in das WSi diffundiert.
Der FET gemäß diesem fünften Ausführungsbeispiel der vorliegenden Erfindung, der die Au/WSi-Gateelektrode 50 aufweist, schafft einen Vorteil eines Verringerns des Gate- - Widerstands, da der spezifische Widerstand von Au, das als der Film 8 aus niederohmigem Metall verwendet wird, 2.1 µΩcm beträgt, während der spezifische Widerstand von WSi, das als der Film 5 aus hochschmelzendem Metall verwendet wird, 100 bis 200 µΩcm beträgt. Des weiteren weist dieser neue FET gegenüber dem FET im Stand der Technik, der in Fig. 29 gezeigt ist, einen Vorteil eines Verringerns der Ga­ te-zu-Source-Kapazität und der Gate-zu-Drain-Kapazität auf. Genauer gesagt wird bei dem FET im Stand der Technik, der in Fig. 29 gezeigt ist, die Kapazität zwischen dem über­ hängendem Abschnitt der Gateelektrode und der Sourceelek­ trode bzw. Drainelektrode zu der Gate-zu-Source-Kapazität bzw. Gate-zu-Drain-Kapazität addiert. Dagegen weist der FET gemäß der vorliegenden Erfindung keinen überhängenden Ab­ schnitt der Gateelektrode auf. In dem FET im Stand der Technik, der in Fig. 29 gezeigt ist, beträgt die Kapazität des überhängenden Abschnitts 0.006 pF, wenn angenommen wird, daß die Gatebreite 280 µm beträgt, die Breite des überhängenden Abschnitts der Gateelektrode 0.5 µm beträgt und der Abstand zwischen dem überhängenden Abschnitt und der Oberfläche der n⁺-Schicht 0.2 µm beträgt. Die Kapazität des überhängenden Abschnitts ist verglichen mit der Gate- zu-Source-Kapazität Cgs (ungefähr 0.3 pF) und der Gate-zu- Drain-Kapazität Cgd (ungefähr 0.03 pF) eines typischen FET nicht vernachlässigbar und ist insbesondere für einen gro­ ßen Prozentsatz der Gate-zu-Drain-Kapazität verantwortlich.
Des weiteren werden die porösen Abschnitte 70 des Films 5 aus hochschmelzendem Metall im Gegensatz zum FET im Stand der Technik, der in Fig. 29 gezeigt ist, bei welchem die Gateelektrode einen V-förmigen Hohlraum an der oberen Ober­ fläche aufweist, während des Ätzverfahrens zum Ausbilden der Gateelektrode 50 komplett weggeätzt, so daß der Film 5 aus hochschmelzendem Metall der vervollständigten Gateelek­ trode 50 keinen porösen Abschnitt aufweist. Als Ergebnis wird eine abnormale Diffusion des niederohmigen Metalls in den porösen Abschnitt des hochschmelzenden Metalls während des Betriebs des FET vermieden, wodurch die Zuverlässigkeit verbessert wird.
Nachstehend erfolgt die Beschreibung eines sechsten Ausführungsbeispiels der vorliegenden Erfindung.
Fig. 12(a) zeigt eine Schnittansicht, die einen FET gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung darstellt. Während in dem zuvor beschriebenen fünften Ausführungsbeispiel das Gate aus niederohmigem Me­ tall selbstausrichtend zu dem Gate 5 aus hochschmelzendem Metall ausgebildet wird, wird in diesem sechsten Ausfüh­ rungsbeispiel ein Gate 8a aus niederohmigem Metall, das breiter als die Gatelänge des Gates 5 aus hochschmelzendem Metall ist, auf dem Gate 5 aus hochschmelzendem Metall an­ geordnet.
Die Verfahrensschritte zum Herstellen des FET, der in Fig. 12(a) gezeigt ist, werden in den Fig. 13(a) bis 13(d) dargestellt. Wie in dem zuvor beschriebenen vierten Ausführungsbeispiel wird ein Verbindungshalbleiter-Substrat 1, das eine n-Schicht 2 und eine n⁺-Schicht 4 aufweist, verwendet, und eine Vertiefung wird mit den gleichen Ver­ fahrensschritten, wie sie in den Fig. 9(a) und 9(b) ge­ zeigt sind, erzeugt. Danach wird das Gate 5 aus hochschmel­ zendem Metall auf die gleiche Weise, wie es bezüglich Fig. 9(c) beschrieben worden ist, ausgebildet. Jedoch wird der Isolationsfilm 41 in diesem sechsten Ausführungsbeispiel nicht entfernt. Die Struktur nach dem Ausbilden des Gates 5 aus hochschmelzendem Metall ist in Fig. 13(a) gezeigt.
In dem Schritt in Fig. 13(b) wird ein Resist 47 über der Struktur abgelagert und mittels eines O₂-Ablösens ge­ ätzt. Das Ätzen- wird gestoppt, wenn die obere Oberfläche des Gates 5 aus hochschmelzendem Metall freigelegt ist. An­ stelle des Resists 47 kann SOG (Spin-on-Glas) mit dem glei­ chen Effekt verwendet werden. In diesem Fall wird das SOG mittels eines RIE, das ein Gasgemisch aus CF₄ und O₂ ver­ wendet, geätzt. Im Fall eines Verwendens des Resists 47 ist es notwendig, das Resist 47 mittels einer UV-Tiefenbehand­ lung neu zu formieren, um eine unerwünschte Mischung des Resists 47 und eines Resists für eine nachfolgende Ausbil­ dung eines Abhebemusters oder eines Resists, das als eine Maske in einem nachfolgenden Ionenfräsen verwendet wird, zu verhindern. Danach wird, wie es in Fig. 13(c) dargestellt ist, ein Film 8 aus niederohmigem Metall über dem Gate 5 aus hochschmelzendem Metall abgelagert und gemustert, um unnötige Abschnitte zu entfernen. Das Mustern wird mittels eines Abhebeverfahrens oder eines Ionenfräsens ausgeführt. Schließlich werden das Resist 47 und der Isolationsfilm 41 entfernt, und Source- und Drainelektroden 7a und 7b werden erzeugt, was einen FET, der in Fig. 13(d) gezeigt ist, vervollständigt. Bei diesem Verfahren wird die Gateelek­ trode mit einer hohen Stabilität erzeugt, da die obere Oberfläche des Gates 5 aus hochschmelzendem Metall aufgrund des Vorhandenseins des Isolationsfilms einfach freigelegt wird.
Die zuvor beschriebene Gatestruktur, die das untere Ga­ te 5 aus hochschmelzendem Metall und das obere Gate 8 aus niederohmigem Metall aufweist, das breiter als die Gate­ länge des Gates 5 aus hochschmelzendem Metall ist, kann an den FETs gemäß den ersten bis dritten Ausführungsbeispielen der Erfindung angewendet werden, bei welchen die n-Schicht 2, die n′-Schichten 3 und die n⁺-Schichten 4 mittels einer Ionenimplantation erzeugt werden. Fig. 12(b) zeigt eine Schnittansicht, die ein Beispiel eines solchen FET dar­ stellt. Der in Fig. 12(b) gezeigte FET wird wie folgt her­ gestellt. Zu Beginn wird eine FET-Struktur, wie sie in Fig. 14(a) gezeigt ist, gemäß den Verfahrensschritten, die in den Fig. 2(a) bis 2(p) gezeigt sind, hergestellt. Da­ nach wird ein Isolationsfilm 48 über der Struktur mittels einer Vorspannungs-CVD abgelagert, um die Oberfläche abzu­ flachen, und der Isolationsfilm 48 wird rückgeätzt, bis die obere Oberfläche des Gates 5b aus hochschmelzendem Metall freigelegt ist, wie es in Fig. 14(b) gezeigt ist. Anstelle des Isolationsfilms 48 kann ein dicker Resistfilm verwendet werden. Danach wird ein Film 8 aus niederohmigem Metall ab­ gelagert und gemustert, wie es in Fig. 14(c) gezeigt ist. Schließlich wird der Isolationsfilm 48 entfernt, um einen FET, der in Fig. 14(d) gezeigt ist, zu vervollständigen.
Der FET gemäß diesem sechsten Ausführungsbeispiel weist gegenüber dem FET gemäß dem fünften Ausführungsbeispiel ei­ nen Vorteil eines Verringerns des Gate-Widerstands auf. Zum Beispiel sieht eine Gateelektrode, die eine einzige WSi- Schicht (spezifischer Widerstand: 100 µΩcm) aufweist und eine Gatelänge von 0.5 µm, eine Gatebreite von 280 µm und eine Gatehöhe von 0.5 µm aufweist, einen Gate-Widerstand von 1120 Ω vor. Eine Gateelektrode, die die zuvor be­ schriebene WSi-Schicht und eine Au-Schicht (spezifischer Widerstand: 2.1 µΩcm) aufweist, die auf der WSi-Schicht angeordnet ist und eine Breite von 0.5 µm, eine Länge von 280 µm und eine Höhe von 0.5 µm aufweist, sieht einen Gate- Widerstand von 94 Ω vor. Eine Gateelektrode, die die zuvor beschriebene WSi-Schicht und eine Au-Schicht aufweist, die eine Breite von 3 µm, eine Länge von 280 µm und eine Höhe von 1 µm aufweist, sieht einen Gate-Widerstand von 2 Ω vor. Das heißt, die Gatestruktur gemäß diesem sechsten Aus­ führungsbeispiel sieht den niedrigsten Gate-Widerstand vor. Die Verringerung des Gate-Widerstands trägt zu einer Ver­ besserung von Eigenschaften des FET bei, wenn er in einem Hochfrequenzband betrieben wird.
Nachstehend erfolgt eine Beschreibung eines siebten Ausführungsbeispiels der vorliegenden Erfindung.
Fig. 15 zeigt eine Schnittansicht, die einen FET gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfin­ dung darstellt. Obgleich in der vorhergehenden Beschreibung der FET eine Einstufen-Vertiefung beinhaltet, ist die Struktur der Vertiefung nicht darauf beschränkt. In diesem siebten Ausführungsbeispiel wird ein FET, der eine Doppel­ stufen-Vertiefung aufweist, beschrieben.
Die Verfahrensschritte zum Herstellen des FET, der in Fig. 15 gezeigt ist, werden in den Fig. 16(a) bis 16(i) dargestellt. Zu Beginn wird, wie es in Fig. 16(a) darge­ stellt ist, ein Isolationsfilm 41 auf einem Verbindungs­ halbleiter-Substrat 1 abgelagert und ein Resistfilm 42, der ein erwünschtes Öffnungsmuster aufweist, wird auf dem Iso­ lationsfilm 41 ausgebildet, worauf ein Ätzen des Isolati­ onsfilms 41 folgt, das den Resistfilm 42 als eine Maske verwendet. Nach einem Entfernen des Resistfilms 42, das den Isolationsfilm 41 als eine Maske verwendet, wird das Ver­ bindungshalbleiter-Substrat 1 mittels eines isotropen Ät­ zens, wie zum Beispiel eines Naßätzens, geätzt, was eine erste Vertiefung 61, wie sie in Fig. 16(b) gezeigt ist, ausbildet.
In dem Schritt in Fig. 16(c) wird mittels eines Ver­ wendens des Isolationsfilms 41 als eine Maske das Verbin­ dungshalbleiter-Substrat 1 mittels eines anisotropen Ätzens geätzt, um eine zweite Vertiefung 62 innerhalb der ersten Vertiefung 61 auszubilden, wodurch eine Doppelstufenvertie­ fungs-Struktur vervollständigt wird. Wenn eine Vertiefung mit mehr als zwei Stufen erwünscht ist, werden das isotrope Ätzen und das anisotrope Ätzen wiederholt. Danach werden Si-Ionen von der Bodenfläche der zweiten Vertiefung 62 in das Substrat 1 implantiert, um eine n-Schicht 2 auszubil­ den.
In dem Schritt in Fig. 16(d) wird ein Film 5 aus hoch­ schmelzendem Metall abgelagert und ein erstes Resist 45 wird aufgetragen und mittels eines Ätzens gemustert, wobei ein Abschnitt in dem Hohlteil des Films 5 aus hochschmel­ zendem Metall zurückbleibt. Danach wird, wie es in Fig. 16(e) dargestellt ist, der Film 5 aus hochschmelzendem Me­ tall mittels eines Verwendens des Resists 45 als eine Maske geätzt, was eine Gateelektrode 5b ausbildet. Danach werden n′-Schichten 3 in der zweiten Vertiefung mittels einer Io­ nenimplantation ausgebildet.
Nach einem Entfernen des ersten Resists 45 wird ein zweites Resist 47 aufgetragen und geätzt, um einen Ab­ schnitt innerhalb der Öffnung der Vertiefung zurückzulas­ sen, wie es in Fig. 16(f) gezeigt ist. Nach einem Entfer­ nen des Isolationsfilms 41 werden Si-Ionen implantiert, um n′-Schichten 3 unter der ersten Vertiefung 61 und an der Oberfläche des Verbindungshalbleiter-Substrats 1 auszubil­ den, wie es in Fig. 16(g) gezeigt ist. Die Beschleuni­ gungsenergie der Ionenimplantation sollte so ausgewählt werden, daß sich die Bodenflächen der n′-Oberschichten 3 unter den ersten und zweiten Vertiefungen 61 und 62 in der gleichen Höhe befinden. Wenn das Verbindungshalbleiter- Substrat 1 isotrop geätzt wird, werden Abschnitte des Substrats 1 über die Kante der Öffnung des Isolationsfilms 41 geätzt, was Räume unter dem Isolationsfilm 41 ausbildet, wie es in Fig. 16(b) gezeigt ist. Wenn das Resist 47 in dem Schritt in Fig. 16(f) aufgetragen wird, gelangt das Resist 47 in diese Räume unter dem Isolationsfilm 41, wo­ durch das Implantationsprofil ein wenig geändert wird. Das heißt, da das Bremsvermögen eines Resists gegenüber Ionen kleiner als das eines Verbindungshalbleiters ist, wenn Si- Ionen so implantiert werden, daß sich die Bodenflächen der n′-Schichten 3 unter der ersten Vertiefung 61 und der zwei­ ten Vertiefung 62 in der gleichen Höhe befinden, werden die n′-Schichten außerhalb der Vertiefung flacher als die n′- Schichten 3 unter der Vertiefung, wie es in Fig. 16(g) ge­ zeigt ist. Außerdem verschwindet in dem Schritt in Fig. 16(g) die Grenze zwischen diesen n′-Schichten 3, da die Do­ sis der Ionen so ausgewählt wird, daß die Dotierstoffkon­ zentration der n′-Schichten 3 unter der ersten Vertiefung 61 gleich der Dotierstoffkonzentration der n′-Schichten 3 unter der zweiten Vertiefung 62 ist.
In dem Schritt in Fig. 16(h) wird ein Isolationsfilm 51 nach einem Entfernen des Resists 47 auf den beiden Sei­ ten des Gates 5b aus hochschmelzendem Metall mit dem glei­ chen Verfahren abgelagert, wie es in dem dritten Ausfüh­ rungsbeispiel der Erfindung beschrieben ist. Des weiteren werden mittels eines Verwendens des Isolationsfilms 51 als eine Maske Si-Ionen implantiert, um n⁺-Schichten 4 auszu­ bilden, worauf ein Entfernen des Isolationsfilms 51 folgt. Schließlich wird ein Isolationsfilm 6 abgelagert und Sour­ ce- und Drainelektroden 7a und 7b werden erzeugt, was einen FET, wie er in Fig. 16(i) gezeigt ist, vervollständigt. Obgleich die n-Schicht 2, die n′-Schichten 3 und die n⁺- Schichten 4 in verschiedenen Schritten ausgebildet werden, können die n⁺-Schichten 4 gleichzeitig mit den n′-Schichten 3 in dem Schritt in Fig. 16(g) mittels eines Erhöhens der Dosis von implantierten Ionen ausgebildet werden. In diesem Fall wird auf den Schritt in Fig. 16(h) verzichtet.
Der FET mit einer Doppelstufen-Vertiefung, der in Fig. 15 gezeigt ist, wird durch die zuvor beschriebenen Verfah­ rensschritte hergestellt.
Für gewöhnlich sieht ein FET, der eine Vielfachstufen- Vertiefung aufweist, eine niedrigere Gate-Durchbruchspan­ nung VBGD als ein FET vor, der eine Einstufen-Vertiefung aufweist. Bei einem FET mit einer Einstufen-Vertiefung, der in Fig. 24(a) gezeigt ist, wird die Rückwärtsspannung an dem Gate-zu-Drain-Schottkykontakt erhöht, wenn die Drain­ spannung erhöht wird, und die Sperrschicht dehnt sich in der Horizontalrichtung aus, bis sie die Kante der Vertie­ fung erreicht. Nachdem die Sperrschicht die Vertiefungskan­ te erreicht hat, wird die Ausdehnung in der Horizontalrich­ tung unterdrückt, da sich die Dicke der Kanalschicht plötz­ lich erhöht. Als Ergebnis erhöht sich das elektrische Feld an der Gatekante plötzlich, wenn die Sperrschicht die Ver­ tiefungskante erreicht hat. Andererseits wird bei einem FET mit einer Doppelstufen-Vertiefung, der in Fig. 24(b) ge­ zeigt ist, die Ausdehnung der Sperrschicht in der Horizon­ talrichtung nicht unterdrückt, da sich die Dicke der Kanal­ schicht nicht plötzlich erhöht, sondern stufenweise erhöht. Als Ergebnis wird die Erhöhung des elektrischen Feldes an der Gatekante unterdrückt, wodurch die Gate-Durchbruchspan­ nung erhöht wird.
Bei dem FET gemäß diesem siebten Ausführungsbeispiel ist die Breite der zweiten Vertiefung 62 schmäler als die Breite der Vertiefung des FET mit einer Einstufen-Vertie­ fung, da die n⁺-Schichten 4, wie es in Fig. 15 gezeigt ist, angeordnet sind, wodurch der Gate-zu-Drain-Widerstand verringert wird. Die Doppelstufenvertiefungs-Struktur, die in Fig. 15 gezeigt ist, kann an dem FET, der in Fig. 8 gezeigt ist, angewendet werden, bei welchem die n/n′-ge­ schichtete Struktur mittels eines epitaktischen Aufwachsens erzeugt wird.
Nachstehend erfolgt die Beschreibung eines achten Aus­ führungsbeispiels der vorliegenden Erfindung.
Fig. 17 zeigt eine Schnittansicht, die einen FET gemäß einem achten Ausführungsbeispiel der Erfindung darstellt. Bei dem in Fig. 17 gezeigten FET wird eine vergrabene p- Schicht 31 unter der n-Schicht 2 und den n′-Schichten 3 an­ geordnet. Andererseits ist bei dem BPLDD-FET im Stand der Technik, der von M. Noda et al in IEEE Transactions on Electron Devices, Vol. 39, 1992, Seite 757 offenbart ist, die vergrabene p-Schicht unter den n-, n′- und n⁺-Schichten oder um diese Schichten herum plaziert. Die Funktionsweise der vergrabenen p-Schicht 31 bei dem FET ist die, den Kurz­ kanaleffekt zu unterdrücken, wenn die Gatelänge kürzer als 1.0 µm ist.
Im weiteren Verlauf wird eine Beschreibung des Herstel­ lungsverfahrens des in Fig. 17 gezeigten FET gegeben. Zu Beginn wird eine Vertiefung in dem Verbindungshalbleiter- Substrat 1 mit den Verfahrensschritten ausgebildet, die be­ reits bezüglich der Fig. 2(a) bis 2(c) beschrieben wor­ den sind, und danach wird eine n-Schicht 2 an der Bodenflä­ che der Vertiefung ausgebildet, wie es in Fig. 18(a) ge­ zeigt ist. Danach werden Dotierstoffionen des p-Typs, wie zum Beispiel Mg-Ionen, durch die n-Schicht 2 bei einer Be­ schleunigungsenergie von 300 keV und einer Dosis von 1.5 × 10¹² cm-2 implantiert, was eine p-Schicht 31 unter der n- Schicht 2 ausbildet, wie es in Fig. 18(b) gezeigt ist. Nachdem eine Gateelektrode in der Vertiefung erzeugt worden ist, werden andere Abschnitte der n-Schicht 2 als ein Ab­ schnitt genau unter der Gateelektrode mittels einer Ionen­ implantation in den n′-Typ geändert. Die Verfahrensschritte nach dem Ausbilden der p-Schicht 31 sind zu denen iden­ tisch, die bereits bezüglich der Fig. 2(e) bis 2(p) be­ schrieben worden sind.
Das zuvor beschriebene Herstellungsverfahren gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, daß die vergrabene p-Schicht selbstausrichtend unter den n- und n′- Schichten erzeugt wird. Der Verfahrensschritt eines Her­ stellens der vergrabenen p-Schicht kann an den Herstel­ lungsverfahren gemäß den zweiten, dritten und siebten Aus­ führungsbeispielen der Erfindung angewendet werden.
Bei dem FET im Stand der Technik, der in Fig. 25(a) gezeigt ist, fließt ein Leckstrom zwischen den n′- und n⁺- Schichten auf der Sourceseite und den n′- und n⁺-Schichten auf der Drainseite durch die Schnittstelle der n-Schicht 2 und dem Substrat 1, und dieser Leckstrom macht ein Steuern des Drainstroms als Reaktion auf eine Gatespannung schwie­ rig.
Dieses Phänomen wird als Kurzkanaleffekt bezeichnet.
Wenn eine vergrabene p-Schicht 31 unter den aktiven n-, n′- und n⁺-Schichten 2, 3 und 4 erzeugt wird, wie es in Fig. 25(b) gezeigt ist, wird ein pn-Übergang zwischen der p- Schicht und diesen aktiven Schichten hergestellt, und der pn-Übergang unterdrückt den unerwünschten Leckstrom. Ob­ gleich die p-Schicht unter den n- und n′-Schichten 2 und 3 den Effekt eines Unterdrückens des Kurzkanaleffekts auf­ weist, ist die p-Schicht unter der n⁺-Schicht 4 zu diesem Zweck nutzlos. Im Gegensatz dazu verringert die Kontaktka­ pazität zwischen der p-Schicht und der n⁺-Schicht 4 die Be­ triebsgeschwindigkeit des FET. Wie es bekannt ist, hat un­ ter dem n-Schicht/p-Schicht-Kontakt, dem n′-Schicht/p- Schicht-Kontakt und dem n⁺-Schicht/p-Schicht-Kontakt, der n⁺-Schicht/p-Schicht-Kontakt die größte Kontaktkapazität. Deshalb wird bei dem FET gemäß diesem achten Ausführungs­ beispiel, der in Fig. 17 gezeigt ist, die vergrabene p- Schicht 13 nicht unter den n⁺-Schichten 4 erzeugt, sondern unter der n-Schicht 2 und den n′-Schichten 3 selbstausrich­ tend zu diesen Schichten erzeugt, wodurch ein verringerter Kurzkanaleffekt und eine erhöhte Betriebsgeschwindigkeit gleichzeitig realisiert werden. Jedoch weist eine vergra­ bene p-Schicht den zuvor beschriebenen Effekt lediglich bei einem FET auf, der eine Gatelänge aufweist, die kürzer als 1.0 µm ist. Bei einem FET, der eine Gatelänge aufweist, die 1.0 µm übersteigt, zeigt sich der Effekt der vergrabenen p- Schicht nicht, und eine Struktur ohne eine vergrabene p- Schicht, wie sie in dem ersten Ausführungsbeispiel der Er­ findung beschrieben worden ist, übertrifft die Struktur mit der vergrabenen p-Schicht in der Betriebsgeschwindigkeit.
Nachstehend erfolgt eine Beschreibung eines neunten Ausführungsbeispiels der vorliegenden Erfindung.
Obgleich in den zuvor beschriebenen ersten bis achten Ausführungsbeispielen die Schwerpunkte auf Verfahren zum selbstausrichtenden Herstellen einer Vertiefung, einer Ga­ teelektrode und aktiven Schichten gesetzt worden sind und Halbleitervorrichtungen, wie insbesondere FETs, mittels der Verfahren hergestellt worden sind, kann das Selbstausrich­ tungs-Verfahren gemäß der vorliegenden Erfindung bei einer Herstellung einer Mesa-Struktur angewendet werden.
Die Fig. 19(a) bis 19(k) zeigen Schnittansichten, die die Verarbeitungsschritte bei einem Verfahren zum Her­ stellen eines HBT (Heteroübergangs-Bipolartransistors) ge­ mäß einen neunten Ausführungsbeispiel der vorliegenden Er­ findung darstellen.
Zu Beginn werden eine Basisschicht 110 und eine Emit­ terschicht 111 epitaktisch auf ein Verbindungshalbleiter- Substrat 1 aufgewachsen. Danach wird, wie es in Fig. 19(a) gezeigt ist, ein Isolationsfilm 41 auf der Emitterschicht 111 abgelagert und ein Resistfilm 42, der ein Öffnungsmu­ ster aufweist, wird auf dem Isolationsfilm 41 ausgebildet. Mittels eines Verwendens des Resistsfilms 42 als eine Maske wird der Isolationsfilm 41 kegelgeätzt, wie es in Fig. 19(b) gezeigt ist. Wenn der Isolationsfilm 41 SiO₂ auf­ weist, wird er mittels eines RIE mit einem Gasgemisch aus CHF₃ und O₂ geätzt. Das Kegelätzen wird mittels eines Erhö­ hens der Flußmenge von O₂ und eines Verwendens des Rück­ schreitens des Resists 42 erzielt. Wenn SiON für den Isola­ tionsfilm 41 verwendet wird, wird ein Kegelätzen gleichzei­ tig zu dem Seitenätzen des Isolationsfilms 41 mittels eines Plasmaätzens mit SF₆ oder einem Gemisch aus CF₄ und O₂ er­ zielt.
Nach einem Entfernen des Resists 42 wird ein Film 115 aus hochschmelzendem Metall abgelagert und ein Resist 45 wird in ein Hohlteil des Films 115 aus hochschmelzendem Me­ tall gefüllt, wie es in Fig. 19(c) gezeigt ist. In diesem neunten Ausführungsbeispiel hängt die Höhendifferenz, d. h., die Höhe der Stufen, an der Oberfläche des Substrats von der Dicke des Isolationsfilms 41 ab, wohingegen es in dem zuvor beschriebenen ersten Ausführungsbeispiel von der Dicke des Isolationsfilms und der Tiefe der Vertiefung ab­ hängt. Deshalb sollte der Isolationsfilm 41 in dem Schritt in Fig. 19(a) ein bißchen dicker als in dem ersten Ausfüh­ rungsbeispiel, d. h., ungefähr 400 nm, abgelagert werden. Des weiteren wird die Stufenbeschichtung des Films 115 aus hochschmelzendem Metall aufgrund der kegelförmigen Öffnung des Isolationsfilms 41 verbessert. Deshalb reicht die Dicke von 400 nm des Films 115 aus hochschmelzendem Metall aus, wenn der Kegelwinkel 80° beträgt, wohingegen in dem ersten Ausführungsbeispiel 600 nm oder mehr benötigt werden. Der 400 nm dicke Film 115 aus hochschmelzendem Metall sieht ei­ nen Abstand von 0.16 µm zwischen dem Isolationsfilm 41 und einer Emitterelektrode 115a aus hochschmelzendem Metall vor, welche später erzeugt wird.
In dem Schritt in Fig. 19(d) wird mittels eines Ver­ wendens des Resists 45 als eine Maske der Film 115 aus hochschmelzendem Metall geätzt, um eine Emitterelektrode 115a aus hochschmelzendem Metall auszubilden, worauf ein Entfernen des Resists 45 folgt. Danach wird, wie es in Fig. 19(e) dargestellt ist, die Emitterschicht 111 zu der Mitte dieser Schicht geätzt, was eine mesaförmige Emitter­ struktur ausbildet. Obgleich das Resist 45 in dem Schritt in Fig. 19(d) entfernt worden ist, kann es nach dem Aus­ bilden der Mesa-Struktur entfernt werden. Danach werden, wie es in Fig. 19(f) gezeigt ist, Rillen auf den beiden Seiten der Mesa-Struktur mit einem Resist 47 gefüllt.
Nach einem Entfernen des Isolationsfilms 41 mittels ei­ nes Ätzens (Fig. 19(g)) wird die Emitterschicht 111 ge­ ätzt, bis die Oberfläche der Basisschicht 110 frei gelegt ist (Fig. 19(h)). Danach wird ein Basismetall 103 mittels eines Vakuumbedampfens, wie es in Fig. 19(i) gezeigt ist, abgelagert. Vor dem Ablagern des Basismetalls 103 wird das Resist 47 einer UV-Tiefenbehandlung unterworfen und ein Re­ sistmuster 112 für Basiselektroden wird ausgebildet. Die UV-Tiefenbehandlung des Resists 47 dient zum Neuformieren des Resists 47, so daß es nicht deformiert wird, wenn das Resistmuster 112 erzeugt wird. Nach dem Ablagern des Basis­ metalls 103 werden unnötige Abschnitte des Basismetalls 103 auf der Mesa-Struktur und auf den Resistfilmen 47 und 112 mit einem Abhebeverfahren entfernt, was zu der Struktur führt, die in Fig. 19(j) gezeigt ist. Schließlich wird, wie es in Fig. 19(k) gezeigt ist, eine Passivierung mit­ tels eines Ausbildens eines Isolationsfilms 113 über der Struktur erzielt. Um einen HBT zu vervollständigen, wird ein Resist (nicht gezeigt) mittels eines Verwendens eines Photolitographie-Verfahrens gemustert und Abschnitte des Isolationsfilms 113 und der Basisschicht 110 werden mit dem Resistmuster als eine Maske geätzt, worauf ein Ablagern von Kollektorelektroden (nicht gezeigt) folgt.
Da das zuvor beschriebene Verfahren das Rückätzverfah­ ren, das ein RIE zum Herstellen der SiO₂-Seitenwände verwe­ ndet, nicht beinhaltet, welches in dem Verfahren im Stand der Technik verwendet wird, wird das Substrat nicht auf­ grund des Rückätzverfahrens beschädigt oder geätzt. Außer­ dem wird eine Verschlechterung der Vorrichtungscharakteri­ stiken verringert, da auf das diagonale Ionenfräsen zum Entfernen des Basismetalls verzichtet wird. Des weiteren werden Änderungen der Vorrichtungscharakteristiken verrin­ gert, da die mesaförmige Emitterstruktur selbstausgerichtet zu der hoch Emitterelektrode aus hochschmelzendem Metall ausgebildet ist.
In der vorhergehenden Beschreibung wurde ein Verfahren zum Herstellen einer Halbleitervorrichtung offenbart, wobei das Verfahren ein Ausbilden eines Isolationsfilms, der eine Öffnung aufweist, auf einem Verbindungshalbleiter-Substrat, ein Ausbilden einer Vertiefung an der Oberfläche des Substrats mittels eines Verwendens des Isolationsfilms als eine Maske; ein Implantieren von Dotierstoffionen des n- Typs von der Bodenfläche der Vertiefung in das Substrat mittels eines Verwendens des Isolationsfilms als eine Maske, um einen Kanalbereich des n-Typs auszubilden; ein Ablagern eines Films aus hochschmelzendem Metall auf dem Isolationsfilm und auf dem Substrat durch die Öffnung des Isolationsfilms; ein Auftragen eines ersten Resists über dem Film aus hochschmelzendem Metall und ein Rückätzen des Resists, wobei ein Abschnitt auf einem Teil des Films aus hochschmelzendem Metall zurückbleibt, der-der Öffnung des Isolationsfilms gegenüberliegt; ein Ätzen des Films aus hochschmelzendem Metall mittels eines Verwendens des ersten Resists, das auf dem hochschmelzenden Metallfilm zurückge­ blieben ist, als eine Maske, um eine Gateelektrode aus hochschmelzendem Metall auszubilden; ein Implantieren von Dotierstoffionen des n-Typs in das Substrat mittels eines Verwendens des Isolationsfilms und der Gateelektrode als Masken, um n′-Bereiche auszubilden, die eine Dotierstoff­ konzentration aufweisen, die höher als die des Kanalbe­ reichs des n-Typs ist; ein Auftragen eines zweiten Resists über der gesamten Oberfläche der Struktur, um den Raum in­ nerhalb der Öffnung des Isolationsfilms zu füllen, und ein Rückätzen des zweiten Resists, um einen Abschnitt in der Öffnung des Isolationsfilms zurückzulassen; ein Implantie­ ren von Dotierstoffionen des n-Typs in das Substrat mittels eines Verwendens der Gateelektrode und des zweiten Resists, das auf beiden Seiten der Gateelektrode zurückgeblieben ist, als Masken, nachdem der Isolationsfilm entfernt worden ist, um n⁺-Bereiche auszubilden, die eine Dotierstoffkon­ zentration aufweisen, die höher als die Dotierstoffkonzen­ tration der n′-Bereiche ist.

Claims (22)

1. Halbleitervorrichtung (Fig. 1(a) oder 1(b)) mit:
einem Verbindungshalbleiter-Körper, der eine Oberflä­ che und eine Vertiefung an der Oberfläche aufweist, wobei die Vertiefung gegenüberliegende innere Seitenoberflächen aufweist; und
einer Gateelektrode (5b; 5c) aus hochschmelzendem Me­ tall, die in der Mitte der Vertiefung angeordnet ist und eine glatte und flache oder bogenförmige obere Oberfläche aufweist.
2. Halbleitervorrichtung nach Anspruch 1 (Fig. 1(a)), dadurch gekennzeichnet, daß der Verbindungshalbleiter-Kör­ per aufweist:
ein Verbindungshalbleiter-Substrat (1), das eine Ober­ fläche aufweist;
eine Kanalschicht (2), die einen Verbindungshalbleiter aufweist, der Dotierstoff-Störstellen eines ersten Leitfä­ higkeitstyps enthält und eine Dotierstoffkonzentration auf­ weist, wobei die Kanalschicht (2) auf einem Bereich der Oberfläche des Verbindungshalbleiter-Substrats (1) direkt unter der Gateelektrode (5a) plaziert ist;
Zwischendotierstoffkonzentrations-Schichten (3) die den Verbindungshalbleiter aufweisen, der Dotierstoff-Stör­ stellen des ersten Leitfähigkeitstyps enthält und eine Do­ tierstoffkonzentration aufweist, die höher als die Dotier­ stoffkonzentration der Kanalschicht (2) ist, wobei die Zwi­ schendotierstoffkonzentrations-Schichten (3) auf Bereichen der Oberfläche des Verbindungshalbleiter-Substrats (1) un­ ter der Vertiefung plaziert sind, auf denen die Kanal­ schicht (2) nicht vorhanden ist; und
Hochdotierstoffkonzentrations-Schichten (4), die den Verbindungshalbleiter aufweisen, der Dotierstoff-Störstel­ len des ersten Leitfähigkeitstyps enthält und eine Dotier­ stoffkonzentration aufweist, die höher als die Dotierstoff­ konzentration der Zwischendotierstoffkonzentrations-Schich­ ten (3) ist, wobei die Hochdotierstoffkonzentrations- Schichten (4) auf anderen Bereichen der Oberfläche des Ver­ bindungshalbleiter-Substrats (1) plaziert sind, als dem Be­ reich unter der Vertiefung, und die Vertiefung beidseitig umfassen.
3. Halbleitervorrichtung nach Anspruch 2 (Fig. 4), da­ durch gekennzeichnet, daß der Verbindungshalbleiter-Körper die Hochdotierstoffkonzentrations-Schichten (4) in Berei­ chen unter der Vertiefung und angrenzend an die gegenüber­ liegenden Seitenoberflächen der Vertiefung beinhaltet.
4. Halbleitervorrichtung nach Anspruch 2 (Fig. 6) da­ durch gekennzeichnet, daß der Verbindungshalbleiter-Körper die Zwischendotierstoffkonzentrations-Schichten (3) in Be­ reichen außerhalb des Bereichs unter der Vertiefung und an­ grenzend an die gegenüberliegenden Seitenoberflächen der Vertiefung beinhaltet.
5. Halbleitervorrichtung nach Anspruch 1 (Fig. 8), da­ durch gekennzeichnet, daß der Verbindungshalbleiter-Körper aufweist:
ein Verbindungshalbleiter-Substrat (1), das eine Ober­ fläche aufweist;
eine Kanalschicht (2), die einen Verbindungshalbleiter aufweist, der Dotierstoff-Störstellen des ersten Leitfähig­ keitstyps enthält und eine Dotierstoffkonzentration auf­ weist, wobei die Kanalschicht (2) über der Oberfläche des Verbindungshalbleiter-Substrats (1) angeordnet ist;
Hochdotierstoffkonzentrations-Schichten (4), die den Verbindungshalbleiter aufweisen, der die Dotierstoff-Stör­ stellen des ersten Leitfähigkeitstyps enthält und eine Do­ tierstoffkonzentration aufweist, die höher als die Dotier­ stoffkonzentration der Kanalschicht ist, wobei die Hochdo­ tierstoffkonzentrations-Schichten (4) auf Abschnitten der Kanalschicht (2) außerhalb der Vertiefung plaziert sind; und
wobei die Vertiefung eine Bodenfläche innerhalb der Kanalschicht (2) aufweist.
6. Halbleitervorrichtung nach Anspruch 5 (Fig. 10) da­ durch gekennzeichnet, daß sie des weiteren eine Schicht (8) aus niederohmigem Metall beinhaltet, die genau auf der obe­ ren Oberfläche der Gateelektrode (5) aus hochschmelzendem Metall angeordnet ist.
7. Halbleitervorrichtung nach Anspruch 1 (Fig. 12(b)), dadurch gekennzeichnet, daß sie des weiteren eine Schicht (8) aus niederohmigem Metall beinhaltet, die eine Breite aufweist, die größer als die Breite der Gateelektrode (5) aus hochschmelzendem Metall ist, und die auf der oberen Oberfläche der Gateelektrode (5) aus hochschmelzendem Me­ tall angeordnet ist.
8. Halbleitervorrichtung nach Anspruch 1 (Fig. 15), da­ durch gekennzeichnet, daß:
die Vertiefung eine symmetrische Vielfachstufen-Struk­ tur aufweist, die mindestens zwei Stufen aufweist;
die Gateelektrode (5b) aus hochschmelzendem Metall in der Mitte der innersten Stufe der Vertiefung angeordnet ist; und dadurch, daß der Verbindungshalbleiter-Körper aufweist:
ein Verbindungshalbleiter-Substrat (1), das eine Ober­ fläche aufweist;
eine Kanalschicht (2), die einen Verbindungshalbleiter aufweist, der Dotierstoff-Störstellen eines ersten Leitfä­ higkeitstyps enthält und eine Dotierstoffkonzentration auf­ weist, wobei die Kanalschicht (2) auf einem Bereich der Oberfläche des Verbindungshalbleiter-Substrats (1) direkt unter der Gateelektrode (5b) plaziert ist;
Zwischendotierstoffkonzentrations-Schichten (3), die den Verbindungshalbleiter aufweisen, der Dotierstoff-Stör­ stellen des ersten Leitfähigkeitstyps enthält und eine Do­ tierstoffkonzentration aufweist, die höher als die Dotier­ stoffkonzentration der Kanalschicht (2) ist, wobei die Zwi­ schendotierstoffkonzentrations-Schichten (3) auf Bereichen der Oberfläche des Verbindungshalbleiter-Substrats (1) un­ ter der Vertiefung plaziert sind, auf denen die Kanal­ schicht (2) nicht vorhanden ist, und die Kanalschicht beid­ seitig umfassen; und
Hochdotierstoffkonzentrations-Schichten (4), die den Verbindungshalbleiter aufweisen, der Dotierstoff-Störstel­ len des ersten Leitfähigkeitstyps enthält und eine Dotier­ stoffkonzentration aufweist, die höher als die Dotierstoff­ konzentration der Zwischendotierstoffkonzentrations-Schicht (3) ist, wobei die Hochdotierstoffkonzentrations-Schichten (4) auf anderen Bereichen der Oberfläche des Verbindungs­ halbleiter-Substrats (1) plaziert sind, als den Bereichen, auf welchen die Kanalschicht (2) und die Zwischendotier­ stoffkonzentrations-Schichten (3) vorhanden sind, und die Zwischendotierstoffkonzentrations-Schichten (3) kontaktier­ en.
9. Verfahren zum Herstellen einer Halbleitervorrichtung (Fig. 2(a) bis 2(p)) mit den folgenden Schritten:
Vorbereiten eines Verbindungshalbleiter-Körpers, der eine Oberfläche aufweist;
Ausbilden eines Isolationsfilms (41) auf der Oberflä­ che des Verbindungshalbleiter-Körpers und Mustern des Iso­ lationsfilms (41), um eine Öffnung auszubilden;
Ausbilden einer Vertiefung an der Oberfläche des Ver­ bindungshalbleiter-Körpers mittels eines Verwendens des Isolationsfilms (41) als eine Maske;
Ablagern eines Films (5) aus hochschmelzendem Metall auf dem Isolationsfilm (41) und auf dem Verbindungshalblei­ ter-Körper durch die Öffnung des Isolationsfilms (41);
Auftragen eines ersten Resists (45) über dem Film (5) aus hochschmelzendem Metall und Rückätzen des ersten Resi­ sts (45), wobei ein Abschnitt auf einem Teil des Films (5) aus hochschmelzendem Metall zurückbleibt, der der Öffnung des Isolationsfilms (41) gegenüberliegt; und
Ätzen des Films (5) aus hochschmelzendem Metall mit­ tels eines Verwendens des ersten Resists (45), das auf dem Film (5) aus hochschmelzendem Metall zurückgeblieben ist, als eine Maske, um eine Gateelektrode (5b) aus hochschmel­ zendem Metall auszubilden.
10. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9 (Fig. 3(a) bis 3(l)), gekennzeichnet durch ein Ablagern des Films (5) aus hochschmelzendem Me­ tall, mittels eines Verwendens einer Zerstäubung.
11. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9 (Fig. 2(a) bis 2(p)), gekennzeichnet durch ein Ablagern des Films (5) aus hochschmelzendem Me­ tall mittels eines Verwendens einer chemischen Dampfphasen­ abscheidung.
12. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9 (Fig. 2(a) bis 2(p)), gekennzeichnet durch folgende Schritte:
Vorbereiten eines einzigen Verbindungshalbleiter- Substrats (i), als der Verbindungshalbleiter-Körper;
Implantieren von Dotierstoffionen eines ersten Leitfä­ higkeitstyps von der Bodenfläche der Vertiefung in das Ver­ bindungshalbleiter-Substrat (1) mittels eines Verwendens des Isolationsfilms (41) als eine Maske, nachdem die Ver­ tiefung ausgebildet worden ist und bevor der Film (5) aus hochschmelzendem Metall abgelagert wird, um einen Kanalbe­ reich (2) auszubilden, der eine Dotierstoffkonzentration aufweist;
Implantieren von Dotierstoffionen des ersten Leitfä­ higkeitstyps in das Verbindungshalbleiter-Substrat (1) mit­ tels eines Verwendens des Isolationsfilms (41) und der Ga­ teelektrode (5b) als Masken, nachdem die Gateelektrode (5b) ausgebildet worden ist, um Zwischendotierstoffkonzentrati­ ons-Bereiche (3) auszubilden, die eine Dotierstoffkonzen­ tration aufweisen, die höher als die Dotierstoffkonzentra­ tion des Kanalbereichs (2) ist;
Auftragen eines zweiten Resists (47) über der gesamten Oberfläche der Struktur zum Füllen des Raums innerhalb der Öffnung des Isolationsfilms (41) und Rückätzen des zweiten Resists (47), um einen Abschnitt innerhalb der Öffnung des Isolationsfilms (41) zurückzulassen;
Entfernen des Isolationsfilms (41);
Implantieren von Dotierstoffionen des ersten Leitfä­ higkeitstyps in das Verbindungshalbleiter-Substrat (1) mit­ tels eines Verwendens der Gateelektrode (5b) und des zwei­ ten Resists (47), das auf beiden Seiten der Gateelektrode zurückgeblieben ist, als Masken, um Hochdotierkonzentrati­ ons-Bereiche (4) auszubilden, die eine Dotierstoffkonzen­ tration aufweisen, die höher als die Dotierstoffkonzentra­ tion der Zwischendotierstoffkonzentrations-Bereiche (3) ist;
Entfernen des zweiten Resists (47);
Glühen des Verbindungshalbleiter-Substrats (1), um die implantierten Dotierstoffionen zu aktivieren;
Ablagern eines Isolationsfilms (6) für eine Passivie­ rung über der gesamten Oberfläche des Halbleitersubstrats (1), das die Gateelektrode (5b) beinhaltet; und
Erzeugen beabstandeter Source- und Drainelektroden (7a, 7b), worauf ein Sintern folgt.
13. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 12 (Fig. 5(a) bis 5(d)), gekennzeichnet durch die folgenden Schritte:
Ablagern eines Isolationsfilms (51) über der gesamten Oberfläche des Verbindungshalbleiter-Substrats (1), das die Gateelektrode (5b) beinhaltet, nachdem das zweite Resist (47) entfernt worden ist und vor dem Glühen;
derartiges Rückätzen des Isolationsfilms (51), um Sei­ tenwände (51a) auszubilden, die Abschnitte des Isolations­ films (51) auf den beiden Seiten der Gateelektrode (5b) aufweisen, daß die Breite (WSW) jeder Seitenwand (51a) kleiner als der Abstand von der Seite der Gateelektrode (5b) zu dem gegenüberliegenden Enden der Vertiefung ist;
Implantieren von Dotierstoffionen des ersten Leitfä­ higkeitstyps in unmaskierte Bereiche des Verbindungshalb­ leiter-Substrats (1) unter der Vertiefung mittels eines Verwendens der Seitenwände (51a) und der Gateelektrode (5b) als Masken, um Hochdotierkonzentrations-Bereiche (4) auszu­ bilden, die eine Dotierstoffkonzentration aufweisen, die höher als die Dotierstoffkonzentration der Zwischendotier­ stoffkonzentrations-Schichten (3) ist; und
Entfernen der Seitenwände (51a).
14. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9 (Fig. 7(a) bis 7(g)), gekennzeichnet durch die folgenden Schritte:
Vorbereiten eines Verbindungshalbleiter-Körpers, der ein einziges Verbindungshalbleiter-Substrat (1) aufweist;
Implantieren von Dotierstoffionen eines ersten Leitfä­ higkeitstyps von der Bodenfläche der Vertiefung in das Ver­ bindungshalbleiter-Substrat (1) mittels eines Verwendens des Isolationsfilms (41) als eine Maske, nachdem die Ver­ tiefung ausgebildet worden ist und bevor der Film (5) aus hochschmelzendem Metall abgelagert wird, um einen Kanalbe­ reich (2) auszubilden, der eine Dotierstoffkonzentration aufweist;
Implantieren von Dotierstoffionen des ersten Leitfä­ higkeitstyps in das Verbindungshalbleiter-Substrat (1) mit­ tels eines Verwendens des Isolationsfilms (41) und der Ga­ teelektrode (5b) als Masken, nachdem die Gateelektrode (5b) ausgebildet worden ist, um erste Zwischendotierstoffkonzen­ trations-Bereiche (3) auszubilden, die eine Dotierstoffkon­ zentration aufweisen, die höher als die Dotierstoffkonzen­ tration des Kanalbereichs (2) ist;
Auftragen eines zweiten Resists (47) über der gesamten Oberfläche der Struktur zum Füllen des Raums innerhalb der Öffnung des Isolationsfilms (41) und Rückätzen des zweiten Resists (47), um einen Abschnitt in der Öffnung des Isola­ tionsfilms (41) zurückzulassen;
Entfernen des Isolationsfilms (41);
Implantieren von Dotierstoffionen des ersten Leitfä­ higkeitstyps in das Verbindungshalbleiter-Substrat (1) mit­ tels eines Verwendens der Gateelektrode (5b) und des zwei­ ten Resists (47), das auf beiden Seiten der Gateelektrode (5b) zurückgeblieben ist, als Masken, um zweite Zwischendo­ tierstoffkonzentrations-Bereiche (3) auszubilden, die eine Dotierstoffkonzentration aufweisen, die gleich der Dotier­ stoffkonzentration der ersten Zwischendotierstoffkonzentra­ tions-Bereiche (3) ist;
Entfernen des zweiten Resists (47);
Ablagern eines zweiten Isolationsfilms (51) über der gesamten Oberfläche des Verbindungshalbleiter-Substrats (1), das die Gateelektrode (5b) beinhaltet;
derartiges Rückätzen des zweiten Isolationsfilms (51), um Seitenwände (51a) auszubilden, die den zweiten Isolati­ onsfilm (51) auf den beiden Seiten der Gateelektrode (5b) aufweisen, daß die Breite (WSW) jeder Seitenwand größer als der Abstand von der Seite der Gateelektrode (5b) zu dem ge­ genüberliegenden Ende der Vertiefung ist;
Implantieren von Dotierstoffionen des ersten Leitfä­ higkeitstyps mittels eines Verwendens der Seitenwände (51a) und der Gateelektrode (5b) als Masken, um Hochdotierstoff­ konzentrations-Bereiche (4) auszubilden, die eine Dotier­ stoffkonzentration aufweisen, die größer als die Dotier­ stoffkonzentrationen der ersten und zweiten Zwischendotier­ stoffkonzentrations-Bereiche (3) ist;
Entfernen der Seitenwände (51a);
Glühen des Verbindungshalbleiter-Substrats (1), um die implantierten Dotierstoffionen zu aktivieren;
Ablagern eines Isolationsfilms (6) für eine Passivie­ rung über der gesamten Oberfläche des Halbleitersubstrats (1), das die Gateelektrode (5b) beinhaltet; und
Erzeugen beabstandeter Source- und Drainelektroden (7a, 7b), worauf ein Sintern folgt.
15. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9 (Fig. 9(a) bis 9(b)), gekennzeichnet durch die folgenden Schritte:
Vorbereiten eines Verbindungshalbleiter-Körpers, der ein Verbindungshalbleiter-Substrat (1) aufweist, das eine Oberfläche, eine Kanalschicht (2), die einen Verbindungs­ halbleiter aufweist, der Dotierstoff-Störstellen eines er­ sten Leitfähigkeitstyps enthält und eine Dotierstoffkonzen­ tration aufweist, wobei die Kanalschicht auf der gesamten Oberfläche des Substrats (1) angeordnet ist, und eine Hoch­ dotierstoffkonzentrations-Schicht (4) aufweist, die einen Verbindungshalbleiter aufweist, der Dotierstoff-Störstellen des ersten Leitfähigkeitstyps enthält und eine Dotierstoff­ konzentration aufweist, die höher als die Dotierstoffkon­ zentration der Kanalschicht (2) ist, wobei die Hochdotier­ stoffkonzentrations-Schicht (4) über der Kanalschicht (2) angeordnet ist;
Ätzen des Verbindungshalbleiter-Körpers mittels eines Verwendens des Isolationsfilms (41) als eine Maske, um eine Vertiefung auszubilden, die eine Bodenfläche innerhalb der Kanalschicht (2) aufweist;
Entfernen des Isolationsfilms (41) nachdem die Ga­ teelektrode (5b) aus hochschmelzendem Metall ausgebildet worden ist;
Ablagern eines Isolationsfilms (6) für eine Passivie­ rung über der gesamten Oberfläche des Verbindungshalblei­ ter-Körpers, der die Gateelektrode (5b) beinhaltet; und
Erzeugen beabstandeter Source- und Drainelektroden (7a, 7b), worauf ein Sintern folgt.
16. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 15 (Fig. 11(a) bis 11(g)), gekennzeichnet durch die folgenden Schritte:
Ablagern eines Films (8) aus niederohmigem Metall über dem Film (5) aus hochschmelzendem Metall, nachdem der Film (5) aus hochschmelzendem Metall abgelagert worden ist;
Auftragen des ersten Resists (45) über dem Film (8) aus niederohmigem Metall und Rückätzen des ersten Resists (45), wobei ein Abschnitt auf einem Teil des Films (8) aus niederohmigem Metall zurückbleibt, der der Öffnung des Iso­ lationsfilms (41) gegenüberliegt; und
Ätzen des Films (8) aus niederohmigem Metall und des Films (5) aus hochschmelzendem Metall mittels eines Verwen­ dens des ersten Resists (45), das auf dem Film (8) zurück­ geblieben ist, als eine Maske, um eine Gateelektrode (50) auszubilden.
17. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 15 (Fig. 13(a) bis 13(d)), gekennzeichnet durch die folgenden Schritte:
Ablagern eines dritten Resists (47) auf dem Isolati­ onsfilm (41) und auf der Oberfläche des Verbindungshalblei­ ter-Körpers, der die Gateelektrode (5) aus hochschmelzendem Metall beinhaltet, nachdem die Gateelektrode (5) aus hoch­ schmelzendem Metall ausgebildet worden ist und bevor der Isolationsfilm (41) entfernt wird;
Rückätzen des dritten Resists (47), bis sich die Ober­ fläche des dritten Resists (47) in der gleichen Höhe wie die obere Oberfläche der Gateelektrode (5) aus hochschmel­ zendem Metall befindet, um die obere Oberfläche der Ga­ teelektrode (5) aus hochschmelzendem Metall freizulegen;
Ausbilden eines Films (8) aus niederohmigem Metall auf der oberen Oberfläche der Gateelektrode (5) aus hochschmel­ zendem Metall und auf einem vorgeschriebenen Teil des drit­ ten Resists (47); und
Entfernen des dritten Resists (47).
18. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 12 (Fig. 14(a) bis 14(d)), gekennzeichnet durch die folgenden Schritte:
Ablagern eines Deckfilms (48) auf dem Isolationsfilm (6) für eine Passivierung und auf den Source- und Drain­ elektroden (7a, 7b), nachdem die Source- und Drainelektro­ den (7a, 7b) ausgebildet worden sind, und nach einem Sin­ tern;
Rückätzen des Deckfilms (48), bis sich die Oberfläche des Deckfilms (48) in der gleichen Höhe wie die obere Ober­ fläche der Gateelektrode (5b) aus hochschmelzendem Metall befindet, um die obere Oberfläche der Gateelektrode (5b) aus hochschmelzendem Metall freizulegen; und
Ausbilden eines Films (8a) aus niederohmigem Metall auf der oberen Oberfläche der Gatelektrode (5b) aus hoch­ schmelzendem Metall und auf einem vorgeschriebenen Teil des Deckfilms (48).
19. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9 (Fig. 16(a) bis 16(i)), gekennzeichnet durch die folgenden Schritte:
Ausbilden einer ersten Vertiefung (61), die eine Brei­ te aufweist, die größer als die Breite der Öffnung des Iso­ lationsfilms (41) an der Oberfläche des Verbindungshalblei­ ter-Körpers ist, mittels eines Verwendens eines isotropen Ätzverfahrens, und danach Ausbilden einer zweiten Vertie­ fung (62), die eine Breite aufweist, die so groß wie die Breite der Öffnung des Isolationsfilms (41) ist, mittels eines Verwendens eines anisotropen Ätzverfahrens, wobei der Isolationsfilm (41) als eine Maske verwendet wird.
20. Halbleitervorrichtung nach Anspruch 2 (Fig. 17), da­ durch gekennzeichnet, daß sie des weiteren eine Verbin­ dungshalbleiter-Schicht (31) aufweist, die Dotierstoff- Störstellen eines zweiten Leitfähigkeitstyps enthält, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, und die unter der Kanalschicht (2) und den Zwischendotierstoffkon­ zentrations-Schichten (3) angeordnet ist.
21. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 12 (Fig. 18(a) bis 18(b)), gekennzeichnet durch folgende Schritte:
Implantieren von Dotierstoffionen eines zweiten Leit­ fähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegen­ gesetzt ist, in das Verbindungshalbleiter-Substrat (1) mit­ tels eines Verwendens des Isolationsfilms (41) als eine Maske, nachdem die Vertiefung ausgebildet worden ist und bevor der Film (5) aus hochschmelzendem Metall abgelagert wird, um einem Bereich (31) des zweiten Leitfähigkeitstyps unterhalb des Kanalbereichs (2) des ersten Leitfähig­ keitstyps auszubilden.
22. Verfahren zum Herstellen einer Halbleitervorrichtung, die eine Mesa-Struktur aufweist, bei welcher eine Elektrode aus hochschmelzendem Metall in der Mitte angeordnet ist (Fig. 19(a) bis 19(k)) mit den folgenden Schritten:
Vorbereiten eines Verbindungshalbleiter-Körpers, der eine Oberfläche aufweist;
Ablagern eines Isolationsfilms (41) auf der Oberfläche des Verbindungshalbleiter-Körpers und Entfernen eines Ab­ schnitts des Isolationsfilms (41) mittels eines Verwendens eines Kegelätzverfahrens, um eine Öffnung auszubilden, die eine Breite aufweist, die sich allmählich zu der Oberfläche des Verbindungshalbleiter-Körpers hin verringert;
Ablagern eines Films (115) aus hochschmelzendem Metall auf dem Isolationsfilm (41) und auf dem Verbindungshalblei­ ter-Körper innerhalb der Öffnung;
Auftragen eines ersten Resists über dem Film (115) aus hochschmelzendem Metall und Rückätzen des ersten Resists, wobei ein Abschnitt (45) auf dem Film (115) aus hochschmel­ zendem Metall zurückbleibt, der der Öffnung des Isolations­ films (41) gegenüberliegt;
Ätzen des Films (115) aus hochschmelzendem Metall mit­ tels eines Verwendens des ersten Resists (45), das auf dem Film (115) aus hochschmelzendem Metall zurückgeblieben ist, als eine Maske, um eine Elektrode (115a) aus hochschmelzen­ dem Metall in der Mitte der Öffnung des Isolationsfilms (41) auszubilden;
Ätzen des Verbindungshalbleiter-Körpers mittels eines Verwendens des Isolationsfilms (41) und der Elektrode (115a) aus hochschmelzendem Metall als Masken;
Auftragen eines zweiten Resists (47) auf den Isolati­ onsfilm (41) und auf der Oberfläche des Verbindungshalblei­ ter-Körpers, der die Elektrode (115a) aus hochschmelzendem Metall beinhaltet, nachdem das erste Resist (45) entfernt worden ist, um die Öffnung des Isolationsfilms (41) mit dem zweiten Resist (47) zu füllen, und Rückätzen des zweiten Resists (47), bis die obere Oberfläche der Elektrode (115a) aus hochschmelzendem Metall freigelegt ist;
Ätzen des Verbindungshalbleiter-Körpers mittels eines Verwendens des zweiten Resists (47) und der Elektrode (115a) aus hochschmelzendem Metall als Masken, nachdem der Isolationsfilm (41) entfernt worden ist;
Ablagern eines Metallfilms (103) auf einem Bereich des Verbindungshalbleiter-Körpers, der das zweite Resist (47) und die Elektrode (115a) aus hochschmelzendem Metall bein­ haltet; und
Ablagern eines Isolationsfilms (113) über der gesamten Oberfläche des Verbindungshalbleiter-Körpers, der die Elek­ trode (115a) aus hochschmelzendem Metall und den Metallfilm (103) beinhaltet, nachdem das zweite Resist (47) entfernt worden ist.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10150185A (ja) * 1996-11-20 1998-06-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3285132B2 (ja) * 1997-02-12 2002-05-27 株式会社デンソー 半導体装置の製造方法
US6103633A (en) * 1997-11-24 2000-08-15 Taiwan Semiconductor Manufacturing Company Method for cleaning metal precipitates in semiconductor processes
JP3461277B2 (ja) * 1998-01-23 2003-10-27 株式会社東芝 半導体装置及びその製造方法
JP4598224B2 (ja) * 2000-03-30 2010-12-15 シャープ株式会社 ヘテロ接合バイポーラ型ガン効果四端子素子
JP4439358B2 (ja) * 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法
US20100155364A1 (en) * 2008-12-24 2010-06-24 Aron Pentek Magnetic write head having a stepped trailing shield and write pole with a sloped trailing edge
US8168486B2 (en) * 2009-06-24 2012-05-01 Intersil Americas Inc. Methods for manufacturing enhancement-mode HEMTs with self-aligned field plate
KR102264259B1 (ko) * 2015-01-05 2021-06-15 삼성디스플레이 주식회사 터치 스크린 패널의 제조방법
US9673341B2 (en) * 2015-05-08 2017-06-06 Tetrasun, Inc. Photovoltaic devices with fine-line metallization and methods for manufacture
US10741644B2 (en) * 2016-11-22 2020-08-11 Delta Electronics, Inc. Semiconductor devices with via structure and package structures comprising the same
US10224407B2 (en) 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63142681A (ja) * 1986-12-04 1988-06-15 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829347A (en) * 1987-02-06 1989-05-09 American Telephone And Telegraph Company, At&T Bell Laboratories Process for making indium gallium arsenide devices
JPH0582560A (ja) * 1991-09-20 1993-04-02 Sony Corp 電界効果型トランジスタの製造方法
JPH06177159A (ja) * 1992-10-09 1994-06-24 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JPH06232170A (ja) * 1993-01-29 1994-08-19 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JPH06275655A (ja) * 1993-03-24 1994-09-30 Mitsubishi Electric Corp 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63142681A (ja) * 1986-12-04 1988-06-15 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタの製造方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
Electronics Letters, Vol. 24, 1988, p. 1327 *
Gallium Arsenide, by M.J. Howes a. D.V. Morgau, 1985, John Wiley a. Sons Ltd., Ehapter 10, p. 377 *
IEEE El.Dev.Lett., Vol. 11, 1990, p. 388 *
IEEE Tr.o.El.Dev., Vol. 39, 1992, p. 757 *

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