JPH06232170A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【目的】 パルスゲート電圧に対するドレイン電流の立
上り遅延を充分抑制できる電界効果トランジスタを得る
ことを目的しており、さらにこの電界効果トランジスタ
に適した製造方法を提供することを目的とする。 【構成】 圧縮応力を有するＷＳｉゲート電極３０と、
引っ張り応力を有するＳｉＯＮ膜８によってゲート電極
３０端へ応力を意図的に集中させてゲート電極３０の横
のＧａＡｓ基板１中に高密度の正のピエゾ電荷を発生さ
せて表面空乏層厚を低減し、表面空乏層によるチャネル
狭窄を抑制する。
上り遅延を充分抑制できる電界効果トランジスタを得る
ことを目的しており、さらにこの電界効果トランジスタ
に適した製造方法を提供することを目的とする。 【構成】 圧縮応力を有するＷＳｉゲート電極３０と、
引っ張り応力を有するＳｉＯＮ膜８によってゲート電極
３０端へ応力を意図的に集中させてゲート電極３０の横
のＧａＡｓ基板１中に高密度の正のピエゾ電荷を発生さ
せて表面空乏層厚を低減し、表面空乏層によるチャネル
狭窄を抑制する。
Description
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
及びその製造方法に関し、特にパルスゲート電圧に対す
るドレイン電流の立上り遅延が抑制された高性能化合物
半導体電界効果トランジスタとその製造方法に関するも
のである。
及びその製造方法に関し、特にパルスゲート電圧に対す
るドレイン電流の立上り遅延が抑制された高性能化合物
半導体電界効果トランジスタとその製造方法に関するも
のである。
【０００２】
【従来の技術】図１９，図２１は従来の代表的な２つの
タイプの電界効果トランジスタを示す断面側面図で、図
１９はプレーナ型電界効果トランジスタ、図２１はリセ
ス型電界効果トランジスタである。図中、１は（１０
０）ＧａＡｓ基板、２，１５はＧａＡｓ基板１表面に形
成されたｎ−ＧａＡｓ層（活性層）、３はＷＳｉよりな
るゲート電極、４はゲート電極３近傍の活性層２に形成
された低濃度ｎ−ＧａＡｓ層、５は後述するソース・ド
レイン電極をオーミック接触させるために活性層２に形
成された高濃度ｎ−ＧａＡｓ層、１６はＴｉ／Ｐｔ／Ａ
ｕよりなるゲート電極、６，７はそれぞれＡｕＧｅ／Ｎ
ｉ／Ａｕよりなるソース及びドレイン電極、２１はＳｉ
ＯＮ，ＳｉＯ，ＳｉＮ等で形成されたパッシベーション
となる絶縁膜、２３はフォトレジスト、２４は絶縁膜で
ある。また図２０，図２２はそれぞれ上記２つのタイプ
の電界効果トランジスタの製造工程を示す断面側面図で
ある。
タイプの電界効果トランジスタを示す断面側面図で、図
１９はプレーナ型電界効果トランジスタ、図２１はリセ
ス型電界効果トランジスタである。図中、１は（１０
０）ＧａＡｓ基板、２，１５はＧａＡｓ基板１表面に形
成されたｎ−ＧａＡｓ層（活性層）、３はＷＳｉよりな
るゲート電極、４はゲート電極３近傍の活性層２に形成
された低濃度ｎ−ＧａＡｓ層、５は後述するソース・ド
レイン電極をオーミック接触させるために活性層２に形
成された高濃度ｎ−ＧａＡｓ層、１６はＴｉ／Ｐｔ／Ａ
ｕよりなるゲート電極、６，７はそれぞれＡｕＧｅ／Ｎ
ｉ／Ａｕよりなるソース及びドレイン電極、２１はＳｉ
ＯＮ，ＳｉＯ，ＳｉＮ等で形成されたパッシベーション
となる絶縁膜、２３はフォトレジスト、２４は絶縁膜で
ある。また図２０，図２２はそれぞれ上記２つのタイプ
の電界効果トランジスタの製造工程を示す断面側面図で
ある。
【０００３】以下それぞれの場合について図に従って説
明する。まずプレーナ型電界効果トランジスタの製造方
法について図２０に従って説明する。図２０(a) に示す
ように、（１００）半絶縁性ＧａＡｓ基板１上にイオン
注入法によりｎ−ＧａＡｓ層（活性層）２を形成したの
ち、ＷＳｉをスパッタ法にてウェハ全面に堆積した後、
パターニングされたフォトレジストを設け、これをマス
クとして反応性イオンエッチングにて上記堆積したＷＳ
ｉを加工し、ＷＳｉゲート３を形成する（図２０(b)
）。
明する。まずプレーナ型電界効果トランジスタの製造方
法について図２０に従って説明する。図２０(a) に示す
ように、（１００）半絶縁性ＧａＡｓ基板１上にイオン
注入法によりｎ−ＧａＡｓ層（活性層）２を形成したの
ち、ＷＳｉをスパッタ法にてウェハ全面に堆積した後、
パターニングされたフォトレジストを設け、これをマス
クとして反応性イオンエッチングにて上記堆積したＷＳ
ｉを加工し、ＷＳｉゲート３を形成する（図２０(b)
）。
【０００４】その後、図２０(c) に示すように、ＷＳｉ
ゲート３をマスクにして、Ｓｉ+ を５０ＫｅＶ，２Ｅ１
２cm-2の条件でイオン注入することで低濃度ｎ−ＧａＡ
ｓ層４を形成する。
ゲート３をマスクにして、Ｓｉ+ を５０ＫｅＶ，２Ｅ１
２cm-2の条件でイオン注入することで低濃度ｎ−ＧａＡ
ｓ層４を形成する。
【０００５】さらにＳｉＯ膜をウェハ全面に堆積したの
ちＣＨＦ3 ／Ｏ2 の混合ガスを用いた反応性イオンエッ
チングにてＳｉＯ膜を異方性エッチングする。このとき
ＷＳｉゲート３の側壁にはＳｉＯ膜よりなる額縁、いわ
ゆるサイドウォール９が形成される（図２０(d) ）。
ちＣＨＦ3 ／Ｏ2 の混合ガスを用いた反応性イオンエッ
チングにてＳｉＯ膜を異方性エッチングする。このとき
ＷＳｉゲート３の側壁にはＳｉＯ膜よりなる額縁、いわ
ゆるサイドウォール９が形成される（図２０(d) ）。
【０００６】さらにこのサイドウォール９とＷＳｉゲー
ト３をマスクとして、Ｓｉ+ を６０ＫｅＶ，３Ｅ１３cm
-2の条件でイオン注入した後、サイドウォール９をＢＨ
Ｆにて除去し、続いて８００℃，３０分のアニールを行
い高濃度ｎ−ＧａＡｓ層５を形成する。上記サイドウォ
ール９は８００℃の熱処理ではＧａＡｓ基板と反応して
基板中のＧａ，Ａｓ等が抜けたり、またその界面にてリ
ーク層ができたりしてＦＥＴ特性を劣化させるために、
上記アニール前に必ず除去する必要がある。
ト３をマスクとして、Ｓｉ+ を６０ＫｅＶ，３Ｅ１３cm
-2の条件でイオン注入した後、サイドウォール９をＢＨ
Ｆにて除去し、続いて８００℃，３０分のアニールを行
い高濃度ｎ−ＧａＡｓ層５を形成する。上記サイドウォ
ール９は８００℃の熱処理ではＧａＡｓ基板と反応して
基板中のＧａ，Ａｓ等が抜けたり、またその界面にてリ
ーク層ができたりしてＦＥＴ特性を劣化させるために、
上記アニール前に必ず除去する必要がある。
【０００７】その後、図２０(e) に示すように、蒸着／
リフトオフ法にてＡｕＧｅ／Ｎｉ／Ａｕよりなるソース
電極６，ドレイン電極７を形成する。最後にパッシベー
ション膜としてＳｉＮ，ＳｉＯＮ，ＳｉＯ等よりなる絶
縁膜をウェハ全面に堆積して図１９に示すようなプレー
ナ型ＧａＡｓ電界効果トランジスタを得る。
リフトオフ法にてＡｕＧｅ／Ｎｉ／Ａｕよりなるソース
電極６，ドレイン電極７を形成する。最後にパッシベー
ション膜としてＳｉＮ，ＳｉＯＮ，ＳｉＯ等よりなる絶
縁膜をウェハ全面に堆積して図１９に示すようなプレー
ナ型ＧａＡｓ電界効果トランジスタを得る。
【０００８】次にリセス型電界効果トランジスタの製造
方法について図２２に従って説明する。図２２(a) に示
すように（１００）半絶縁性ＧａＡｓ基板１上にイオン
注入法もしくはＭＢＥ，ＭＯＣＶＤ法等のエピタキシャ
ル成長法によりｎ−ＧａＡｓ層（活性層）１５を形成し
たのち、図２２(b) に示すように蒸着／リフトオフ法に
てＡｕＧｅ／Ｎｉ／Ａｕよりなるソース電極６，ドレイ
ン電極７を形成する。
方法について図２２に従って説明する。図２２(a) に示
すように（１００）半絶縁性ＧａＡｓ基板１上にイオン
注入法もしくはＭＢＥ，ＭＯＣＶＤ法等のエピタキシャ
ル成長法によりｎ−ＧａＡｓ層（活性層）１５を形成し
たのち、図２２(b) に示すように蒸着／リフトオフ法に
てＡｕＧｅ／Ｎｉ／Ａｕよりなるソース電極６，ドレイ
ン電極７を形成する。
【０００９】次に図２２(c) に示すように、ゲート電極
となる領域が開口するようにパターニングされたフォト
レジスト２３を用い、酒石酸／過酸化水素水の混合液を
用いてリセスエッチングを行いリセス溝１５ａを形成す
る。
となる領域が開口するようにパターニングされたフォト
レジスト２３を用い、酒石酸／過酸化水素水の混合液を
用いてリセスエッチングを行いリセス溝１５ａを形成す
る。
【００１０】さらに図２２(d) に示すように、上記リセ
スエッチング時に用いたフォトレジスト２３をマスクと
して用い、Ｔｉ／Ｐｔ／Ａｕを蒸着／リフトオフするこ
とで、上記リセス溝１５ａ内にゲート電極１６を形成す
る。最後にパッシベーション膜としてＳｉＮ，ＳｉＯ
Ｎ，ＳｉＯ等よりなる絶縁膜２３を堆積して図２１に示
すようなリセス型ＧａＡｓ電界効果トランジスタを得
る。
スエッチング時に用いたフォトレジスト２３をマスクと
して用い、Ｔｉ／Ｐｔ／Ａｕを蒸着／リフトオフするこ
とで、上記リセス溝１５ａ内にゲート電極１６を形成す
る。最後にパッシベーション膜としてＳｉＮ，ＳｉＯ
Ｎ，ＳｉＯ等よりなる絶縁膜２３を堆積して図２１に示
すようなリセス型ＧａＡｓ電界効果トランジスタを得
る。
【００１１】次に従来の電界トランジスタにおいて、ゲ
ート電極にパルス電圧を入力した場合のドレイン電流の
過渡応答特性についてリセス型ＧａＡｓ電界効果トラン
ジスタを例にとって説明する。図２３，図２４はそれぞ
れパルスゲート電圧に対するドレイン電流の過渡応答遅
延の概略図及びその遅延メカニズムを示す概略図であ
る。
ート電極にパルス電圧を入力した場合のドレイン電流の
過渡応答特性についてリセス型ＧａＡｓ電界効果トラン
ジスタを例にとって説明する。図２３，図２４はそれぞ
れパルスゲート電圧に対するドレイン電流の過渡応答遅
延の概略図及びその遅延メカニズムを示す概略図であ
る。
【００１２】従来の電界効果トランジスタでは図２３に
示すように、ゲート電極に、チャネルがＯＮ／ＯＦＦさ
れる振幅で数μｓｅｃ〜数ｍｓｅｃの幅をもったパルス
電圧が印加された場合に、立下り時（チャネルＯＮから
ＯＦＦ）にはゲート電圧に対するドレイン電流の遅れは
ないが、立上り時（ゲートＯＦＦからＯＮ時）にドレイ
ン電流に遅延が生じる場合がある。この遅延メカニズム
については様々な議論があり明確な説明はなされていな
いが、“Modeling the Effects of Surface States on
DLTS Spectra of GaAs MESFET's （IEEE TRANSACTIONS
ON ELECTRON DEVICES, VOL37, NO.5, p.1235(1990)）”
や“表面準位を考慮したＧａＡｓ ＭＥＳＦＥＴゲート
ラグのシミュレーション（電子情報通信学会技術研究報
告，ＥＤ91−142 P.25（1992))”に示されるようにオー
ミック電極−ゲート電極間のＧａＡｓ表面に局在する表
面準位の電子の捕獲，放出に伴う表面空乏層厚の変化が
最も有力な要因の１つと考えられる。以下この遅延メカ
ニズムの概要を図２４に従って説明する。なおこの図で
は便宜上ドレイン電圧Ｖｄｓ＝５Ｖ，ゲート電圧を、−
５Ｖのオフ電圧，０Ｖのオン電圧条件で動作させた場合
を示している。
示すように、ゲート電極に、チャネルがＯＮ／ＯＦＦさ
れる振幅で数μｓｅｃ〜数ｍｓｅｃの幅をもったパルス
電圧が印加された場合に、立下り時（チャネルＯＮから
ＯＦＦ）にはゲート電圧に対するドレイン電流の遅れは
ないが、立上り時（ゲートＯＦＦからＯＮ時）にドレイ
ン電流に遅延が生じる場合がある。この遅延メカニズム
については様々な議論があり明確な説明はなされていな
いが、“Modeling the Effects of Surface States on
DLTS Spectra of GaAs MESFET's （IEEE TRANSACTIONS
ON ELECTRON DEVICES, VOL37, NO.5, p.1235(1990)）”
や“表面準位を考慮したＧａＡｓ ＭＥＳＦＥＴゲート
ラグのシミュレーション（電子情報通信学会技術研究報
告，ＥＤ91−142 P.25（1992))”に示されるようにオー
ミック電極−ゲート電極間のＧａＡｓ表面に局在する表
面準位の電子の捕獲，放出に伴う表面空乏層厚の変化が
最も有力な要因の１つと考えられる。以下この遅延メカ
ニズムの概要を図２４に従って説明する。なおこの図で
は便宜上ドレイン電圧Ｖｄｓ＝５Ｖ，ゲート電圧を、−
５Ｖのオフ電圧，０Ｖのオン電圧条件で動作させた場合
を示している。
【００１３】まずゲートＯＮ状態ではソース電極−ゲー
ト間電圧は０Ｖ、ゲート電極−ドレイン間電圧は−５Ｖ
の状態であり、このポテンシャル状態で決定されるＧａ
Ａｓ表面でのフェルミ準位もしくは擬フェルミ準位より
も価電子帯寄りに局在する表面準位は電子を捕獲してい
る状態にある。このＯＮ状態から−５Ｖの電圧がゲート
に印加されＯＦＦ状態に移行した場合には、表面での擬
フェルミ準位はＯＮ時よりも伝導帯に近づくため、新た
に擬フェルミ準位より価電子帯よりに局在することにな
った表面準位は新たに電子を捕獲し、ＯＮ状態に比べ表
面準位に捕獲されている電子の総数は増加することとな
る。表面準位に捕獲される電子総数の増大は電気的中性
を保つために基板中に正電荷すなわちドナー数の増大を
引き起こすため表面空乏層厚が広がることとなる。
ト間電圧は０Ｖ、ゲート電極−ドレイン間電圧は−５Ｖ
の状態であり、このポテンシャル状態で決定されるＧａ
Ａｓ表面でのフェルミ準位もしくは擬フェルミ準位より
も価電子帯寄りに局在する表面準位は電子を捕獲してい
る状態にある。このＯＮ状態から−５Ｖの電圧がゲート
に印加されＯＦＦ状態に移行した場合には、表面での擬
フェルミ準位はＯＮ時よりも伝導帯に近づくため、新た
に擬フェルミ準位より価電子帯よりに局在することにな
った表面準位は新たに電子を捕獲し、ＯＮ状態に比べ表
面準位に捕獲されている電子の総数は増加することとな
る。表面準位に捕獲される電子総数の増大は電気的中性
を保つために基板中に正電荷すなわちドナー数の増大を
引き起こすため表面空乏層厚が広がることとなる。
【００１４】逆にこのＯＦＦ状態から０Ｖの電圧がゲー
ト電極に印加されＯＮ状態に移行した場合には、表面で
の擬フェルミ準位はＯＦＦ時よりも価電子帯に近づくた
め新たに擬フェルミ準位より伝導帯よりに局在すること
になった表面準位は電子を放出するため、ＯＦＦ状態に
比べ表面準位に捕獲されている電子の総数は減少するこ
ととなる。表面準位に捕獲される電子総数の減少は電気
的中性を保つために基板中の正電荷すなわちドナー数の
減少を引き起こし表面空乏層厚が狭くなる。
ト電極に印加されＯＮ状態に移行した場合には、表面で
の擬フェルミ準位はＯＦＦ時よりも価電子帯に近づくた
め新たに擬フェルミ準位より伝導帯よりに局在すること
になった表面準位は電子を放出するため、ＯＦＦ状態に
比べ表面準位に捕獲されている電子の総数は減少するこ
ととなる。表面準位に捕獲される電子総数の減少は電気
的中性を保つために基板中の正電荷すなわちドナー数の
減少を引き起こし表面空乏層厚が狭くなる。
【００１５】以上述べたように、表面空乏層厚が表面準
位の電子の捕獲，放出により変調されるわけであるが、
ｎ型ＧａＡｓ基板の場合には一般に電子の捕獲に比べ放
出の方がはるかにその時定数が長くなるため、ＯＦＦか
らＯＮ時での表面空乏層厚の変化がゲート電極下の空乏
層厚の変化に追従しなくなり、ゲート電極下の空乏層厚
よりもオーミック電極−ゲート電極間の空乏層厚の方が
大きくなる。
位の電子の捕獲，放出により変調されるわけであるが、
ｎ型ＧａＡｓ基板の場合には一般に電子の捕獲に比べ放
出の方がはるかにその時定数が長くなるため、ＯＦＦか
らＯＮ時での表面空乏層厚の変化がゲート電極下の空乏
層厚の変化に追従しなくなり、ゲート電極下の空乏層厚
よりもオーミック電極−ゲート電極間の空乏層厚の方が
大きくなる。
【００１６】さてドレイン電流Ｉｄは、真性チャネル抵
抗Ｒｃｈ，及び表面空乏層で狭窄された領域での抵抗を
Ｒ1 （τ），Ｒ2 （τ）とすると定性的に、
抗Ｒｃｈ，及び表面空乏層で狭窄された領域での抵抗を
Ｒ1 （τ），Ｒ2 （τ）とすると定性的に、
【００１７】
【数１】
【００１８】と表される。この式より表面空乏層による
チャネル狭窄がドレイン電流を減少させ、さらに上述の
ようにゲートＯＦＦからＯＮ時に抵抗Ｒ1 （τ），Ｒ2
（τ）が真性チャネル抵抗Ｒｃｈに比べて大きな時定数
をもつ場合には、ドレイン電流の立上りに遅延が生じる
ことが理解される。
チャネル狭窄がドレイン電流を減少させ、さらに上述の
ようにゲートＯＦＦからＯＮ時に抵抗Ｒ1 （τ），Ｒ2
（τ）が真性チャネル抵抗Ｒｃｈに比べて大きな時定数
をもつ場合には、ドレイン電流の立上りに遅延が生じる
ことが理解される。
【００１９】プレーナ型電界効果トランジスタの場合に
ついても図２５に示すように、同様の現象がみられる。
ついても図２５に示すように、同様の現象がみられる。
【００２０】以上述べてきたように、ドレイン電流の立
上り遅延は表面空乏層によるチャネル狭窄に起因するた
め、この遅延を抑制する方法として、表面空乏層厚を
狭くする、デバイスを表面空乏層によるチャネル狭窄
が生じにくい構造にする等の２つの方法が考えられる。
上り遅延は表面空乏層によるチャネル狭窄に起因するた
め、この遅延を抑制する方法として、表面空乏層厚を
狭くする、デバイスを表面空乏層によるチャネル狭窄
が生じにくい構造にする等の２つの方法が考えられる。
【００２１】上記の方法については２段リセス構造
（“GATE SLOW TRANSIENTS IN GaAs MESFETs−CAUSES,
CURES, AND IMPACT ON CIRCUITS ”，IEEE IEDM p.842
1988）、チャネル上層にｉ−ＧａＡｓ層を配した構造
（“Step−Recessed Gate Structure with an Undoped
Surface Layer for Microwave and Milimeter - Wave H
igh Power, High Efficiency GaAs MESFETs ”, IEICE
Transactions, Vol.E74, No.12, 4141(1991)）等が考案
されているが、いずれも構造が複雑でまた製造工程も容
易でなく、さらにこれらの対策はいずれもリセス型電界
効果トランジスタにのみ限られており、プレーナ型電界
効果トランジスタでは、立上り遅延に対する有効な手段
は報告されていない。
（“GATE SLOW TRANSIENTS IN GaAs MESFETs−CAUSES,
CURES, AND IMPACT ON CIRCUITS ”，IEEE IEDM p.842
1988）、チャネル上層にｉ−ＧａＡｓ層を配した構造
（“Step−Recessed Gate Structure with an Undoped
Surface Layer for Microwave and Milimeter - Wave H
igh Power, High Efficiency GaAs MESFETs ”, IEICE
Transactions, Vol.E74, No.12, 4141(1991)）等が考案
されているが、いずれも構造が複雑でまた製造工程も容
易でなく、さらにこれらの対策はいずれもリセス型電界
効果トランジスタにのみ限られており、プレーナ型電界
効果トランジスタでは、立上り遅延に対する有効な手段
は報告されていない。
【００２２】次に上記の方法についてであるが、一般
に表面空乏層厚は、ＧａＡｓ表面準位密度とこの準位に
よりピンニングされる表面ポテンシャル、及び基板中の
ドナー密度により決定され、従って表面空乏層厚は表面
準位密度の低減，基板中のドナー密度の増大により低減
できると考えられる。
に表面空乏層厚は、ＧａＡｓ表面準位密度とこの準位に
よりピンニングされる表面ポテンシャル、及び基板中の
ドナー密度により決定され、従って表面空乏層厚は表面
準位密度の低減，基板中のドナー密度の増大により低減
できると考えられる。
【００２３】しかしながら前者の表面準位の低減につい
て、硫化アンモニウム処理等の表面処理を行うことが提
案されているが、後工程での熱的な安定性に欠けるなど
の問題点があり、またドレイン電流遅延に対する効果に
ついても明確でない。
て、硫化アンモニウム処理等の表面処理を行うことが提
案されているが、後工程での熱的な安定性に欠けるなど
の問題点があり、またドレイン電流遅延に対する効果に
ついても明確でない。
【００２４】また後者のゲート−ソース・ドレイン間の
ＧａＡｓ表面近傍のドナー密度の増大により表面空乏層
厚を抑制する方法であるが、この場合には以下のような
問題が生じる。即ちまずリセス型電界効果トランジスタ
ではイオン注入もしくはエピ成長法によりｎ−ＧａＡｓ
層を形成したのちリセスを行って所望の活性層厚に調整
したのち、ゲート電極を形成するために図２１に示すよ
うにゲート電極下とゲート電極−ソース・ドレイン電極
間の基板中のドナー密度は同じとなる。従ってチャネル
のドナー密度はトランジスタの用途により決定されるた
め、ドナー密度の低いものほどドレイン電流の立上り遅
延が大きくなるという問題点があった。
ＧａＡｓ表面近傍のドナー密度の増大により表面空乏層
厚を抑制する方法であるが、この場合には以下のような
問題が生じる。即ちまずリセス型電界効果トランジスタ
ではイオン注入もしくはエピ成長法によりｎ−ＧａＡｓ
層を形成したのちリセスを行って所望の活性層厚に調整
したのち、ゲート電極を形成するために図２１に示すよ
うにゲート電極下とゲート電極−ソース・ドレイン電極
間の基板中のドナー密度は同じとなる。従ってチャネル
のドナー密度はトランジスタの用途により決定されるた
め、ドナー密度の低いものほどドレイン電流の立上り遅
延が大きくなるという問題点があった。
【００２５】またプレーナ型電界効果トランジスタでは
短チャネル効果を抑制するために、図１９に示すよう
に、活性層と高濃度ｎ−ＧａＡｓ層間に活性層よりもド
ナー密度の高い低濃度ｎ−ＧａＡｓ層を設けているが、
この密度は短チャネル効果，ゲート耐圧，ソース抵抗か
ら最適化されており、ドレイン電流の立上り遅延を抑制
するのを主たる目的としてこの低濃度ｎ−ＧａＡｓ層の
ドナー密度を増大することはできない。
短チャネル効果を抑制するために、図１９に示すよう
に、活性層と高濃度ｎ−ＧａＡｓ層間に活性層よりもド
ナー密度の高い低濃度ｎ−ＧａＡｓ層を設けているが、
この密度は短チャネル効果，ゲート耐圧，ソース抵抗か
ら最適化されており、ドレイン電流の立上り遅延を抑制
するのを主たる目的としてこの低濃度ｎ−ＧａＡｓ層の
ドナー密度を増大することはできない。
【００２６】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタは以上のように構成及び製造されているため、ゲ
ート電極−オーミック電極間の表面空乏層厚の変化がゲ
ート電極下の表面空乏層厚の変化に追従遅れを有するた
めに、パルスゲート電圧に対するドレイン電流の遅延が
生じるという問題点があった。
ジスタは以上のように構成及び製造されているため、ゲ
ート電極−オーミック電極間の表面空乏層厚の変化がゲ
ート電極下の表面空乏層厚の変化に追従遅れを有するた
めに、パルスゲート電圧に対するドレイン電流の遅延が
生じるという問題点があった。
【００２７】この発明は上記のような問題点を解消する
ためになされたもので、パルスゲート電圧に対するドレ
イン電流の立上り遅延を充分抑制できる電界効果トラン
ジスタを得ることを目的としており、さらにこの電界効
果トランジスタに適した製造方法を提供することを目的
とする。
ためになされたもので、パルスゲート電圧に対するドレ
イン電流の立上り遅延を充分抑制できる電界効果トラン
ジスタを得ることを目的としており、さらにこの電界効
果トランジスタに適した製造方法を提供することを目的
とする。
【００２８】
【課題を解決するための手段】この発明にかかる電界効
果トランジスタは、プレーナ型電界効果トランジスタに
おいて、ゲート電極端へ応力を集中させてゲート電極横
のＧａＡｓ基板中に正のピエゾ電荷を発生させるように
したものである。
果トランジスタは、プレーナ型電界効果トランジスタに
おいて、ゲート電極端へ応力を集中させてゲート電極横
のＧａＡｓ基板中に正のピエゾ電荷を発生させるように
したものである。
【００２９】また、リセス型電界効果トランジスタにお
いては、リセス側壁に、ゲート電極近傍の基板中に正の
ピエゾ電荷を発生させるような応力を有する絶縁膜から
なるサイドウォールを設けたものである。
いては、リセス側壁に、ゲート電極近傍の基板中に正の
ピエゾ電荷を発生させるような応力を有する絶縁膜から
なるサイドウォールを設けたものである。
【００３０】また、活性層両側に、基板厚方向に深くな
るにつれてゲート電極側に近接する形状の高濃度不純物
領域を備えたものである。
るにつれてゲート電極側に近接する形状の高濃度不純物
領域を備えたものである。
【００３１】さらに、基板厚方向に深くなるにつれてゲ
ート電極とのオーバラップ量が増大する形状の低濃度不
純物領域を備えたものである。
ート電極とのオーバラップ量が増大する形状の低濃度不
純物領域を備えたものである。
【００３２】また、この発明に係る電界効果トランジス
タの製造方法は、ゲート電極側面に形成したサイドウォ
ールを、不純物注入後に一旦除去してアニールを行い、
その後再度サイドウォールを形成するようにしたもので
ある。
タの製造方法は、ゲート電極側面に形成したサイドウォ
ールを、不純物注入後に一旦除去してアニールを行い、
その後再度サイドウォールを形成するようにしたもので
ある。
【００３３】また、ゲート電極とサイドウォールとをマ
スクとして斜め方向に不純物注入を行うようにしたもの
である。
スクとして斜め方向に不純物注入を行うようにしたもの
である。
【００３４】
【作用】この発明においては、電界効果トランジスタの
ゲート電極とオーミック電極との間の化合物半導体基板
表面上に応力が集中しているため、ゲート電極横の基板
中に正のピエゾ電荷が発生し、これにより実効的なドナ
ー密度が増大して表面空乏層厚が減少させられる。
ゲート電極とオーミック電極との間の化合物半導体基板
表面上に応力が集中しているため、ゲート電極横の基板
中に正のピエゾ電荷が発生し、これにより実効的なドナ
ー密度が増大して表面空乏層厚が減少させられる。
【００３５】また、リセス側壁に設けたサイドウォール
によってゲート電極近傍の基板中に正のピエゾ電荷が発
生させられるので、リセス構造を有する電界効果トラン
ジスタにおいても実効的なドナー密度が増大して表面空
乏層厚が減少させられる。
によってゲート電極近傍の基板中に正のピエゾ電荷が発
生させられるので、リセス構造を有する電界効果トラン
ジスタにおいても実効的なドナー密度が増大して表面空
乏層厚が減少させられる。
【００３６】また、高濃度不純物領域が、基板厚方向に
深くなるにつれてゲート電極側に近づく形状となってい
るため、ピンチオフポイントがドレイン側ゲート電極端
からソース電極端寄りになる。
深くなるにつれてゲート電極側に近づく形状となってい
るため、ピンチオフポイントがドレイン側ゲート電極端
からソース電極端寄りになる。
【００３７】また、斜め方向に不純物注入を行うことに
より基板厚方向に深くなるにつれてゲート電極側に近づ
く形状の高濃度不純物領域または低濃度不純物領域を容
易に形成することができる。
より基板厚方向に深くなるにつれてゲート電極側に近づ
く形状の高濃度不純物領域または低濃度不純物領域を容
易に形成することができる。
【００３８】
【実施例】実施例１．以下、この発明の第１の実施例に
よる電界効果トランジスタ及びその製造方法について説
明する。図１において、図１９と同一符号は同一または
相当部分を示し、３０は（１００）ＧａＡｓ基板１に対
して圧縮応力を有するＷＳｉからなるゲート電極、８は
（１００）ＧａＡｓ基板１に対して引っ張り応力を有す
るＳｉＯＮ膜である。またＦ3 ，Ｆ8 はそれぞれゲート
電極３０の圧縮応力，ＳｉＯＮ膜８の引っ張り応力を示
す。
よる電界効果トランジスタ及びその製造方法について説
明する。図１において、図１９と同一符号は同一または
相当部分を示し、３０は（１００）ＧａＡｓ基板１に対
して圧縮応力を有するＷＳｉからなるゲート電極、８は
（１００）ＧａＡｓ基板１に対して引っ張り応力を有す
るＳｉＯＮ膜である。またＦ3 ，Ｆ8 はそれぞれゲート
電極３０の圧縮応力，ＳｉＯＮ膜８の引っ張り応力を示
す。
【００３９】製造方法については、イオン注入条件等は
基本的に図２０で示した従来の電界効果トランジスタの
場合と同一であるが、ＷＳｉゲート電極形成時のガス圧
力，印加パワー等のスパッタ条件及びプラズマＣＶＤ法
によるＳｉＯＮの成膜条件を最適化することで上記のよ
うな応力をもたせるようにした点が異なる。具体的には
スパッタ時の圧力を低下させることにより基板１に対し
て圧縮応力を有するゲート電極を形成することができ
る。なお本発明における以下のすべての実施例では、紙
面に垂直なゲート方向を〔０／１／１〕とし、断面には
（０１１）面が露呈しているものとする。
基本的に図２０で示した従来の電界効果トランジスタの
場合と同一であるが、ＷＳｉゲート電極形成時のガス圧
力，印加パワー等のスパッタ条件及びプラズマＣＶＤ法
によるＳｉＯＮの成膜条件を最適化することで上記のよ
うな応力をもたせるようにした点が異なる。具体的には
スパッタ時の圧力を低下させることにより基板１に対し
て圧縮応力を有するゲート電極を形成することができ
る。なお本発明における以下のすべての実施例では、紙
面に垂直なゲート方向を〔０／１／１〕とし、断面には
（０１１）面が露呈しているものとする。
【００４０】次に作用効果について説明する。ＷＳｉゲ
ート電極３０及びＳｉＯＮ８の応力を図１に示すように
設定した場合、ゲート電極３０の端部に集中する応力の
総和は（Ｆ3 ＋Ｆ8 ）と強め合い、また方向はゲート電
極３０からオーミック電極（６，７）に向かう方向とな
る。このような応力が印加された場合、一般に知られて
いるように、図１に示すような応力集中箇所であるゲー
ト電極３０端部の近傍に高密度の電荷密度分布をもつピ
エゾ電荷が発生し、ゲート電極３０端横には正電荷のピ
エゾ電荷が発生する。例えば（Ｆ3 ＋Ｆ8 ）の合成応力
が３Ｅ５dyne／cmの場合には、ゲート電極３０の横の低
濃度ｎ−ＧａＡｓ層４領域内に５Ｅ１７個cm-3以上の正
のピエゾ電荷が発生する。この電荷密度は低濃度ｎ−Ｇ
ａＡｓ層４形成時のイオン注入条件（Ｓｉ+ を５０Ｋｅ
Ｖ，２Ｅ１２cm-2）でのドナー密度の最大値とほぼ等価
となることから、該領域の表面空乏層厚はピエゾ電荷が
発生していない場合に比べ約０．７倍以下となり、この
ため表面空乏層によるチャネル狭窄が低減されドレイン
電流の立上り遅延を抑制することができる。なお図中の
数字はゲート電極３０の近傍に発生する電荷量を規格化
した数値を表し、マイナス（−）の付くものは負のピエ
ゾ電荷であることを示し、さらにゲート長１．０μｍ，
ゲート膜厚３０００オングストローム，ストレス６Ｅ９
dyne／cm2 の時のものとする。
ート電極３０及びＳｉＯＮ８の応力を図１に示すように
設定した場合、ゲート電極３０の端部に集中する応力の
総和は（Ｆ3 ＋Ｆ8 ）と強め合い、また方向はゲート電
極３０からオーミック電極（６，７）に向かう方向とな
る。このような応力が印加された場合、一般に知られて
いるように、図１に示すような応力集中箇所であるゲー
ト電極３０端部の近傍に高密度の電荷密度分布をもつピ
エゾ電荷が発生し、ゲート電極３０端横には正電荷のピ
エゾ電荷が発生する。例えば（Ｆ3 ＋Ｆ8 ）の合成応力
が３Ｅ５dyne／cmの場合には、ゲート電極３０の横の低
濃度ｎ−ＧａＡｓ層４領域内に５Ｅ１７個cm-3以上の正
のピエゾ電荷が発生する。この電荷密度は低濃度ｎ−Ｇ
ａＡｓ層４形成時のイオン注入条件（Ｓｉ+ を５０Ｋｅ
Ｖ，２Ｅ１２cm-2）でのドナー密度の最大値とほぼ等価
となることから、該領域の表面空乏層厚はピエゾ電荷が
発生していない場合に比べ約０．７倍以下となり、この
ため表面空乏層によるチャネル狭窄が低減されドレイン
電流の立上り遅延を抑制することができる。なお図中の
数字はゲート電極３０の近傍に発生する電荷量を規格化
した数値を表し、マイナス（−）の付くものは負のピエ
ゾ電荷であることを示し、さらにゲート長１．０μｍ，
ゲート膜厚３０００オングストローム，ストレス６Ｅ９
dyne／cm2 の時のものとする。
【００４１】実施例２．次に本発明の第２の実施例によ
る電界効果トランジスタ及びその製造方法について説明
する。図２において９ａは基板１に対して引っ張り応力
を有するＳｉＯ膜よりなるサイドウォール、１０は基板
１に対して圧縮応力を有するパッシベーションとなるＳ
ｉＯＮ膜である。またＦ3 ，Ｆ9 ，Ｆ10はそれぞれ、ゲ
ート電極３０の圧縮応力，サイドウォール９ａの引っ張
り応力，ＳｉＯＮ膜１０の圧縮応力を示す。
る電界効果トランジスタ及びその製造方法について説明
する。図２において９ａは基板１に対して引っ張り応力
を有するＳｉＯ膜よりなるサイドウォール、１０は基板
１に対して圧縮応力を有するパッシベーションとなるＳ
ｉＯＮ膜である。またＦ3 ，Ｆ9 ，Ｆ10はそれぞれ、ゲ
ート電極３０の圧縮応力，サイドウォール９ａの引っ張
り応力，ＳｉＯＮ膜１０の圧縮応力を示す。
【００４２】次に製造方法について説明する。本発明の
製造方法はトランジスタが形成されるまでは従来のプレ
ーナ型電界効果トランジスタの製造方法で述べた図２０
(a)〜(e) までの製造工程とほぼ同一である。ただしゲ
ート電極を形成する際にはスパッタ条件を上述したよう
に変更して圧縮応力を有するものとする必要がある。
製造方法はトランジスタが形成されるまでは従来のプレ
ーナ型電界効果トランジスタの製造方法で述べた図２０
(a)〜(e) までの製造工程とほぼ同一である。ただしゲ
ート電極を形成する際にはスパッタ条件を上述したよう
に変更して圧縮応力を有するものとする必要がある。
【００４３】本実施例では図２０(e) に示すように、プ
レーナ型電界効果トランジスタを形成したのち、図３
(a) に示すように、基板１に対して引っ張り応力を有す
るＳｉＯ膜１９をウェハ全面にプラズマＣＶＤ法により
堆積する。さらにＳｉＯ膜１９を（ＣＨＦ3 ＋Ｏ2 ）の
混合ガスを用いた反応性イオンエッチングにより異方性
エッチングしてＷＳｉケート電極３０の横に引っ張り応
力を有するサイドウォール（ＳｉＯ膜）９ａを形成する
（図３(b) ）。最後に圧縮応力を有するＳｉＯＮ膜をト
ランジスタ上層に堆積することで、図２に示す本実施例
による電界効果トランジスタを得ることができる。
レーナ型電界効果トランジスタを形成したのち、図３
(a) に示すように、基板１に対して引っ張り応力を有す
るＳｉＯ膜１９をウェハ全面にプラズマＣＶＤ法により
堆積する。さらにＳｉＯ膜１９を（ＣＨＦ3 ＋Ｏ2 ）の
混合ガスを用いた反応性イオンエッチングにより異方性
エッチングしてＷＳｉケート電極３０の横に引っ張り応
力を有するサイドウォール（ＳｉＯ膜）９ａを形成する
（図３(b) ）。最後に圧縮応力を有するＳｉＯＮ膜をト
ランジスタ上層に堆積することで、図２に示す本実施例
による電界効果トランジスタを得ることができる。
【００４４】従来方法において、低濃度ｎ−ＧａＡｓ層
４形成時にマスクとして用いるサイドウォール（図２０
(d) ，図９参照）は、イオン注入後の８００℃のアニー
ルによる膜ストレスの緩和、及びＧａＡｓ基板１とサイ
ドウォール膜間の反応等の問題があるため、以上のよう
に一旦サイドウォールを除去してトランジスタを形成し
た後に再度サイドウォール９ａを形成することにより上
述のような問題を回避することができる。
４形成時にマスクとして用いるサイドウォール（図２０
(d) ，図９参照）は、イオン注入後の８００℃のアニー
ルによる膜ストレスの緩和、及びＧａＡｓ基板１とサイ
ドウォール膜間の反応等の問題があるため、以上のよう
に一旦サイドウォールを除去してトランジスタを形成し
た後に再度サイドウォール９ａを形成することにより上
述のような問題を回避することができる。
【００４５】次に本実施例の作用効果について説明す
る。ＷＳｉゲート電極３０の横に発生するピエゾ電荷密
度は、ゲート電極端に集中する、ＷＳｉケート電極３０
の圧縮応力Ｆ3 ，及びサイドウォール９ａの引っ張り応
力Ｆ9 の合成応力（Ｆ3 ＋Ｆ9 ）により発生する正のピ
エゾ電荷密度と、サイドウォール９ａとＳｉＯＮ膜１０
の界面に集中する、サイドウォール９ａの引っ張り応力
Ｆ9 とＳｉＯＮ膜の圧縮応力Ｆ10の合成応力（Ｆ9 ＋Ｆ
10）により発生する正のピエゾ電荷密度の和となる。ま
たこのピエゾ電荷密度はＷＳｉゲート電極３の端部と、
サイドウォール９ａ／ＳｉＯＮ膜１０境界の２つの応力
集中点間の距離が短いほど高くなるが、サイドウォール
９ａ／ＳｉＯＮ膜１０境界のＳｉＯＮ膜１０下のＧａＡ
ｓ基板中には逆に負のピエゾ電荷が発生して表面空乏層
を拡張する方向に働くため、サイドウォール９ａの幅は
低濃度ｎ−ＧａＡｓ層４の幅と同程度にするのが好まし
い。この場合には負のピエゾ電荷は高濃度ｎ−ＧａＡｓ
層５領域内に発生することとなり表面空乏層の影響はほ
とんどなくなる。
る。ＷＳｉゲート電極３０の横に発生するピエゾ電荷密
度は、ゲート電極端に集中する、ＷＳｉケート電極３０
の圧縮応力Ｆ3 ，及びサイドウォール９ａの引っ張り応
力Ｆ9 の合成応力（Ｆ3 ＋Ｆ9 ）により発生する正のピ
エゾ電荷密度と、サイドウォール９ａとＳｉＯＮ膜１０
の界面に集中する、サイドウォール９ａの引っ張り応力
Ｆ9 とＳｉＯＮ膜の圧縮応力Ｆ10の合成応力（Ｆ9 ＋Ｆ
10）により発生する正のピエゾ電荷密度の和となる。ま
たこのピエゾ電荷密度はＷＳｉゲート電極３の端部と、
サイドウォール９ａ／ＳｉＯＮ膜１０境界の２つの応力
集中点間の距離が短いほど高くなるが、サイドウォール
９ａ／ＳｉＯＮ膜１０境界のＳｉＯＮ膜１０下のＧａＡ
ｓ基板中には逆に負のピエゾ電荷が発生して表面空乏層
を拡張する方向に働くため、サイドウォール９ａの幅は
低濃度ｎ−ＧａＡｓ層４の幅と同程度にするのが好まし
い。この場合には負のピエゾ電荷は高濃度ｎ−ＧａＡｓ
層５領域内に発生することとなり表面空乏層の影響はほ
とんどなくなる。
【００４６】以上述べたように、本実施例では第１の実
施例に比べ各々の箇所に集中する応力が同じであれば、
約２倍の密度を有するピエゾ電荷が発生し、その結果、
表面空乏層厚をより低減できる。
施例に比べ各々の箇所に集中する応力が同じであれば、
約２倍の密度を有するピエゾ電荷が発生し、その結果、
表面空乏層厚をより低減できる。
【００４７】また第１の実施例のように、ＷＳｉゲート
電極３０の横に高密度の正のピエゾ電荷を発生させた場
合には、ＷＳｉゲート電極３０下の活性層２内に負のピ
エゾ電荷が発生することとなり、この負のピエゾ電荷が
もう一方のゲート電極端側の応力により発生する負のピ
エゾ電荷と重畳して活性層２中に高密度の負のピエゾ電
荷が発生し、ピンチオフ電圧，相互コンダクタンス等の
トランジスタ性能を変化させる。またこの現象は２つの
応力集中箇所の距離が短くなる短ゲート長を有する電界
効果トランジスタほど顕著となるといった問題がある。
しかしながら本実施例では、ＷＳｉゲート電極３０の端
部と、サイドウォール９ａ／ＳｉＯＮ膜１０境界で生じ
る２つの応力が、ＷＳｉゲート電極３０下の活性層２中
に発生させるピエゾ電荷の符号がそれぞれ反対となり互
いに打ち消しあうために、トランジスタ特性への影響を
低減できるという利点がある。
電極３０の横に高密度の正のピエゾ電荷を発生させた場
合には、ＷＳｉゲート電極３０下の活性層２内に負のピ
エゾ電荷が発生することとなり、この負のピエゾ電荷が
もう一方のゲート電極端側の応力により発生する負のピ
エゾ電荷と重畳して活性層２中に高密度の負のピエゾ電
荷が発生し、ピンチオフ電圧，相互コンダクタンス等の
トランジスタ性能を変化させる。またこの現象は２つの
応力集中箇所の距離が短くなる短ゲート長を有する電界
効果トランジスタほど顕著となるといった問題がある。
しかしながら本実施例では、ＷＳｉゲート電極３０の端
部と、サイドウォール９ａ／ＳｉＯＮ膜１０境界で生じ
る２つの応力が、ＷＳｉゲート電極３０下の活性層２中
に発生させるピエゾ電荷の符号がそれぞれ反対となり互
いに打ち消しあうために、トランジスタ特性への影響を
低減できるという利点がある。
【００４８】実施例３．次に本発明の第３の実施例によ
る電界効果トランジスタ及びその製造方法について説明
する。図４において、１１ａは圧縮応力を有するＳｉＮ
膜よりなる第２のサイドウォール、１３は１Ｅ１９dyne
／cm2 以下の低圧縮応力を有するＳｉＯＮ膜である。ま
たＦ3 ，Ｆ9 ，Ｆ11はそれぞれゲート電極３０の圧縮応
力，サイドウォール９ａの引っ張り応力，ＳｉＮ膜１１
の圧縮応力を示す。
る電界効果トランジスタ及びその製造方法について説明
する。図４において、１１ａは圧縮応力を有するＳｉＮ
膜よりなる第２のサイドウォール、１３は１Ｅ１９dyne
／cm2 以下の低圧縮応力を有するＳｉＯＮ膜である。ま
たＦ3 ，Ｆ9 ，Ｆ11はそれぞれゲート電極３０の圧縮応
力，サイドウォール９ａの引っ張り応力，ＳｉＮ膜１１
の圧縮応力を示す。
【００４９】次に製造方法について説明する。本発明の
製造方法は第１のサイドウォール９ａが形成されるまで
は第２の実施例で述べた図２０(a) 〜(e) 、図３(a) ，
(b)までの製造工程と同一であり、ここではこれ以降の
工程についてのみ説明する。
製造方法は第１のサイドウォール９ａが形成されるまで
は第２の実施例で述べた図２０(a) 〜(e) 、図３(a) ，
(b)までの製造工程と同一であり、ここではこれ以降の
工程についてのみ説明する。
【００５０】図５(a) に示すように、ＷＳｉゲート電極
３０の横に第１のサイドウォール９ａを形成したのち、
圧縮応力を有するＳｉＮ膜１１をウェハ全面にプラズマ
ＣＶＤ法により堆積する。さらにこのＳｉＮ膜１１を
（ＣＦＨ3 ＋Ｏ2 ）の混合ガスを用いた反応性イオンエ
ッチングにより異方性エッチングし、ＷＳｉゲート電極
３０の横に第２のサイドウォール１１ａを形成する。最
後に１Ｅ１０dyne／cm2 以下の低圧縮応力を有するＳｉ
ＯＮ膜をトランジスタ上層に堆積することで、図４に示
す本発明による電界効果トランジスタを得る。
３０の横に第１のサイドウォール９ａを形成したのち、
圧縮応力を有するＳｉＮ膜１１をウェハ全面にプラズマ
ＣＶＤ法により堆積する。さらにこのＳｉＮ膜１１を
（ＣＦＨ3 ＋Ｏ2 ）の混合ガスを用いた反応性イオンエ
ッチングにより異方性エッチングし、ＷＳｉゲート電極
３０の横に第２のサイドウォール１１ａを形成する。最
後に１Ｅ１０dyne／cm2 以下の低圧縮応力を有するＳｉ
ＯＮ膜をトランジスタ上層に堆積することで、図４に示
す本発明による電界効果トランジスタを得る。
【００５１】このように本実施例によれば、第１のサイ
ドウォール９ａに隣接して圧縮応力を有する第２のサイ
ドウォール１１ａを形成するようにしたから、ＷＳｉゲ
ート電極３０の圧縮応力Ｆ3 ，サイドウォール９ａの引
っ張り応力Ｆ9 の合成応力（Ｆ3 ＋Ｆ9 ）により発生す
る正のピエゾ電荷密度と、第１のサイドウォール９ａと
第２のサイドウォール１１ａの界面に集中する、サイド
ウォール９ａの引っ張り応力Ｆ9 とＳｉＮ膜１１ａの圧
縮応力Ｆ11の合成応力（Ｆ9 ＋Ｆ11）により発生する正
のピエゾ電荷密度の和に相当する正のピエゾ電荷密度が
ＷＳｉゲート電極３０の横に発生することとなる。この
ため、上記第２の実施例と同様に、約２倍の密度を有す
るピエゾ電荷が発生し、第１の実施例に比べて表面空乏
層厚をより低減できる。また、ＷＳｉゲート電極３０端
部と、第１のサイドウォール９ａ／第２のサイドウォー
ル１１ａ境界とに生じる２つの応力が、ＷＳｉゲート電
極３０下の活性層２中に発生させるピエゾ電荷の符号が
それぞれ反対となり互いに打ち消しあうために、トラン
ジスタ特性への影響が低減できる利点がある。
ドウォール９ａに隣接して圧縮応力を有する第２のサイ
ドウォール１１ａを形成するようにしたから、ＷＳｉゲ
ート電極３０の圧縮応力Ｆ3 ，サイドウォール９ａの引
っ張り応力Ｆ9 の合成応力（Ｆ3 ＋Ｆ9 ）により発生す
る正のピエゾ電荷密度と、第１のサイドウォール９ａと
第２のサイドウォール１１ａの界面に集中する、サイド
ウォール９ａの引っ張り応力Ｆ9 とＳｉＮ膜１１ａの圧
縮応力Ｆ11の合成応力（Ｆ9 ＋Ｆ11）により発生する正
のピエゾ電荷密度の和に相当する正のピエゾ電荷密度が
ＷＳｉゲート電極３０の横に発生することとなる。この
ため、上記第２の実施例と同様に、約２倍の密度を有す
るピエゾ電荷が発生し、第１の実施例に比べて表面空乏
層厚をより低減できる。また、ＷＳｉゲート電極３０端
部と、第１のサイドウォール９ａ／第２のサイドウォー
ル１１ａ境界とに生じる２つの応力が、ＷＳｉゲート電
極３０下の活性層２中に発生させるピエゾ電荷の符号が
それぞれ反対となり互いに打ち消しあうために、トラン
ジスタ特性への影響が低減できる利点がある。
【００５２】また、トランジスタ上層に堆積する膜に低
ストレスのもの（ＳｉＯＮ膜１３）を用いることができ
るため、上記第１及び第２の実施例の構造を有する電界
効果トランジスタをＭＭＩＣ等に適用した場合に生じ
る、後半工程での高ストレス膜（ＳｉＯＮ膜８，ＳｉＯ
Ｎ膜１０）の剥がれや亀裂等の問題を低減することがで
きる。
ストレスのもの（ＳｉＯＮ膜１３）を用いることができ
るため、上記第１及び第２の実施例の構造を有する電界
効果トランジスタをＭＭＩＣ等に適用した場合に生じ
る、後半工程での高ストレス膜（ＳｉＯＮ膜８，ＳｉＯ
Ｎ膜１０）の剥がれや亀裂等の問題を低減することがで
きる。
【００５３】さらに、低ストレスなパッシベーション膜
として圧縮応力を有するものを用いることにより、ゲー
ト電極３０下に発生する負のピエゾ電荷のさらなる減少
を図ることができ、負のピエゾ電荷によるトランジスタ
特性への影響の低減を期待できる効果もある。
として圧縮応力を有するものを用いることにより、ゲー
ト電極３０下に発生する負のピエゾ電荷のさらなる減少
を図ることができ、負のピエゾ電荷によるトランジスタ
特性への影響の低減を期待できる効果もある。
【００５４】実施例４．次に本発明の第４の実施例によ
る電界効果トランジスタ及びその製造方法について説明
する。図６において、１２ａは圧縮応力を有するＳｉＮ
膜、１８は引っ張り応力を有するパッシベーションとな
る高濃度ｎ−ＧａＡｓ層５表面に形成されたＳｉＯＮ膜
である。またＦ3 ，Ｆ12，Ｆ18はそれぞれゲート電極３
０の圧縮応力，ＳｉＮ膜１２ａの圧縮応力，ＳｉＯＮ膜
１８の引っ張り応力を示す。
る電界効果トランジスタ及びその製造方法について説明
する。図６において、１２ａは圧縮応力を有するＳｉＮ
膜、１８は引っ張り応力を有するパッシベーションとな
る高濃度ｎ−ＧａＡｓ層５表面に形成されたＳｉＯＮ膜
である。またＦ3 ，Ｆ12，Ｆ18はそれぞれゲート電極３
０の圧縮応力，ＳｉＮ膜１２ａの圧縮応力，ＳｉＯＮ膜
１８の引っ張り応力を示す。
【００５５】次に製造方法について図７に従って説明す
る。本発明の製造方法はトランジスタが形成されるまで
はゲート電極の形成条件が異なる点を除いては従来のプ
レーナ型電界効果トランジスタの製造方法で述べた図２
０(a) 〜(e) までの製造工程とほぼ同一であり、これ以
降の工程についてのみ説明する。図７(a) に示すよう
に、プレーナ型電界効果トランジスタを形成したのち、
圧縮応力を有するＳｉＯＮ膜１２をウェハ全面にプラズ
マＣＶＤ法により堆積する。さらにＷＳｉゲート電極３
０上層と、ゲート電極３０とソース及びドレイン電極
６，７間の基板面の一部が開口されるようにフォトレジ
ストをパターニングし、ＳｉＮ膜１２を（ＣＨＦ3 ＋Ｏ
2 ）の混合ガスを用いた反応性イオンエッチングにより
異方性エッチングする。この場合、ＷＳｉゲート電極３
０の横にはＳｉＮ膜からなるサイドウォールが形成され
るが、後に（３０：１）のＢＨＦにてウェット処理する
ことで上記サイドウォールを除去し、図７(b) に示すよ
うに、高濃度ｎ−ＧａＡｓ層５表面にＳｉＮ膜１２ａを
有するパターンを得る。
る。本発明の製造方法はトランジスタが形成されるまで
はゲート電極の形成条件が異なる点を除いては従来のプ
レーナ型電界効果トランジスタの製造方法で述べた図２
０(a) 〜(e) までの製造工程とほぼ同一であり、これ以
降の工程についてのみ説明する。図７(a) に示すよう
に、プレーナ型電界効果トランジスタを形成したのち、
圧縮応力を有するＳｉＯＮ膜１２をウェハ全面にプラズ
マＣＶＤ法により堆積する。さらにＷＳｉゲート電極３
０上層と、ゲート電極３０とソース及びドレイン電極
６，７間の基板面の一部が開口されるようにフォトレジ
ストをパターニングし、ＳｉＮ膜１２を（ＣＨＦ3 ＋Ｏ
2 ）の混合ガスを用いた反応性イオンエッチングにより
異方性エッチングする。この場合、ＷＳｉゲート電極３
０の横にはＳｉＮ膜からなるサイドウォールが形成され
るが、後に（３０：１）のＢＨＦにてウェット処理する
ことで上記サイドウォールを除去し、図７(b) に示すよ
うに、高濃度ｎ−ＧａＡｓ層５表面にＳｉＮ膜１２ａを
有するパターンを得る。
【００５６】この場合、段差側壁に堆積された絶縁膜
（サイドウォール状のＳｉＮ膜）のＢＨＦに対するエッ
チングレートは、平面上に堆積した絶縁膜（ＳｉＮ膜）
のＢＨＦに対するエッチングレートに比べて１０以上と
大きいため、フォトレジト下のＳｉＮ膜１２にはほとん
どアンダーカットが生じない。そして最後に引っ張り応
力を有するＳｉＯＮ膜をトランジスタ上層に堆積するこ
とで図６に示す構造の電界効果トランジスタを得ること
ができる。
（サイドウォール状のＳｉＮ膜）のＢＨＦに対するエッ
チングレートは、平面上に堆積した絶縁膜（ＳｉＮ膜）
のＢＨＦに対するエッチングレートに比べて１０以上と
大きいため、フォトレジト下のＳｉＮ膜１２にはほとん
どアンダーカットが生じない。そして最後に引っ張り応
力を有するＳｉＯＮ膜をトランジスタ上層に堆積するこ
とで図６に示す構造の電界効果トランジスタを得ること
ができる。
【００５７】このように本実施例によれば、圧縮応力を
有するゲート電極３０を設けるとともに、ゲート電極３
０近傍を除いて圧縮応力を有するＳｉＮ膜１２ａを設
け、さらに上記ゲート電極３０の近傍を含む上記基板全
面に引っ張り応力を有するＳｉＯＮ膜１８を形成するよ
うにしたから、ＷＳｉケート電極３０の圧縮応力Ｆ3 ，
ＳｉＯＮ膜１８の引っ張り応力Ｆ18の合成応力（Ｆ3 ＋
Ｆ18）により発生する正のピエゾ電荷密度と、ＳｉＯＮ
膜１８とＳｉＮ膜１２ａの界面に集中する、ＳｉＯＮ膜
１８の引っ張り応力Ｆ18とＳｉＮ膜１２ａの圧縮応力Ｆ
12の合成応力（Ｆ18＋Ｆ12）により発生する正のピエゾ
電荷密度の和に相当する正のピエゾ電荷密度がＷＳｉゲ
ート電極３０の横に発生することとなり、上記第２の実
施例と同様に約２倍の密度を有するピエゾ電荷が発生
し、表面空乏層厚をより低減できる。
有するゲート電極３０を設けるとともに、ゲート電極３
０近傍を除いて圧縮応力を有するＳｉＮ膜１２ａを設
け、さらに上記ゲート電極３０の近傍を含む上記基板全
面に引っ張り応力を有するＳｉＯＮ膜１８を形成するよ
うにしたから、ＷＳｉケート電極３０の圧縮応力Ｆ3 ，
ＳｉＯＮ膜１８の引っ張り応力Ｆ18の合成応力（Ｆ3 ＋
Ｆ18）により発生する正のピエゾ電荷密度と、ＳｉＯＮ
膜１８とＳｉＮ膜１２ａの界面に集中する、ＳｉＯＮ膜
１８の引っ張り応力Ｆ18とＳｉＮ膜１２ａの圧縮応力Ｆ
12の合成応力（Ｆ18＋Ｆ12）により発生する正のピエゾ
電荷密度の和に相当する正のピエゾ電荷密度がＷＳｉゲ
ート電極３０の横に発生することとなり、上記第２の実
施例と同様に約２倍の密度を有するピエゾ電荷が発生
し、表面空乏層厚をより低減できる。
【００５８】また、ＷＳｉゲート電極３０端と、ＳｉＯ
Ｎ膜１８／ＳｉＮ膜１２ａの境界とに生じる２つの応力
が、ＷＳｉゲート電極３０下の活性層２中に発生させる
ピエゾ電荷の符号がそれぞれ反対となり互いに打ち消し
あうために、トランジスタ特性への影響を低減できる利
点がある。
Ｎ膜１８／ＳｉＮ膜１２ａの境界とに生じる２つの応力
が、ＷＳｉゲート電極３０下の活性層２中に発生させる
ピエゾ電荷の符号がそれぞれ反対となり互いに打ち消し
あうために、トランジスタ特性への影響を低減できる利
点がある。
【００５９】実施例５．次に本発明の第５の実施例によ
る電界効果トランジスタ及びその製造方法について説明
する。図８において、１４はＷＳｉゲート電極３０上に
形成された、圧縮応力を有するＳｉＯ膜である。またＦ
31，Ｆ8 はそれぞれゲート電極３０とＳｉＯ膜１４の合
成圧縮応力，ＳｉＯＮ膜８の引っ張り応力を示す。
る電界効果トランジスタ及びその製造方法について説明
する。図８において、１４はＷＳｉゲート電極３０上に
形成された、圧縮応力を有するＳｉＯ膜である。またＦ
31，Ｆ8 はそれぞれゲート電極３０とＳｉＯ膜１４の合
成圧縮応力，ＳｉＯＮ膜８の引っ張り応力を示す。
【００６０】以下製造方法について説明する。本実施例
では活性層が形成されるまでは従来の製造方法で述べた
図２０(a) の工程と同一であり、ここではそれ以降の工
程について説明する。図９に示すように、ウェハ全面に
ＷＳｉ層をスパッタ法にて堆積し、さらにこの上に圧縮
応力を有するＳｉＯ膜をプラズマＣＶＤ法により堆積し
たのち、フォトレジストのパターニングを行い、これを
マスクにして（ＣＨＦ3 ＋Ｏ2 ）の混合ガスを用いた反
応性イオンエッチングにてＳｉＯ膜を加工し、さらに
（ＳＦ6 ＋ＣＨＦ3 ）の混合ガスを用いた反応イオンエ
ッチングにてＷＳｉ層を加工してＷＳｉゲート電極３０
／ＳｉＯ膜１４の２層パターンを形成する。これ以降は
ＷＳｉゲート電極上にＳｉＯ膜１４が積層している点を
除けば、図２０(c) 〜(e) に示した従来の電界効果トラ
ンジスタの製造方法と同一の製造工程を経て図８に示す
構造の電界効果トランジスタを得ることができる。
では活性層が形成されるまでは従来の製造方法で述べた
図２０(a) の工程と同一であり、ここではそれ以降の工
程について説明する。図９に示すように、ウェハ全面に
ＷＳｉ層をスパッタ法にて堆積し、さらにこの上に圧縮
応力を有するＳｉＯ膜をプラズマＣＶＤ法により堆積し
たのち、フォトレジストのパターニングを行い、これを
マスクにして（ＣＨＦ3 ＋Ｏ2 ）の混合ガスを用いた反
応性イオンエッチングにてＳｉＯ膜を加工し、さらに
（ＳＦ6 ＋ＣＨＦ3 ）の混合ガスを用いた反応イオンエ
ッチングにてＷＳｉ層を加工してＷＳｉゲート電極３０
／ＳｉＯ膜１４の２層パターンを形成する。これ以降は
ＷＳｉゲート電極上にＳｉＯ膜１４が積層している点を
除けば、図２０(c) 〜(e) に示した従来の電界効果トラ
ンジスタの製造方法と同一の製造工程を経て図８に示す
構造の電界効果トランジスタを得ることができる。
【００６１】次に作用効果について説明する。ＷＳｉゲ
ート電極３０の端部に集中する応力は、ＷＳｉゲート電
極３０の圧縮応力とＳｉＯ膜１４の圧縮応力の合力Ｆ31
と、ＳｉＯＮ膜８の引っ張り応力Ｆ8 の和となる。また
応力Ｆ8 は近似的にＳｉＯ膜８のストレスＳとゲート電
極３０側壁でのその膜厚ｔとの積（Ｆ8 ≒Ｓ×ｔ）であ
るため、上記第１の実施例による応力Ｆ8 の値が大きく
なる。このようにゲート電極３０端部への応力集中をさ
らに強めることで、より高密度のピエゾ電荷を発生せし
め、その結果、表面空乏層厚をより低減することが可能
となる。
ート電極３０の端部に集中する応力は、ＷＳｉゲート電
極３０の圧縮応力とＳｉＯ膜１４の圧縮応力の合力Ｆ31
と、ＳｉＯＮ膜８の引っ張り応力Ｆ8 の和となる。また
応力Ｆ8 は近似的にＳｉＯ膜８のストレスＳとゲート電
極３０側壁でのその膜厚ｔとの積（Ｆ8 ≒Ｓ×ｔ）であ
るため、上記第１の実施例による応力Ｆ8 の値が大きく
なる。このようにゲート電極３０端部への応力集中をさ
らに強めることで、より高密度のピエゾ電荷を発生せし
め、その結果、表面空乏層厚をより低減することが可能
となる。
【００６２】実施例６．次に本発明の第６の実施例によ
る電界効果トランジスタ及びその製造方法について説明
する。図１０において、９ｂは引っ張り応力を有するＳ
ｉＯ膜よりなるサイドウォールである。またＦ31，Ｆ9
，Ｆ10はそれそれゲート電極３０とＳｉＯ膜１４の合
成応力，サイドウォール９ｂの引っ張り応力，ＳｉＯＮ
膜１０の圧縮応力を示す。
る電界効果トランジスタ及びその製造方法について説明
する。図１０において、９ｂは引っ張り応力を有するＳ
ｉＯ膜よりなるサイドウォールである。またＦ31，Ｆ9
，Ｆ10はそれそれゲート電極３０とＳｉＯ膜１４の合
成応力，サイドウォール９ｂの引っ張り応力，ＳｉＯＮ
膜１０の圧縮応力を示す。
【００６３】以下、製造方法について説明する。まず実
施例５の製造方法である図９に示すように活性層２上に
ＷＳｉゲート３／ＳｉＯ膜１４の２層パターンを形成し
たのち、従来の電界効果トランジスタの製造方法に従っ
てイオン注入を行い低濃度ｎ−ＧａＡｓ層４，高濃度ｎ
−ＧａＡｓ層５を形成する。
施例５の製造方法である図９に示すように活性層２上に
ＷＳｉゲート３／ＳｉＯ膜１４の２層パターンを形成し
たのち、従来の電界効果トランジスタの製造方法に従っ
てイオン注入を行い低濃度ｎ−ＧａＡｓ層４，高濃度ｎ
−ＧａＡｓ層５を形成する。
【００６４】次に図１１に示すように、引っ張り応力を
有するＳｉＯ膜２２をプラズマＣＶＤ法により基板全面
に堆積し、さらに（ＣＨＦ3 ＋Ｏ2 ）の混合ガスを用い
た反応性イオンエッチングにてＳｉＯ膜２２を異方性エ
ッチングすることで、ＷＳｉゲート電極３０／ＳｉＯ膜
１４の２層パターン側壁に、図１０に示すようなサイド
ウォール９ｂを形成する。さらに圧縮応力を有するＳｉ
ＯＮ膜１０をプラズマＣＶＤ法にて堆積することで図１
０に示す構造の電界効果トランジスタを得る。
有するＳｉＯ膜２２をプラズマＣＶＤ法により基板全面
に堆積し、さらに（ＣＨＦ3 ＋Ｏ2 ）の混合ガスを用い
た反応性イオンエッチングにてＳｉＯ膜２２を異方性エ
ッチングすることで、ＷＳｉゲート電極３０／ＳｉＯ膜
１４の２層パターン側壁に、図１０に示すようなサイド
ウォール９ｂを形成する。さらに圧縮応力を有するＳｉ
ＯＮ膜１０をプラズマＣＶＤ法にて堆積することで図１
０に示す構造の電界効果トランジスタを得る。
【００６５】次に作用効果について説明する。ＷＳｉゲ
ート電極３０の端部に集中する応力は、ＷＳｉゲート電
極３０の圧縮応力とＳｉＯ膜１４の圧縮応力の合力Ｆ３
１，ＳｉＯ膜よりなるサイドウォール９ｂの引っ張り応
力Ｆ9 ，ＳｉＯＮ膜１０の圧縮応力Ｆ10の和となる。こ
の場合の応力Ｆ9 ，Ｆ10は第５の実施例で述べた理由に
より第２の実施例における応力Ｆ9 ，Ｆ10よりも大きな
ものとなり、この分ゲート電極３０の端部への応力集中
が強まる。従って本実施例ではさらに高密度のピエゾ電
荷を発生させることができ、その結果、表面空乏層厚を
より低減することが可能となる。
ート電極３０の端部に集中する応力は、ＷＳｉゲート電
極３０の圧縮応力とＳｉＯ膜１４の圧縮応力の合力Ｆ３
１，ＳｉＯ膜よりなるサイドウォール９ｂの引っ張り応
力Ｆ9 ，ＳｉＯＮ膜１０の圧縮応力Ｆ10の和となる。こ
の場合の応力Ｆ9 ，Ｆ10は第５の実施例で述べた理由に
より第２の実施例における応力Ｆ9 ，Ｆ10よりも大きな
ものとなり、この分ゲート電極３０の端部への応力集中
が強まる。従って本実施例ではさらに高密度のピエゾ電
荷を発生させることができ、その結果、表面空乏層厚を
より低減することが可能となる。
【００６６】実施例７．次に本発明の第７の実施例によ
る電界効果トランジスタ及びその製造方法について説明
する。これまでの実施例ではプレーナ型電界効果トラン
ジスタについて説明したが、ここではリセス型電界効果
トランジスタを例として説明する。図１２において、１
５はｎ−ＧａＡｓ層、１７ａはリセス側壁に形成された
圧縮応力を有するＳｉＯＮ膜よりなるサイドウォール、
１３は１Ｅ１９dyne／cm2 以下の低ストレスを有するＳ
ｉＯＮ膜である。
る電界効果トランジスタ及びその製造方法について説明
する。これまでの実施例ではプレーナ型電界効果トラン
ジスタについて説明したが、ここではリセス型電界効果
トランジスタを例として説明する。図１２において、１
５はｎ−ＧａＡｓ層、１７ａはリセス側壁に形成された
圧縮応力を有するＳｉＯＮ膜よりなるサイドウォール、
１３は１Ｅ１９dyne／cm2 以下の低ストレスを有するＳ
ｉＯＮ膜である。
【００６７】次に製造方法について説明する。図１３
(a) にいたるまでの製造工程は、図２２(a) 〜(d) に示
した従来のリセス型電界効果トランジスタの製造方法と
同様でありここでは、それ以降の工程についてのみ説明
する。図２２(d) に示すような電界効果トランジスタを
形成したのち、図１３(a) に示すように、圧縮応力を有
するＳｉＯＮ膜１７をプラズマＣＶＤ法で堆積する。
(a) にいたるまでの製造工程は、図２２(a) 〜(d) に示
した従来のリセス型電界効果トランジスタの製造方法と
同様でありここでは、それ以降の工程についてのみ説明
する。図２２(d) に示すような電界効果トランジスタを
形成したのち、図１３(a) に示すように、圧縮応力を有
するＳｉＯＮ膜１７をプラズマＣＶＤ法で堆積する。
【００６８】次に図１３(b) に示すように（ＣＨＦ3 ＋
Ｏ2 ）の混合ガスを用いた反応性イオンエッチングにて
ＳｉＯＮ膜１７を異方性エッチングすることでリセス側
壁にサイドウォール１７ａを形成する。なおこの場合に
はプレーナ型電界効果トランジスタと異なり、蒸着／リ
フトオフで形成したゲート電極１６は図１２に示すよう
に台形形状になるため、ゲート側壁にはサイドウォール
は形成されない。最後に１Ｅ１９dyne／cm2 以下の低ス
トレスを有するＳｉＯＮ膜をプラズマＣＶＤ法にて全面
堆積することで図１２に示した構造の電界効果トランジ
スタを得る。
Ｏ2 ）の混合ガスを用いた反応性イオンエッチングにて
ＳｉＯＮ膜１７を異方性エッチングすることでリセス側
壁にサイドウォール１７ａを形成する。なおこの場合に
はプレーナ型電界効果トランジスタと異なり、蒸着／リ
フトオフで形成したゲート電極１６は図１２に示すよう
に台形形状になるため、ゲート側壁にはサイドウォール
は形成されない。最後に１Ｅ１９dyne／cm2 以下の低ス
トレスを有するＳｉＯＮ膜をプラズマＣＶＤ法にて全面
堆積することで図１２に示した構造の電界効果トランジ
スタを得る。
【００６９】次に作用効果について説明する。リセス側
壁に圧縮応力を有するサイドウォール１７ａを設けるこ
とで、図１２に示すようにゲート電極１６の横のＧａＡ
ｓ基板１５中に正のピエソ電荷を発生させることがで
き、その結果、表面空乏層厚を低減することが可能とな
る。
壁に圧縮応力を有するサイドウォール１７ａを設けるこ
とで、図１２に示すようにゲート電極１６の横のＧａＡ
ｓ基板１５中に正のピエソ電荷を発生させることがで
き、その結果、表面空乏層厚を低減することが可能とな
る。
【００７０】実施例８．次に本発明の第８の実施例によ
る電界効果トランジスタ及びその製造方法について説明
する。これまでの実施例ではゲート電極の横の基板中に
高密度の正のピエゾ電荷を発生させて実効的なドナー密
度を向上させることにより表面空乏層厚を減少させるよ
うにしたが、この実施例ではトランジスタＯＦＦ状態で
のピンチオフポイントから高濃度ｎ−ＧａＡｓ層までの
間の空乏層がショッキ障壁の制御下となるようにするこ
とで表面空乏層によるチャネル狭窄を抑制するようにし
たものである。
る電界効果トランジスタ及びその製造方法について説明
する。これまでの実施例ではゲート電極の横の基板中に
高密度の正のピエゾ電荷を発生させて実効的なドナー密
度を向上させることにより表面空乏層厚を減少させるよ
うにしたが、この実施例ではトランジスタＯＦＦ状態で
のピンチオフポイントから高濃度ｎ−ＧａＡｓ層までの
間の空乏層がショッキ障壁の制御下となるようにするこ
とで表面空乏層によるチャネル狭窄を抑制するようにし
たものである。
【００７１】すなわち図１４に示すように、高濃度ｎ
ＧａＡｓ層５０が基板厚方向に深くなるにつれてゲート
電極３に近づくように形成されている。
ＧａＡｓ層５０が基板厚方向に深くなるにつれてゲート
電極３に近づくように形成されている。
【００７２】次に製造方法について説明する。まず、図
１５(a) に示すように、半絶縁性ＧａＡｓ基板１上にイ
オン注入法によりｎ−ＧａＡｓ層（活性層）２を形成し
たのち、図１５(b) に示すように、ＷＳｉをスパッタ法
にてウエハ全面に堆積した後、パターニングされたフォ
トレジストをマスクとして反応性イオンエッチングにて
ＷＳｉを加工しＷＳｉゲート３を形成する。
１５(a) に示すように、半絶縁性ＧａＡｓ基板１上にイ
オン注入法によりｎ−ＧａＡｓ層（活性層）２を形成し
たのち、図１５(b) に示すように、ＷＳｉをスパッタ法
にてウエハ全面に堆積した後、パターニングされたフォ
トレジストをマスクとして反応性イオンエッチングにて
ＷＳｉを加工しＷＳｉゲート３を形成する。
【００７３】その後、図１５(c) に示すように、イオン
注入時の注入ポイントを調整するために例えば約２００
オングストロームのＳｉＮ膜２０を堆積したのち、ＷＳ
ｉゲート電極３をマスクにしてＳｉを５０ＫｅＶ，１Ｅ
１２cm-2の条件で９０度の角度でイオン注入することで
低濃度ｎ−ＧａＡｓ層４を形成する。
注入時の注入ポイントを調整するために例えば約２００
オングストロームのＳｉＮ膜２０を堆積したのち、ＷＳ
ｉゲート電極３をマスクにしてＳｉを５０ＫｅＶ，１Ｅ
１２cm-2の条件で９０度の角度でイオン注入することで
低濃度ｎ−ＧａＡｓ層４を形成する。
【００７４】更に、図１５(d) に示すように、ＳｉＯ膜
３９をウェハ全面に堆積したのち、（ＣＨＦ3 ＋Ｏ2 ）
の混合ガスを用いた反応性イオンエッチングにて、上記
ＳｉＯ膜３９を異方性エッチングすることにより、ＷＳ
ｉゲート電極３の側壁にＳｉＯ膜より成る額縁いわゆる
サイドウォール９を形成する。次いで上記サイドウォー
ル９とＷＳｉゲート電極３をマスクとして、Ｓｉ+ を６
０ＫｅＶ，１．５Ｅ１３cm-2の条件で６０度の角度で左
右から斜めイオン注入した後（図１５(e) 参照）、サイ
ドウォール９をＢＨＦにて除去し、引き続いて８００
℃、３０分のアニールを行ない高濃度ｎ−ＧａＡｓ層５
０を形成する。上述したように、サイドウォール９は８
００℃の熱処理でＧａＡｓ基板と反応してＦＥＴ特性を
劣化させるため、アニール前に必ず除去する必要があ
る。その後、蒸着／リフトオフ法にてＡｕＧｅ／Ｎｉ／
Ａｕより成るソース電極６，ドレイン電極７を形成する
（図１５(f) ）。
３９をウェハ全面に堆積したのち、（ＣＨＦ3 ＋Ｏ2 ）
の混合ガスを用いた反応性イオンエッチングにて、上記
ＳｉＯ膜３９を異方性エッチングすることにより、ＷＳ
ｉゲート電極３の側壁にＳｉＯ膜より成る額縁いわゆる
サイドウォール９を形成する。次いで上記サイドウォー
ル９とＷＳｉゲート電極３をマスクとして、Ｓｉ+ を６
０ＫｅＶ，１．５Ｅ１３cm-2の条件で６０度の角度で左
右から斜めイオン注入した後（図１５(e) 参照）、サイ
ドウォール９をＢＨＦにて除去し、引き続いて８００
℃、３０分のアニールを行ない高濃度ｎ−ＧａＡｓ層５
０を形成する。上述したように、サイドウォール９は８
００℃の熱処理でＧａＡｓ基板と反応してＦＥＴ特性を
劣化させるため、アニール前に必ず除去する必要があ
る。その後、蒸着／リフトオフ法にてＡｕＧｅ／Ｎｉ／
Ａｕより成るソース電極６，ドレイン電極７を形成する
（図１５(f) ）。
【００７５】そして最後にパッシベーション膜としてＳ
ｉＮ膜２１を全面堆積し、図１５(g) に示すようなプレ
ーナ型ＧａＡｓ電界効果トランジスタを得る。
ｉＮ膜２１を全面堆積し、図１５(g) に示すようなプレ
ーナ型ＧａＡｓ電界効果トランジスタを得る。
【００７６】次に作用効果について説明する。本実施例
では、斜めイオン注入によって高濃度ｎ−ＧａＡｓ層５
０を形成するようにしたから、ピンチオフポイントから
高濃度ｎ−ＧａＡｓ層５０までに存在する空乏層はゲー
ト電極３のショットキ障壁下方に位置するようになり、
ショットキ障壁の影響を受けやくなり、表面空乏層によ
るチャネル狭窄の影響を低減することができる。
では、斜めイオン注入によって高濃度ｎ−ＧａＡｓ層５
０を形成するようにしたから、ピンチオフポイントから
高濃度ｎ−ＧａＡｓ層５０までに存在する空乏層はゲー
ト電極３のショットキ障壁下方に位置するようになり、
ショットキ障壁の影響を受けやくなり、表面空乏層によ
るチャネル狭窄の影響を低減することができる。
【００７７】実施例９．次に本発明の第９の実施例によ
る電界効果トランジスタ及びその製造方法について説明
する。この実施例では低濃度ｎ−ＧａＡｓ層も斜めイオ
ン注入によって形成するようにしたものであり、図１６
に示すように、ゲート電極３下方にその先端部分がゲー
ト電極とオーバラップするように低濃度ｎ−ＧａＡｓ層
４０が形成されている。
る電界効果トランジスタ及びその製造方法について説明
する。この実施例では低濃度ｎ−ＧａＡｓ層も斜めイオ
ン注入によって形成するようにしたものであり、図１６
に示すように、ゲート電極３下方にその先端部分がゲー
ト電極とオーバラップするように低濃度ｎ−ＧａＡｓ層
４０が形成されている。
【００７８】次に製造方法について説明する。本実施例
の製造方法は上記第８の実施例に準処するが、図１５
(c) の工程において、本実施例では図１７(c) に示すよ
うに、ＷＳｉゲート電極３をマスクとして、Ｓｉ+ を５
０ＫｅＶ，１Ｅ１２cm-2の条件で６０度の角度で左右か
ら斜めイオン注入することで、ゲート電極３下方にその
一部がオーバラップする低濃度ｎ−ＧａＡｓ層４０を形
成する点が異なる。
の製造方法は上記第８の実施例に準処するが、図１５
(c) の工程において、本実施例では図１７(c) に示すよ
うに、ＷＳｉゲート電極３をマスクとして、Ｓｉ+ を５
０ＫｅＶ，１Ｅ１２cm-2の条件で６０度の角度で左右か
ら斜めイオン注入することで、ゲート電極３下方にその
一部がオーバラップする低濃度ｎ−ＧａＡｓ層４０を形
成する点が異なる。
【００７９】次に作用効果について説明する。本実施例
では、斜めイオン注入によって低濃度ｎ−ＧａＡｓ層４
０並びに高濃度ｎ−ＧａＡｓ層５０を形成するようにし
たから、よりピンチオフポイントがドレイン電極７端か
らソース電極６寄りになり、トランジスタＯＦＦ状態か
らＯＮ状態に変化した際の表面空乏層厚の変化のゲート
電極下の空乏層厚の変化に対する追従性が一層向上す
る。
では、斜めイオン注入によって低濃度ｎ−ＧａＡｓ層４
０並びに高濃度ｎ−ＧａＡｓ層５０を形成するようにし
たから、よりピンチオフポイントがドレイン電極７端か
らソース電極６寄りになり、トランジスタＯＦＦ状態か
らＯＮ状態に変化した際の表面空乏層厚の変化のゲート
電極下の空乏層厚の変化に対する追従性が一層向上す
る。
【００８０】実施例１０．次に本発明の第１０の実施例
による電界効果トランジスタ及びその製造方法について
説明する。上記第９の実施例では、チャネルの狭窄をソ
ース，ドレイン両側で抑制しようとした場合について述
べたが、この場合、ソース側での低濃度ｎ−ＧａＡｓ層
のゲート電極下へのオーバラップがゲート・ソース間容
量の増大につながるという問題が生じる。この実施例で
は図１８に示すように、斜めイオン注入時に、ソース電
極６側からの注入角度，量を減らすことでソース電極６
側の低濃度ｎ−ＧａＡｓ層４０ａのゲート電極３下への
オーバラップをドレイン電極８側の低濃度ｎ−ＧａＡｓ
層４０のオーバラップ量に比較して抑制するようにした
ものであり、これにより容易にソース・ゲート間容量を
低減することが可能となる。
による電界効果トランジスタ及びその製造方法について
説明する。上記第９の実施例では、チャネルの狭窄をソ
ース，ドレイン両側で抑制しようとした場合について述
べたが、この場合、ソース側での低濃度ｎ−ＧａＡｓ層
のゲート電極下へのオーバラップがゲート・ソース間容
量の増大につながるという問題が生じる。この実施例で
は図１８に示すように、斜めイオン注入時に、ソース電
極６側からの注入角度，量を減らすことでソース電極６
側の低濃度ｎ−ＧａＡｓ層４０ａのゲート電極３下への
オーバラップをドレイン電極８側の低濃度ｎ−ＧａＡｓ
層４０のオーバラップ量に比較して抑制するようにした
ものであり、これにより容易にソース・ゲート間容量を
低減することが可能となる。
【００８１】なお上記各実施例では、ゲート方向が〔０
／１／１〕の場合について説明したが、ゲート方向が
〔０／１１〕の場合には、すべての実施例で述べる応力
の方向を反対とし、圧縮応力を引っ張り応力に、引っ張
り応力を圧縮応力とすることで同様の効果を奏すること
ができる。
／１／１〕の場合について説明したが、ゲート方向が
〔０／１１〕の場合には、すべての実施例で述べる応力
の方向を反対とし、圧縮応力を引っ張り応力に、引っ張
り応力を圧縮応力とすることで同様の効果を奏すること
ができる。
【００８２】
【発明の効果】以上のように、この発明によれば、電界
効果トランジスタのゲート電極とオーミック電極との間
の化合物半導体基板表面上に応力が集中しているため、
ゲート電極横の基板中に正のピエゾ電荷が発生し、これ
により実効的なドナー密度が増大して表面空乏層厚が減
少することとなり、表面空乏層によるチャネル狭窄を抑
制でき、ドレイン電流の立上り遅延を抑制した高性能な
電界効果トランジスタが得られる効果がある。
効果トランジスタのゲート電極とオーミック電極との間
の化合物半導体基板表面上に応力が集中しているため、
ゲート電極横の基板中に正のピエゾ電荷が発生し、これ
により実効的なドナー密度が増大して表面空乏層厚が減
少することとなり、表面空乏層によるチャネル狭窄を抑
制でき、ドレイン電流の立上り遅延を抑制した高性能な
電界効果トランジスタが得られる効果がある。
【００８３】またリセス側壁に設けたサイドウォールに
よって、ゲート電極近傍の基板中に正のピエゾ電荷が発
生させられるので、リセス構造を有する電界効果トラン
ジスタにおいても実効的なドナー密度が増大して表面空
乏層厚が減少することとなり、表面空乏層によるチャネ
ル狭窄を抑制でき、ドレイン電流の立上り遅延を抑制し
た高性能な電界効果トランジスタが得られる効果があ
る。
よって、ゲート電極近傍の基板中に正のピエゾ電荷が発
生させられるので、リセス構造を有する電界効果トラン
ジスタにおいても実効的なドナー密度が増大して表面空
乏層厚が減少することとなり、表面空乏層によるチャネ
ル狭窄を抑制でき、ドレイン電流の立上り遅延を抑制し
た高性能な電界効果トランジスタが得られる効果があ
る。
【００８４】また基板厚方向に深くなるにつれてゲート
電極側に近づき、該ゲート電極とのオーバラップ量が増
大する形状の高濃度不純物領域を形成することにより、
トランジスタオフ状態でのピンチオフポイントから高濃
度不純物領域までに存在する空乏層はゲート電極下方の
ショットキ障壁の制御下となるため、表面空乏層による
チャネル狭窄の影響を抑制でき、その結果、ドレイン電
流の立上り遅延を抑制することができる効果がある。
電極側に近づき、該ゲート電極とのオーバラップ量が増
大する形状の高濃度不純物領域を形成することにより、
トランジスタオフ状態でのピンチオフポイントから高濃
度不純物領域までに存在する空乏層はゲート電極下方の
ショットキ障壁の制御下となるため、表面空乏層による
チャネル狭窄の影響を抑制でき、その結果、ドレイン電
流の立上り遅延を抑制することができる効果がある。
【００８５】さらに、上記プレーナ型及びリセス型電界
効果トランジスタにおいて上記正のピエゾ電荷を発生さ
せるための応力を発生させるための処理を、トランジス
タ形成後に行うようにしているため電荷効果トランジス
タ形成時の熱処理による各絶縁膜／基板界面間の熱スト
レスの緩和を防止でき、再現性よく上記応力制御を行う
ことができる効果がある。
効果トランジスタにおいて上記正のピエゾ電荷を発生さ
せるための応力を発生させるための処理を、トランジス
タ形成後に行うようにしているため電荷効果トランジス
タ形成時の熱処理による各絶縁膜／基板界面間の熱スト
レスの緩和を防止でき、再現性よく上記応力制御を行う
ことができる効果がある。
【図１】この発明の第１の実施例によるプレーナ型の電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
【図２】この発明の第２の実施例によるプレーナ型の電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
【図３】上記プレーナ型の電界効果トランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図４】この発明の第３の実施例によるプレーナ型の電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
【図５】上記プレーナ型の電界効果トランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図６】この発明の第４の実施例によるプレーナ型の電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
【図７】上記プレーナ型の電界効果トランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図８】この発明の第５の実施例によるプレーナ型の電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
【図９】上記プレーナ型の電界効果トランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１０】この発明の第６の実施例によるプレーナ型の
電界効果トランジスタを示す断面図である。
電界効果トランジスタを示す断面図である。
【図１１】上記プレーナ型の電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１２】この発明の第７の実施例によるリセス型の電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
【図１３】上記リセス型の電界効果トランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１４】この発明の第８の実施例によるプレーナ型の
電界効果トランジスタを示す断面図である。
電界効果トランジスタを示す断面図である。
【図１５】上記プレーナ型の電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１６】この発明の第９の実施例によるプレーナ型の
電界効果トランジスタを示す断面図である。
電界効果トランジスタを示す断面図である。
【図１７】上記プレーナ型の電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１８】この発明の第１０の実施例によるプレーナ型
の電界効果トランジスタを示す断面図である。
の電界効果トランジスタを示す断面図である。
【図１９】従来のプレーナ型の電界効果トランジスタを
示す断面図である。
示す断面図である。
【図２０】従来のプレーナ型の電界効果トランジスタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２１】従来のリセス型の電界効果トランジスタを示
す断面図である。
す断面図である。
【図２２】従来のリセス型の電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図２３】パルスゲート電圧に対するドレイン電流の過
渡応答遅延を示す信号波形図である。
渡応答遅延を示す信号波形図である。
【図２４】リセス型の電界効果トランジスタにおけるパ
ルスゲート電圧に対するドレイン電流の過渡応答遅延の
メカニズムを示す概略図である。
ルスゲート電圧に対するドレイン電流の過渡応答遅延の
メカニズムを示す概略図である。
【図２５】プレーナ型の電界効果トランジスタにおける
パルスゲート電圧に対するドレイン電流の過渡応答遅延
のメカニズムを示す概略図である。
パルスゲート電圧に対するドレイン電流の過渡応答遅延
のメカニズムを示す概略図である。
１ （１００）ＧａＡｓ基板 ２ 活性層（ｎ−ＧａＡｓ層） ３ ＷＳｉゲート電極 ３０ ゲート電極 ４ 低濃度ｎ−ＧａＡｓ層 ４０ 低濃度ｎ−ＧａＡｓ層 ５ 高濃度ｎ−ＧａＡｓ層 ５０ 高濃度ｎ−ＧａＡｓ層 ６ ソース電極 ７ ドレイン電極 ８ 引っ張り応力を有するＳｉＯＮ膜 ９ サイドウォール ９ａ 引っ張り応力を有するＳｉＯ膜 ９ｂ 引っ張り応力を有するＳｉＯ膜 １０ 圧縮応力ｏ有するＳｉＯＮ膜 １１ 圧縮応力を有するＳｉＮ膜 １１ａ 圧縮応力を有するＳｉＮ膜 １２ 圧縮応力を有するＳｉＮ膜 １２ａ 圧縮応力を有するＳｉＮ膜 １３ 低ストレスを有するＳｉＯＮ膜 １４ 圧縮応力を有するＳｉＯＮ膜 １５ ｎ−ＧａＡｓ層 １６ Ｔｉ／Ｐｔ／Ａｕゲート電極 １７ 圧縮応力を有するＳｉＯＮ膜 １７ａ 圧縮応力を有するサイドウォール １８ 引っ張り応力を有するＳｉＯＮ膜 １９ 引っ張り応力を有するＳｉＯ膜 ２０ ＳｉＮ膜 ２１ ＳｉＮ膜 ２２ 引っ張り応力を有するＳｉＯ膜 ２３ ホトレジスト ２４ 絶縁膜 ３９ ＳｉＯ膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】図１９，図２１は従来の代表的な２つのタ
イプの電界効果トランジスタを示す断面側面図で、図１
９はプレーナ型電界効果トランジスタ、図２１はリセス
型電界効果トランジスタである。図中、１は（１００）
ＧａＡｓ基板、２，１５はＧａＡｓ基板１表面に形成さ
れたｎ−ＧａＡｓ層（活性層）、３はＷＳｉよりなるゲ
ート電極、４はゲート電極３近傍の活性層２に形成され
たｎ−ＧａＡｓチャネル層と高濃度ドーピング層の中間
のドーピング濃度層である中間濃度ドーピング層、５は
後述するソース・ドレイン電極をオーミック接触させる
ために活性層２に形成された高濃度ｎ−ＧａＡｓ層、１
６はＴｉ／Ｐｔ／Ａｕよりなるゲート電極、６，７はそ
れぞれＡｕＧｅ／Ｎｉ／Ａｕよりなるソース及びドレイ
ン電極、２１はＳｉＯＮ，ＳｉＯ，ＳｉＮ等で形成され
たパッシベーションとなる絶縁膜、２４は絶縁膜であ
る。また、図２０，図２２はそれぞれ上記２つのタイプ
の電界効果トランジスタの製造工程を示す断面側面図で
ある。
イプの電界効果トランジスタを示す断面側面図で、図１
９はプレーナ型電界効果トランジスタ、図２１はリセス
型電界効果トランジスタである。図中、１は（１００）
ＧａＡｓ基板、２，１５はＧａＡｓ基板１表面に形成さ
れたｎ−ＧａＡｓ層（活性層）、３はＷＳｉよりなるゲ
ート電極、４はゲート電極３近傍の活性層２に形成され
たｎ−ＧａＡｓチャネル層と高濃度ドーピング層の中間
のドーピング濃度層である中間濃度ドーピング層、５は
後述するソース・ドレイン電極をオーミック接触させる
ために活性層２に形成された高濃度ｎ−ＧａＡｓ層、１
６はＴｉ／Ｐｔ／Ａｕよりなるゲート電極、６，７はそ
れぞれＡｕＧｅ／Ｎｉ／Ａｕよりなるソース及びドレイ
ン電極、２１はＳｉＯＮ，ＳｉＯ，ＳｉＮ等で形成され
たパッシベーションとなる絶縁膜、２４は絶縁膜であ
る。また、図２０，図２２はそれぞれ上記２つのタイプ
の電界効果トランジスタの製造工程を示す断面側面図で
ある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】その後、図２０(c) に示すように、ＷＳｉ
ゲート３をマスクにして、Ｓｉ+ を５０ＫｅＶ，２Ｅ１
２cm-2の条件でイオン注入することで中間濃度ドーピン
グ層４を形成する。
ゲート３をマスクにして、Ｓｉ+ を５０ＫｅＶ，２Ｅ１
２cm-2の条件でイオン注入することで中間濃度ドーピン
グ層４を形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】従来の電界効果トランジスタでは図２３に
示すように、ゲート電極に、チャネルがＯＮ／ＯＦＦさ
れる振幅で数μｓｅｃ〜数ｍｓｅｃの幅をもったパスル
電圧が印加された場合に、パルス立下り時（チャネルＯ
ＮからＯＦＦ）にはゲート電圧に対するドレイン電流の
遅れはないが、パルス立上り時（ゲートＯＦＦからＯＮ
時）にドイレン電流に遅延が生じる場合がある。この遅
延メカニズムについては様々な議論があり明確な説明は
なされていないが、“Modeling the Effects of Surfac
e States on DLTS Spectra of GaAs MESFET'S (IEEE TR
ANSACTIONS ONELECTRON DEVICES, VOL.37, NO.5, p.123
5(1990)) ”や“表面準位を考慮したＧａＡｓ ＭＥＳ
ＦＥＴゲートラグのシミュレーション（電子情報通信学
会技術研究報告，ＥＤ91−142 P.25 (1992) ）”に示さ
れるようにオーミック電極−ゲート電極間のＧａＡｓ表
面に局在する表面準位の電子の捕獲，放出に伴う表面欠
乏層の変化が最も有力な要因の１つと考えられる。以下
この遅延メカニズムの概要を図２４に従って説明する。
なおこの図では便宜上ドレイン電圧Ｖｄｓ＝５Ｖ，ゲー
ト電圧を、−５Ｖのオフ電圧，０Ｖのオン電圧条件で動
作させた場合を示している。
示すように、ゲート電極に、チャネルがＯＮ／ＯＦＦさ
れる振幅で数μｓｅｃ〜数ｍｓｅｃの幅をもったパスル
電圧が印加された場合に、パルス立下り時（チャネルＯ
ＮからＯＦＦ）にはゲート電圧に対するドレイン電流の
遅れはないが、パルス立上り時（ゲートＯＦＦからＯＮ
時）にドイレン電流に遅延が生じる場合がある。この遅
延メカニズムについては様々な議論があり明確な説明は
なされていないが、“Modeling the Effects of Surfac
e States on DLTS Spectra of GaAs MESFET'S (IEEE TR
ANSACTIONS ONELECTRON DEVICES, VOL.37, NO.5, p.123
5(1990)) ”や“表面準位を考慮したＧａＡｓ ＭＥＳ
ＦＥＴゲートラグのシミュレーション（電子情報通信学
会技術研究報告，ＥＤ91−142 P.25 (1992) ）”に示さ
れるようにオーミック電極−ゲート電極間のＧａＡｓ表
面に局在する表面準位の電子の捕獲，放出に伴う表面欠
乏層の変化が最も有力な要因の１つと考えられる。以下
この遅延メカニズムの概要を図２４に従って説明する。
なおこの図では便宜上ドレイン電圧Ｖｄｓ＝５Ｖ，ゲー
ト電圧を、−５Ｖのオフ電圧，０Ｖのオン電圧条件で動
作させた場合を示している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】上記の方法については２段リセス構造
（“GATE SLOW TRANSIENTS IN GaAs MESFETs−CAUSES,
CURES, AND IMPACT ON CIRCUITS ”, IEEE IEDM p.842
1988）、チャネル上層にｉ−ＧａＡｓ層を配した構造
（“Step−Recessed Gate Structure with an Undoped
Surface Layer for Microwave and Milimeter - Wave H
igh Power, High Efficiency GaAs MESFETs ”，IEICE
Transactions, Vol.E74, No.12, 4141(1991)）等が考案
されているが、いずれも構造が複雑でまた製造工程も容
易でない。また、プレーナ型電界効果トランジスタで
は、立上り遅延に対する有効な手段は報告されていな
い。
（“GATE SLOW TRANSIENTS IN GaAs MESFETs−CAUSES,
CURES, AND IMPACT ON CIRCUITS ”, IEEE IEDM p.842
1988）、チャネル上層にｉ−ＧａＡｓ層を配した構造
（“Step−Recessed Gate Structure with an Undoped
Surface Layer for Microwave and Milimeter - Wave H
igh Power, High Efficiency GaAs MESFETs ”，IEICE
Transactions, Vol.E74, No.12, 4141(1991)）等が考案
されているが、いずれも構造が複雑でまた製造工程も容
易でない。また、プレーナ型電界効果トランジスタで
は、立上り遅延に対する有効な手段は報告されていな
い。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】しかしながら前者の表面準位密度の低減に
ついて、硫化アンモニウム処理等の表面処理を行うこと
が提案されているが、後工程での熱的な安定性に欠ける
などの問題点があり、またドレイン電流遅延に対する効
果についても明確でない。
ついて、硫化アンモニウム処理等の表面処理を行うこと
が提案されているが、後工程での熱的な安定性に欠ける
などの問題点があり、またドレイン電流遅延に対する効
果についても明確でない。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】また後者のゲート−ソース・ドレイン間の
ＧａＡｓ表面近傍のドナー密度の増大により表面空乏層
厚を抑制する方法であるが、この場合には以下のような
問題が生じる。即ちまずリセス型電界効果トランジスタ
ではイオン注入もしくはエピ成長法によりｎ−ＧａＡｓ
層を形成したのちリセスエッチングを行って所望の活性
層厚に調整したのち、ゲート電極を形成するために図２
１に示すようにゲート電極下とゲート電極−ソース・ド
レイン電極間の基板中のドナー密度は同じとなる。従っ
てチャネルのドナー密度はトランジスタの用途により決
定されるため、ドナー密度の低いものほどドレイン電流
の立上り遅延が大きくなるという問題点があった。
ＧａＡｓ表面近傍のドナー密度の増大により表面空乏層
厚を抑制する方法であるが、この場合には以下のような
問題が生じる。即ちまずリセス型電界効果トランジスタ
ではイオン注入もしくはエピ成長法によりｎ−ＧａＡｓ
層を形成したのちリセスエッチングを行って所望の活性
層厚に調整したのち、ゲート電極を形成するために図２
１に示すようにゲート電極下とゲート電極−ソース・ド
レイン電極間の基板中のドナー密度は同じとなる。従っ
てチャネルのドナー密度はトランジスタの用途により決
定されるため、ドナー密度の低いものほどドレイン電流
の立上り遅延が大きくなるという問題点があった。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】またプレーナ型電界効果トランジスタでは
短チャネル効果を抑制するために、図１９に示すよう
に、活性層と高濃度ｎ−ＧａＡｓ層間に活性層よりもド
ナー密度の高いｎ−ＧａＡｓ層を設けているが、この密
度は短チャネル効果，ゲート耐圧，ソース抵抗から最適
化されており、ドレイン電流の立上り遅延を抑制するの
を主たる目的としてこのｎ−ＧａＡｓ層のドナー密度を
増大することはできない。
短チャネル効果を抑制するために、図１９に示すよう
に、活性層と高濃度ｎ−ＧａＡｓ層間に活性層よりもド
ナー密度の高いｎ−ＧａＡｓ層を設けているが、この密
度は短チャネル効果，ゲート耐圧，ソース抵抗から最適
化されており、ドレイン電流の立上り遅延を抑制するの
を主たる目的としてこのｎ−ＧａＡｓ層のドナー密度を
増大することはできない。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】製造方法については、基本的に図２０で示
した従来の電界効果トランジスタの場合と同一である
が、ＷＳｉゲート電極形成時のガス圧力，印加パワー等
のスパッタ条件及びプラズマＣＶＤ法によるＳｉＯＮの
成膜条件を最適化することで上記のような応力をもたら
せるようにした点が異なる。具体的にはスパッタ時のガ
ス圧力を低下させることにより基板１に対して圧縮応力
を有するゲート電極を形成することができる。なお本発
明における以下のすべての実施例では、紙面に垂直なゲ
ート方向を〔０／１／１〕とし、断面には（０１１）面
が露呈しているものとする。
した従来の電界効果トランジスタの場合と同一である
が、ＷＳｉゲート電極形成時のガス圧力，印加パワー等
のスパッタ条件及びプラズマＣＶＤ法によるＳｉＯＮの
成膜条件を最適化することで上記のような応力をもたら
せるようにした点が異なる。具体的にはスパッタ時のガ
ス圧力を低下させることにより基板１に対して圧縮応力
を有するゲート電極を形成することができる。なお本発
明における以下のすべての実施例では、紙面に垂直なゲ
ート方向を〔０／１／１〕とし、断面には（０１１）面
が露呈しているものとする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】次に作用効果について説明する。ＷＳｉゲ
ート電極３０及びＳｉＯＮ８の応力を図１に示すように
設定した場合、ゲート電極３０の端部に集中する応力の
総和は（Ｆ3 ＋Ｆ8 ）と強め合い、また方向はゲート電
極３０からオーミック電極（６，７）に向かう方向とな
る。このような応力が印加された場合、一般に知られて
いるように、図１に示すような応力集中箇所であるゲー
ト電極３０端部の近傍に高密度の電荷密度分布をもつピ
エゾ電荷が発生し、ゲート電極３０端横には正電荷のピ
エゾ電荷が発生する。例えば（Ｆ3 ＋Ｆ8 ）の合成応力
が３Ｅ５dyne／cmの場合には、ゲート電極３０の横の中
間濃度ドーピング層４領域内に５Ｅ１７個cm-3以上の正
のピエゾ電荷が発生する。この電荷密度は中間濃度ドー
ピング層４形成時のイオン注入条件（Ｓｉ+ を５０Ｋｅ
Ｖ，２Ｅ１２cm-2）でのドナー密度の最大値とほぼ等価
となることから、該領域の表面空乏層厚はピエゾ電荷が
発生していない場合に比べ約０．７倍以下となり、この
ため表面空乏層によるチャネル狭窄が低減されドレイン
電流の立上り遅延を抑制することができる。なお図中の
数字はゲート電極３０の近傍に発生する電荷量を規格化
した数値を表し、マイナス（−）の付くものは負のピエ
ゾ電荷であることを示し、さらにゲート長１．０μｍ，
ゲート膜厚３０００オングストローム，ストレス６Ｅ９
dyne／cm2 の時のものとする。
ート電極３０及びＳｉＯＮ８の応力を図１に示すように
設定した場合、ゲート電極３０の端部に集中する応力の
総和は（Ｆ3 ＋Ｆ8 ）と強め合い、また方向はゲート電
極３０からオーミック電極（６，７）に向かう方向とな
る。このような応力が印加された場合、一般に知られて
いるように、図１に示すような応力集中箇所であるゲー
ト電極３０端部の近傍に高密度の電荷密度分布をもつピ
エゾ電荷が発生し、ゲート電極３０端横には正電荷のピ
エゾ電荷が発生する。例えば（Ｆ3 ＋Ｆ8 ）の合成応力
が３Ｅ５dyne／cmの場合には、ゲート電極３０の横の中
間濃度ドーピング層４領域内に５Ｅ１７個cm-3以上の正
のピエゾ電荷が発生する。この電荷密度は中間濃度ドー
ピング層４形成時のイオン注入条件（Ｓｉ+ を５０Ｋｅ
Ｖ，２Ｅ１２cm-2）でのドナー密度の最大値とほぼ等価
となることから、該領域の表面空乏層厚はピエゾ電荷が
発生していない場合に比べ約０．７倍以下となり、この
ため表面空乏層によるチャネル狭窄が低減されドレイン
電流の立上り遅延を抑制することができる。なお図中の
数字はゲート電極３０の近傍に発生する電荷量を規格化
した数値を表し、マイナス（−）の付くものは負のピエ
ゾ電荷であることを示し、さらにゲート長１．０μｍ，
ゲート膜厚３０００オングストローム，ストレス６Ｅ９
dyne／cm2 の時のものとする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】本実施例では図２０(e) に示すように、プ
レーナ型電界効果トランジスタを形成したのち、図３
(a) に示すように、基板１に対して引っ張り応力を有す
るＳｉＯ膜１９をウエハ全面にプラズマＣＶＤ法により
堆積する。さらにＳｉＯ膜１９を（ＣＨＦ3 ＋Ｏ2 ）の
混合ガスを用いた反応性イオンエッチングにより異方性
エッチングしてＷＳｉゲート電極３０の横に引っ張り応
力を有するサイドウォール（ＳｉＯ膜）９ａを形成する
（図３(b) ）。最後に圧縮応力を有するＳｉＯＮ膜をト
ランジスタ上層に堆積することで、図２に示す本実施例
による電界効果トランジスタを得ることができる。
レーナ型電界効果トランジスタを形成したのち、図３
(a) に示すように、基板１に対して引っ張り応力を有す
るＳｉＯ膜１９をウエハ全面にプラズマＣＶＤ法により
堆積する。さらにＳｉＯ膜１９を（ＣＨＦ3 ＋Ｏ2 ）の
混合ガスを用いた反応性イオンエッチングにより異方性
エッチングしてＷＳｉゲート電極３０の横に引っ張り応
力を有するサイドウォール（ＳｉＯ膜）９ａを形成する
（図３(b) ）。最後に圧縮応力を有するＳｉＯＮ膜をト
ランジスタ上層に堆積することで、図２に示す本実施例
による電界効果トランジスタを得ることができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】図２０(d) に示す工程において、中間濃度
ドーピング層４形成時にマスクとして用いるサイドウォ
ールは、イオン注入後の８００℃のアニールによる膜ス
トレスの緩和、及びＧａＡｓ基板１とサイドウォール膜
間の反応等の問題があるため、一旦サイドウォールを除
去してトランジスタを形成した後に再度サイドウォール
９ａを形成することにより上述のような問題を回避する
ことができる。
ドーピング層４形成時にマスクとして用いるサイドウォ
ールは、イオン注入後の８００℃のアニールによる膜ス
トレスの緩和、及びＧａＡｓ基板１とサイドウォール膜
間の反応等の問題があるため、一旦サイドウォールを除
去してトランジスタを形成した後に再度サイドウォール
９ａを形成することにより上述のような問題を回避する
ことができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】次に本実施例の作用効果について説明す
る。ＷＳｉゲート電極３０の横のＧａＡｓ層中に発生す
るピエゾ電荷密度は、ゲート電極端に集中するＷＳｉゲ
ート電極３０の圧縮応力Ｆ3 ，及びサイドウォール９ａ
の引っ張り応力Ｆ9 の合成応力（Ｆ3 ＋Ｆ9 ）により発
生する正のピエゾ電荷密度と、サイドウォール９ａとＳ
ｉＯＮ膜１０の界面に集中する、サイドウォール９ａの
引っ張り応力Ｆ9 とＳｉＯＮ膜の圧縮応力Ｆ10の合成応
力（Ｆ9 ＋Ｆ10）により発生する正のピエゾ電荷密度の
和となる。またこのピエゾ電荷密度はＷＳｉゲート電極
３の端部と、サイドウォール９ａ／ＳｉＯＮ膜１０境界
の２つの応力集中点間の距離が短いほど高くなるが、サ
イドウォール９ａ／ＳｉＯＮ膜１０境界のＳｉＯＮ膜１
０下のＧａＡｓ基板中には逆に負のピエゾ電荷が発生し
て表面空乏層を拡張すう方向に働くため、サイドウォー
ル９ａの幅は中間濃度ドーピング層４の幅と同程度にす
るのが好ましい。この場合には負のピエゾ電荷は高濃度
ｎ−ＧａＡｓ層５領域内に発生することとなり表面空乏
層への影響はほとんどなくなる。
る。ＷＳｉゲート電極３０の横のＧａＡｓ層中に発生す
るピエゾ電荷密度は、ゲート電極端に集中するＷＳｉゲ
ート電極３０の圧縮応力Ｆ3 ，及びサイドウォール９ａ
の引っ張り応力Ｆ9 の合成応力（Ｆ3 ＋Ｆ9 ）により発
生する正のピエゾ電荷密度と、サイドウォール９ａとＳ
ｉＯＮ膜１０の界面に集中する、サイドウォール９ａの
引っ張り応力Ｆ9 とＳｉＯＮ膜の圧縮応力Ｆ10の合成応
力（Ｆ9 ＋Ｆ10）により発生する正のピエゾ電荷密度の
和となる。またこのピエゾ電荷密度はＷＳｉゲート電極
３の端部と、サイドウォール９ａ／ＳｉＯＮ膜１０境界
の２つの応力集中点間の距離が短いほど高くなるが、サ
イドウォール９ａ／ＳｉＯＮ膜１０境界のＳｉＯＮ膜１
０下のＧａＡｓ基板中には逆に負のピエゾ電荷が発生し
て表面空乏層を拡張すう方向に働くため、サイドウォー
ル９ａの幅は中間濃度ドーピング層４の幅と同程度にす
るのが好ましい。この場合には負のピエゾ電荷は高濃度
ｎ−ＧａＡｓ層５領域内に発生することとなり表面空乏
層への影響はほとんどなくなる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】また第１の実施例のように、ＷＳｉゲート
電極３０の横のＧａＡｓ層中に高密度の正のピエゾ電荷
を発生させた場合には、ＷＳｉゲート電極３０下の活性
層２内に負のピエゾ電荷が発生することとなり、この負
のピエゾ電荷がもう一方のゲート電極負側の応力により
発生する負のピエゾ電荷と重畳して活性層２中に高密度
の負のピエゾ電荷が発生し、ピンチオフ電圧，相互コン
ダクタンス等のトランジスタ性能を変化させる。またこ
の現象は２つの応力集中箇所の距離が短くなる短ゲート
長を有する電界効果トランジスタほど顕著になるといっ
た問題がある。しかしながら本実施例では、ＷＳｉゲー
ト電極３０の端部で生じる応力によりＷＳｉゲート電極
３０下の活性層２中に発生する負のピエゾ電荷が、サイ
ドウォール９ａ／ＳｉＯＮ膜１０境界で生じる応力によ
り該活性層に発生する正のピエゾ電荷により打ち消され
るため、トランジスタ特性への影響を低減できるという
利点がある。
電極３０の横のＧａＡｓ層中に高密度の正のピエゾ電荷
を発生させた場合には、ＷＳｉゲート電極３０下の活性
層２内に負のピエゾ電荷が発生することとなり、この負
のピエゾ電荷がもう一方のゲート電極負側の応力により
発生する負のピエゾ電荷と重畳して活性層２中に高密度
の負のピエゾ電荷が発生し、ピンチオフ電圧，相互コン
ダクタンス等のトランジスタ性能を変化させる。またこ
の現象は２つの応力集中箇所の距離が短くなる短ゲート
長を有する電界効果トランジスタほど顕著になるといっ
た問題がある。しかしながら本実施例では、ＷＳｉゲー
ト電極３０の端部で生じる応力によりＷＳｉゲート電極
３０下の活性層２中に発生する負のピエゾ電荷が、サイ
ドウォール９ａ／ＳｉＯＮ膜１０境界で生じる応力によ
り該活性層に発生する正のピエゾ電荷により打ち消され
るため、トランジスタ特性への影響を低減できるという
利点がある。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】このように本実施例によれば、第１のサイ
ドウォール９ａに隣接して圧縮応力を有する第２のサイ
ドウォール１１ａを形成するようにしたから、ＷＳｉゲ
ート電極３０の圧縮応力Ｆ3 ，サイドウォール９ａの引
っ張り応力Ｆ9 の合成応力（Ｆ3 ＋Ｆ9 ）により発生す
る正のピエゾ電荷密度と、第１のサイドウォール９ａと
第２のサイドウォール１１ａの界面に集中する、サイド
ウォール９ａの引っ張り応力Ｆ9 とＳｉＮ膜１１ａの圧
縮応力Ｆ11の合成応力（Ｆ9 ＋Ｆ11）により発生する正
のピエゾ電荷密度の和に相当する正のピエゾ電荷密度が
ＷＳｉゲート電極３０の横のＧａＡｓ層中に発生するこ
ととなる。このため、上記第２の実施例と同様に、約２
倍の密度を有するピエゾ電荷が発生し、第１の実施例に
比べて表面空乏層厚をより低減できる。また、ＷＳｉゲ
ート電極３０の端部で生じる応力によりＷＳｉゲート電
極３０下の活性層２中に発生する負のピエゾ電荷が、サ
イドウォール９ａ／ＳｉＯＮ膜１０境界で生じる応力に
より該活性層に発生する正のピエゾ電荷により打ち消さ
れるため、トランジスタ特性への影響を低減できる利点
がある。
ドウォール９ａに隣接して圧縮応力を有する第２のサイ
ドウォール１１ａを形成するようにしたから、ＷＳｉゲ
ート電極３０の圧縮応力Ｆ3 ，サイドウォール９ａの引
っ張り応力Ｆ9 の合成応力（Ｆ3 ＋Ｆ9 ）により発生す
る正のピエゾ電荷密度と、第１のサイドウォール９ａと
第２のサイドウォール１１ａの界面に集中する、サイド
ウォール９ａの引っ張り応力Ｆ9 とＳｉＮ膜１１ａの圧
縮応力Ｆ11の合成応力（Ｆ9 ＋Ｆ11）により発生する正
のピエゾ電荷密度の和に相当する正のピエゾ電荷密度が
ＷＳｉゲート電極３０の横のＧａＡｓ層中に発生するこ
ととなる。このため、上記第２の実施例と同様に、約２
倍の密度を有するピエゾ電荷が発生し、第１の実施例に
比べて表面空乏層厚をより低減できる。また、ＷＳｉゲ
ート電極３０の端部で生じる応力によりＷＳｉゲート電
極３０下の活性層２中に発生する負のピエゾ電荷が、サ
イドウォール９ａ／ＳｉＯＮ膜１０境界で生じる応力に
より該活性層に発生する正のピエゾ電荷により打ち消さ
れるため、トランジスタ特性への影響を低減できる利点
がある。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】また、パッシベーション膜に低ストレスの
もの（ＳｉＯＮ膜１３）を用いることができるため、上
記第１及び第２の実施例の構造を有する電界効果トラン
ジスタをＭＭＩＣ等に適用した場合に生じる、後工程で
の高ストレス膜（ＳｉＯＮ膜８，ＳｉＯＮ膜１０）の剥
がれや亀裂等の問題を低減することができる。
もの（ＳｉＯＮ膜１３）を用いることができるため、上
記第１及び第２の実施例の構造を有する電界効果トラン
ジスタをＭＭＩＣ等に適用した場合に生じる、後工程で
の高ストレス膜（ＳｉＯＮ膜８，ＳｉＯＮ膜１０）の剥
がれや亀裂等の問題を低減することができる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】次に製造方法について図７に従って説明す
る。本発明の製造方法はトランジスタが形成されるまで
はゲート電極の形成条件が異なる点を除いては従来のプ
レーナ型電界効果トランジスタの製造方法で述べた図２
０(a) 〜(e) までの製造工程とほぼ同一であり、これ以
降の工程についてのみ説明する。図７(a) に示すよう
に、プレーナ型電界効果トランジスタを形成したのち、
圧縮応力を有するＳｉＯＮ膜１２をウエハ全面にプラズ
マＣＶＤ法により堆積する。さらにＷＳｉゲート電極３
０とゲート電極３０両側の基板面の一部に対応する部分
が開口されるようにフォトレジストをパターニングし、
ＳｉＮ膜１２を（ＣＨＦ3 ＋Ｏ2 ）の混合ガスを用いた
反応性イオンエッチングにより異方性エッチングする。
この場合、ＷＳｉゲート電極３０の横にはＳｉＮ膜から
なるサイドウォールが形成されるが、後に（３０：１）
のＢＨＦにてウェット処理することで上記サイドウォー
ルを除去し、図７(b) に示すように、高濃度ｎ−ＧａＡ
ｓ層５表面にＳｉＮ膜１２ａを有するパターンを得る。
る。本発明の製造方法はトランジスタが形成されるまで
はゲート電極の形成条件が異なる点を除いては従来のプ
レーナ型電界効果トランジスタの製造方法で述べた図２
０(a) 〜(e) までの製造工程とほぼ同一であり、これ以
降の工程についてのみ説明する。図７(a) に示すよう
に、プレーナ型電界効果トランジスタを形成したのち、
圧縮応力を有するＳｉＯＮ膜１２をウエハ全面にプラズ
マＣＶＤ法により堆積する。さらにＷＳｉゲート電極３
０とゲート電極３０両側の基板面の一部に対応する部分
が開口されるようにフォトレジストをパターニングし、
ＳｉＮ膜１２を（ＣＨＦ3 ＋Ｏ2 ）の混合ガスを用いた
反応性イオンエッチングにより異方性エッチングする。
この場合、ＷＳｉゲート電極３０の横にはＳｉＮ膜から
なるサイドウォールが形成されるが、後に（３０：１）
のＢＨＦにてウェット処理することで上記サイドウォー
ルを除去し、図７(b) に示すように、高濃度ｎ−ＧａＡ
ｓ層５表面にＳｉＮ膜１２ａを有するパターンを得る。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】このように本実施例によれば、圧縮応力を
有するゲート電極３０を設けるとともに、ゲート電極３
０近傍を除いて圧縮応力を有するＳｉＮ膜１２ａを設
け、さらに上記ゲート電極３０の近傍を含む上記基板全
面に引っ張り応力を有するＳｉＯＮ膜１８を形成するよ
うにしたから、ＷＳｉゲート電極３０の圧縮応力Ｆ3 ，
ＳｉＯＮ膜１８の引っ張り応力Ｆ18の合成応力（Ｆ3 ＋
Ｆ18）により発生する正のピエゾ電荷密度と、ＳｉＯＮ
膜１８とＳｉＮ膜１２ａの界面に集中する、ＳｉＯＮ膜
１８の引っ張り応力Ｆ18とＳｉＮ膜１２ａの圧縮応力Ｆ
12の合成応力（Ｆ18＋Ｆ12）により発生する正のピエゾ
電荷密度の和に相当する正のピエゾ電荷密度がＷＳｉゲ
ート電極３０の横のＧａＡｓ層中に発生することとな
り、上記第２の実施例と同様に約２倍の密度を有するピ
エゾ電荷が発生し、表面空乏層をより低減できる。
有するゲート電極３０を設けるとともに、ゲート電極３
０近傍を除いて圧縮応力を有するＳｉＮ膜１２ａを設
け、さらに上記ゲート電極３０の近傍を含む上記基板全
面に引っ張り応力を有するＳｉＯＮ膜１８を形成するよ
うにしたから、ＷＳｉゲート電極３０の圧縮応力Ｆ3 ，
ＳｉＯＮ膜１８の引っ張り応力Ｆ18の合成応力（Ｆ3 ＋
Ｆ18）により発生する正のピエゾ電荷密度と、ＳｉＯＮ
膜１８とＳｉＮ膜１２ａの界面に集中する、ＳｉＯＮ膜
１８の引っ張り応力Ｆ18とＳｉＮ膜１２ａの圧縮応力Ｆ
12の合成応力（Ｆ18＋Ｆ12）により発生する正のピエゾ
電荷密度の和に相当する正のピエゾ電荷密度がＷＳｉゲ
ート電極３０の横のＧａＡｓ層中に発生することとな
り、上記第２の実施例と同様に約２倍の密度を有するピ
エゾ電荷が発生し、表面空乏層をより低減できる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】次に作用効果について説明する。ＷＳｉゲ
ート電極３０の端部に集中する応力は、ＷＳｉゲート電
極３０の圧縮応力とＳｉＯ膜１４の圧縮応力の合力Ｆ31
と、ＳｉＯＮ膜８の引っ張り応力Ｆ8 の和となる。また
応力Ｆ8 は近似的にＳｉＯＮ膜８のストレスＳとゲート
電極３０側壁でのその膜厚ｔとの積（Ｆ8 ≒Ｓ×ｔ）で
あるため、上記第１の実施例に比べて応力Ｆ8 の値が大
きくなる。このようにゲート電極３０端部への応力をさ
らに強めることで、より高密度のピエゾ電荷を発生せし
め、その結果、表面空乏層厚をより低減することが可能
となる。
ート電極３０の端部に集中する応力は、ＷＳｉゲート電
極３０の圧縮応力とＳｉＯ膜１４の圧縮応力の合力Ｆ31
と、ＳｉＯＮ膜８の引っ張り応力Ｆ8 の和となる。また
応力Ｆ8 は近似的にＳｉＯＮ膜８のストレスＳとゲート
電極３０側壁でのその膜厚ｔとの積（Ｆ8 ≒Ｓ×ｔ）で
あるため、上記第１の実施例に比べて応力Ｆ8 の値が大
きくなる。このようにゲート電極３０端部への応力をさ
らに強めることで、より高密度のピエゾ電荷を発生せし
め、その結果、表面空乏層厚をより低減することが可能
となる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】以下、製造方法について説明する。まず実
施例５の製造方法である図９に示すように活性層２上に
ＷＳｉゲート３／ＳｉＯ膜１４の２層パターンを形成し
たのち、従来の電界効果トランジスタの製造方法に従っ
てイオン注入を行い中間濃度ドーピング層４，高濃度ｎ
−ＧａＡｓ層５を形成する。
施例５の製造方法である図９に示すように活性層２上に
ＷＳｉゲート３／ＳｉＯ膜１４の２層パターンを形成し
たのち、従来の電界効果トランジスタの製造方法に従っ
てイオン注入を行い中間濃度ドーピング層４，高濃度ｎ
−ＧａＡｓ層５を形成する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正内容】
【００７１】すなわち図１４に示すように、高濃度ｎ−
ＧａＡｓ層５０が基板厚方向に深くなるにつれてゲート
電極３に近づくように形成されている。
ＧａＡｓ層５０が基板厚方向に深くなるにつれてゲート
電極３に近づくように形成されている。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正内容】
【００７３】その後、図１５(c) に示すように、イオン
注入時の注入ポイントを調整するために例えば約２００
オングストロームのＳｉＮ膜２０を堆積したのち、ＷＳ
ｉゲート電極３をマスクにしてＳｉを５０ＫｅＶ，１Ｅ
１２cm-2の条件で９０度の角度でイオン注入することで
中間濃度ドーピング層４を形成する。
注入時の注入ポイントを調整するために例えば約２００
オングストロームのＳｉＮ膜２０を堆積したのち、ＷＳ
ｉゲート電極３をマスクにしてＳｉを５０ＫｅＶ，１Ｅ
１２cm-2の条件で９０度の角度でイオン注入することで
中間濃度ドーピング層４を形成する。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正内容】
【００７７】実施例９．次に本発明の第９の実施例によ
る電界効果トランジスタ及びその製造方法について説明
する。この実施例では中間濃度ドーピング層も斜めイオ
ン注入によって形成するようにしたものであり、図１６
の示すように、ゲート電極３下方にその先端部分がゲー
ト電極とオーバラップするようにｎ−ＧａＡｓチャネル
層と高濃度ドーピング層の中間のドーピング濃度層であ
る中間濃度ドーピング層４０が形成されている。
る電界効果トランジスタ及びその製造方法について説明
する。この実施例では中間濃度ドーピング層も斜めイオ
ン注入によって形成するようにしたものであり、図１６
の示すように、ゲート電極３下方にその先端部分がゲー
ト電極とオーバラップするようにｎ−ＧａＡｓチャネル
層と高濃度ドーピング層の中間のドーピング濃度層であ
る中間濃度ドーピング層４０が形成されている。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正内容】
【００７８】次に製造方法について説明する。本実施例
の製造方法は上記第８の実施例に準拠するが、図１５
(c) の工程において、本実施例では図１７(c) に示すよ
うに、ＷＳｉゲート電極３をマスクとして、Ｓｉ+ を５
０ＫｅＶ，１Ｅ１２cm-2の条件で６０度の角度で左右か
ら斜めイオン注入することで、ゲート電極３下方にその
一部がオーバラップする中間濃度ドーピング層４０を形
成する点が異なる。
の製造方法は上記第８の実施例に準拠するが、図１５
(c) の工程において、本実施例では図１７(c) に示すよ
うに、ＷＳｉゲート電極３をマスクとして、Ｓｉ+ を５
０ＫｅＶ，１Ｅ１２cm-2の条件で６０度の角度で左右か
ら斜めイオン注入することで、ゲート電極３下方にその
一部がオーバラップする中間濃度ドーピング層４０を形
成する点が異なる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】次に作用効果について説明する。本実施例
では、斜めイオン注入によって中間濃度ドーピング層４
０並びに高濃度ｎ−ＧａＡｓ層５０を形成するようにし
たから、よりピンチオフポイントがドレイン電極７端か
らソース電極６寄りになり、トランジスタＯＦＦ状態か
らＯＮ状態に変化した際の表面空乏層厚の変化のゲート
電極下の空乏層厚の変化に対する追従性が一層向上す
る。
では、斜めイオン注入によって中間濃度ドーピング層４
０並びに高濃度ｎ−ＧａＡｓ層５０を形成するようにし
たから、よりピンチオフポイントがドレイン電極７端か
らソース電極６寄りになり、トランジスタＯＦＦ状態か
らＯＮ状態に変化した際の表面空乏層厚の変化のゲート
電極下の空乏層厚の変化に対する追従性が一層向上す
る。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正内容】
【００８０】実施例１０．次に本発明の第１０の実施例
による電界効果トランジスタ及びその製造方法について
説明する。上記第９の実施例では、チャネルの狭窄をソ
ース，ドレイン両側で抑制しようとした場合について述
べたが、この場合、ソース側での中間濃度ドーピング層
のゲート電極下へのオーバラップがゲート・ソース間容
量の増大につながるという問題が生じる。この実施例で
は図１８に示すように、斜めイオン注入時に、ソース電
極６側からの注入角度，量を減らすことでソース電極６
側の中間濃度ドーピング層４０ａのゲート電極３下への
オーバラップをドレイン電極８側の中間濃度ドーピング
層４０のオーバラップ量に比較して抑制するようにした
ものであり、これにより容易にソース・ゲート間容量を
低減することが可能となる。
による電界効果トランジスタ及びその製造方法について
説明する。上記第９の実施例では、チャネルの狭窄をソ
ース，ドレイン両側で抑制しようとした場合について述
べたが、この場合、ソース側での中間濃度ドーピング層
のゲート電極下へのオーバラップがゲート・ソース間容
量の増大につながるという問題が生じる。この実施例で
は図１８に示すように、斜めイオン注入時に、ソース電
極６側からの注入角度，量を減らすことでソース電極６
側の中間濃度ドーピング層４０ａのゲート電極３下への
オーバラップをドレイン電極８側の中間濃度ドーピング
層４０のオーバラップ量に比較して抑制するようにした
ものであり、これにより容易にソース・ゲート間容量を
低減することが可能となる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】この発明の第１の実施例によるプレーナ型の電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
【図２】この発明の第２の実施例によるプレーナ型の電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
【図３】上記プレーナ型の電界効果トランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図４】この発明の第３の実施例によるプレーナ型の電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
【図５】上記プレーナ型の電界効果トランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図６】この発明の第４の実施例によるプレーナ型の電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
【図７】上記プレーナ型の電界効果トランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図８】この発明の第５の実施例によるプレーナ型の電
界効果トランジスタを示す断面図である。
界効果トランジスタを示す断面図である。
【図９】上記プレーナ型の電界効果トランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１０】この発明の第６の実施例によるプレーナ型の
電界効果トランジスタを示す断面図である。
電界効果トランジスタを示す断面図である。
【図１１】上記プレーナ型の電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１２】この発明の第７の実施例によるプレーナ型の
電界効果トランジスタを示す断面図である。
電界効果トランジスタを示す断面図である。
【図１３】上記リセス型の電界効果トランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１４】この発明の第８の実施例によるプレーナ型の
電界効果トランジスタを示す断面図である。
電界効果トランジスタを示す断面図である。
【図１５】上記プレーナ型の電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１６】この発明の第９の実施例によるプレーナ型の
電界効果トランジスタを示す断面図である。
電界効果トランジスタを示す断面図である。
【図１７】上記プレーナ型の電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１８】この発明の第１０の実施例によるプレーナ型
の電界効果トランジスタを示す断面図である。
の電界効果トランジスタを示す断面図である。
【図１９】従来のプレーナ型の電界効果トランジスタを
示す断面図である。
示す断面図である。
【図２０】従来のプレーナ型の電界効果トランジスタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２１】従来のリセス型の電界効果トランジスタを示
す断面図である。
す断面図である。
【図２２】従来のリセス型の電界効果トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図２３】パルスゲート電圧に対するドレイン電流の過
渡応答遅延を示す信号波形図である。
渡応答遅延を示す信号波形図である。
【図２４】リセス型の電界効果トランジスタにおけるパ
ルスゲート電圧に対するドレイン電流の過渡応答遅延の
メカニズムを示す概略図である。
ルスゲート電圧に対するドレイン電流の過渡応答遅延の
メカニズムを示す概略図である。
【図２５】プレーナ型の電界効果トランジスタにおける
パルスゲート電圧に対するドレイン電流の過渡応答遅延
のメカニズムを示す概略図である。
パルスゲート電圧に対するドレイン電流の過渡応答遅延
のメカニズムを示す概略図である。
【符号の説明】 １ （１００）ＧａＡｓ基板 ２ 活性層（ｎ−ＧａＡｓ層） ３ ＷＳｉゲート電極 ３０ ゲート電極 ４ 中間濃度ドーピング層 ４０ 中間濃度ドーピング層 ５ 高濃度ｎ−ＧａＡｓ層 ５０ 高濃度ｎ−ＧａＡｓ層 ６ ソース電極 ７ ドレイン電極 ８ 引っ張り応力を有するＳｉＯＮ膜 ９ サイドウォール ９ａ 引っ張り応力を有するＳｉＯ膜 ９ｂ 引っ張り応力を有するＳｉＯ膜 １０ 圧縮応力を有するＳｉＯＮ膜 １１ 圧縮応力を有するＳｉＮ膜 １１ａ 圧縮応力を有するＳｉＮ膜 １２ 圧縮応力を有するＳｉＮ膜 １２ａ 圧縮応力を有するＳｉＮ膜 １３ 低ストレスを有するＳｉＯＮ膜 １４ 圧縮応力を有するＳｉＯＮ膜 １５ ｎ−ＧａＡｓ層 １６ Ｔｉ／Ｐｔ／Ａｕゲート電極 １７ 圧縮応力を有するＳｉＯＮ膜 １７ａ 圧縮応力を有するサイドウォール １８ 引っ張り応力を有するＳｉＯＮ膜 １９ 引っ張り応力を有するＳｉＯ膜 ２０ ＳｉＮ膜 ２１ ＳｉＮ膜 ２２ 引っ張り応力を有するＳｉＯ膜 ２３ ホトレジスト ２４ 絶縁膜 ３９ ＳｉＯ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ｆ 9277−4Ｍ 21/318 Ｃ 7352−4Ｍ 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｍ
Claims (25)
- 【請求項１】 化合物半導体基板に形成された活性層上
に直接配置されたショットキゲート電極を有する電界効
果トランジスタにおいて、 上記ゲート電極とオーミック電極間の基板表面近傍に正
のピエゾ電荷が発生するような方向で応力がゲート電極
端に集中していることを特徴とする電界効果トランジス
タ。 - 【請求項２】 請求項１記載の電界効果トランジスタに
おいて、 上記正のピエゾ電荷は、上記ゲート電極の有する応力成
分と、パッシベーション膜となる絶縁膜の有する、上記
応力成分と作用方向が同一な応力成分の合成応力によっ
て発生することを特徴とする電界効果トランジスタ。 - 【請求項３】 請求項１記載の電界効果トランジスタに
おいて、 上記ゲート電極側壁には第１のサイドウォールが形成さ
れ、 上記正のピエゾ電荷は、上記ゲート電極の有する応力成
分と、これと作用方向が同一な上記第１のサイドウォー
ルの第１の応力成分とからなる第１の合成応力と、 パッシベーション膜となる絶縁膜の有する、上記第１の
合成応力と作用方向が逆な応力成分と、これと作用方向
が同一で上記第１のサイドウォールの有する第２の応力
成分とからなる第２の合成応力とによって発生すること
を特徴とする電界効果トランジスタ。 - 【請求項４】 請求項１記載の電界効果トランジスタに
おいて、 上記ゲート電極側壁には第１のサイドウォールが形成さ
れ、 該第１のサイドウォール側面には第２のサイドウォール
が形成され、 上記正のピエゾ電荷は、上記ゲート電極の有する応力成
分と、これと作用方向が同一な上記第１のサイドウォー
ルが有する第１の応力成分とからなる第１の合成応力
と、 上記第１の合成応力とは作用方向が逆な、上記第１のサ
イドウォールの有する第２の応力成分と、これと作用方
向が同一な、上記第２のサイドウォールの有する第１の
応力成分とからなる第３の合成応力とによって発生する
ことを特徴とする電界効果トランジスタ。 - 【請求項５】 請求項４記載の電界効果トランジスタに
おいて、 上記第３の合成応力と作用方向が同一でかつ上記各サイ
ドウォールよりも比較的小さい応力を有するパッシベー
ション膜を有することを特徴とする電界効果トランジス
タ。 - 【請求項６】 請求項１記載の電界効果トランジスタに
おいて、 上記ゲート電極近傍を除く化合物半導体基板表面には下
地絶縁膜が形成され、さらに該下地絶縁膜上方及び上記
ゲート電極近傍の化合物半導体基板表面を含む基板全面
に絶縁膜よりなるパッシベーション膜が形成され、 上記正のピエゾ電荷は、上記ゲート電極の有する応力成
分と、これと作用方向が同一な上記パッシベーション膜
の有する第１の応力成分とからなる第４の合成応力と、 上記第４の合成応力とは作用方向が逆な上記パッシベー
ション膜の有する第２の応力成分と、これと作用方向が
同一な、上記下地絶縁膜の有する第１の応力成分とから
なる第５の合成応力とによって発生することを特徴とす
る電界効果トランジスタ。 - 【請求項７】 請求項１記載の電界効果トランジスタに
おいて、 上記ゲート電極上には、該ゲート電極の有する応力と同
一方向の応力を有する応力増大用絶縁膜が形成され、 上記正のピエゾ電荷は、上記ゲート電極及び応力増大用
絶縁膜の有する応力成分と、パッシベーション膜となる
絶縁膜の有する、上記応力成分と作用方向が同一な応力
成分の合成応力によって発生することを特徴とする電界
効果トランジスタ。 - 【請求項８】 請求項７記載の電界効果トランジスタに
おいて、 上記ゲート電極及び応力増大用絶縁膜の側面に、上記ゲ
ート電極の有する応力と同一方向の第１の応力成分と、
上記パッシベーション膜の有する応力と同一方向の第２
の応力成分とを有するサイドウォールを設けたことを特
徴とする電界効果トランジスタ。 - 【請求項９】 化合物半導体基板にリセスを有する活性
層が形成され、該リセス内に直接配置されたショットキ
ゲート電極を有する電界効果トランジスタにおいて、 上記リセス側壁に、上記ゲート電極近傍の化合物半導体
基板中に正のピエゾ電荷が発生するような応力を有す
る、絶縁膜よりなるサイドウォールを備えたことを特徴
とする電界効果トランジスタ。 - 【請求項１０】 化合物半導体基板に形成された活性層
上に直接配置されたショットキゲート電極を有する電界
効果トランジスタにおいて、 基板厚方向に深くなるにつれてゲート電極側に近づくよ
うな形状を有する高濃度不純物領域を上記活性層両側に
有することを特徴とする電界効果トランジスタ。 - 【請求項１１】 請求項１０記載の電界効果トランジス
タにおいて、 基板厚方向に深くなるにつれてゲート電極とのオーバラ
ップ量が増大するような形状の低濃度不純物領域を有す
ることを特徴とする電界効果トランジスタ。 - 【請求項１２】 請求項１１記載の電界効果トランジス
タにおいて、 ソース電極側の上記低濃度不純物領域は、ドレイン電極
側の低濃度不純物領域に比べてゲート電極とのオーバラ
ップ量が少ないことを特徴とする電界効果トランジス
タ。 - 【請求項１３】 化合物半導体基板に形成された活性層
上に直接ゲート電極を配置し、該ゲート電極をマスクと
して不純物を注入して不純物領域を形成する工程を有す
る電界効果トランジスタの製造方法において、 化合物半導体基板中に活性層を形成する工程と、 高融点金属からなるゲート電極を、該ゲート電極近傍に
て正のピエゾ電荷が発生するような所定方向に応力を有
するようスパッタ条件を調整して形成する工程を含むこ
とを特徴とする電界効果トランジスタの製造方法。 - 【請求項１４】 請求項１３記載の電界効果トランジス
タの製造方法において、 上記ゲート電極を形成した後、該ゲート電極近傍にて正
のピエゾ電荷が発生するような所定方向に応力を有する
よう成膜条件を調整してパッシベーション膜を形成する
工程を有することを特徴とする電界効果トランジスタの
製造方法。 - 【請求項１５】 請求項１４記載の電界効果トランジス
タの製造方法において、 上記パッシベーション膜を形成する前に、 上記ゲート電極近傍を除く基板表面に、上記ゲート電極
近傍にて正のピエゾ電荷が発生するような所定方向に応
力を有するよう成膜条件を調整して下地絶縁膜を形成す
る工程を有することを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項１６】 請求項１４記載の電界効果トランジス
タの製造方法において、 上記パッシベーション膜を形成する前に、 上記ゲート電極をマスクとして不純物注入を行い低濃度
不純物領域を形成する工程と、 上記ゲート電極側面に絶縁膜からなるサイドウォールを
形成し、上記ゲート電極及び該サイドウォールをマスク
として不純物を注入して不純物注入領域を形成する工程
と、 上記サイドウォールを除去した後、アニールを行い上記
不純物注入領域を活性化して高濃度不純物領域を形成す
る工程を有することを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項１７】 請求項１６記載の電界効果トランジス
タの製造方法において、 上記アニールにより各不純物領域を活性化した後、上記
ゲート電極側面に、ゲート電極とオーミック電極間の化
合物半導体基板表面近傍に正のピエゾ電荷が発生するよ
うな方向の応力を有する絶縁膜からなるサイドウォール
を成膜条件を調整して再度形成する工程を有することを
特徴とする電界効果トランジスタの製造方法。 - 【請求項１８】 請求項１７記載の電界効果トランジス
タの製造方法において、 上記再度サイドウォールを形成した後、その側面に、ゲ
ート電極とオーミック電極間の化合物半導体基板表面近
傍に正のピエゾ電荷が発生するような方向の応力を有す
るよう成膜条件を調整して絶縁膜からなる第２のサイド
ウォールを形成する工程を有することを特徴とする電界
効果トランジスタの製造方法。 - 【請求項１９】 請求項１８記載の電界効果トランジス
タの製造方法において、 上記ゲート電極とオーミック電極間の化合物半導体基板
表面近傍に正のピエゾ電荷が発生するような方向の比較
的小さい応力を有するパッシベーション膜となる絶縁膜
を形成する工程を有することを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項２０】 請求項１４記載の電界効果トランジス
タの製造方法において、 上記ゲート電極上に、該ゲート電極の有する応力の向き
と同一方向の応力を有する応力増大用絶縁膜を成膜条件
を調整して形成する工程を有することを特徴とする電界
効果トランジスタの製造方法。 - 【請求項２１】 請求項２０記載の電界効果トランジス
タの製造方法において、 上記ゲート電極及び応力増大用絶縁膜の側面に、ゲート
電極近傍にて正のピエゾ電荷が発生するような所定方向
に応力を有するよう成膜条件を調整してサイドウォール
を形成する工程を有することを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項２２】 化合物半導体基板に形成された活性層
にリセスを設け、該リセス内にゲート電極を直接形成す
る工程を有する電界効果トランジスタにおいて、 上記リセス内にゲート電極を形成した後、上記リセス側
壁に、上記ゲート電極近傍の化合物半導体基板中に正の
ピエゾ電荷が発生するような応力を有する、絶縁膜より
なるサイドウォールを成膜条件を調整して形成する工程
を有することを特徴とする電界効果トランジスタの製造
方法。 - 【請求項２３】 化合物半導体基板に形成された活性層
上にゲート電極を直接配置する工程を有する電界効果ト
ランジスタの製造方法において、 上記ゲート電極側面にサイドウォールを形成する工程
と、 上記ゲート電極及びサイドウォールをマスクとして斜め
方向に不純物注入を行い、基板厚方向に深くなるにつれ
てゲート電極側に近づくような形状の不純物領域を形成
する工程を含むことを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項２４】 請求項２３記載の電界効果トランジス
タの製造方法において、 上記不純物領域を形成する前に、 上記ゲート電極をマスクとして斜め方向に不純物注入を
行い、基板厚方向に深くなるにつれてゲート電極とのオ
ーバラップ量が増大するような形状の低濃度不純物領域
を形成する工程を含むことを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項２５】 請求項２４記載の電界効果トランジス
タの製造方法において、 上記低濃度不純物領域形成時の不純物注入を行う際に、
ソース電極側の低濃度不純物領域が、ドレイン側の低濃
度不純物領域に比べてゲート電極とのオーバラップ量が
少くなるよう注入条件を変えて行うことを特徴とする電
界効果トランジスタの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013607A JPH06232170A (ja) | 1993-01-29 | 1993-01-29 | 電界効果トランジスタ及びその製造方法 |
| GB9316182A GB2274944B (en) | 1993-01-29 | 1993-08-04 | Field effect transistor and method for producing the field effect transistor |
| GB9419782A GB2282262B (en) | 1993-01-29 | 1993-08-04 | Field effect transistor and method for producing the field effect transistor |
| FR9310400A FR2701166B1 (fr) | 1993-01-29 | 1993-08-31 | Transistor a effet de champ et procede pour la fabrication d'un tel transistor. |
| US08/114,369 US5471073A (en) | 1993-01-29 | 1993-09-01 | Field effect transistor and method for producing the field effect transistor |
| FR9410496A FR2709378B1 (fr) | 1993-01-29 | 1994-08-31 | Transistor à effet de champ et procédé pour la fabrication d'un tel transistor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013607A JPH06232170A (ja) | 1993-01-29 | 1993-01-29 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232170A true JPH06232170A (ja) | 1994-08-19 |
Family
ID=11837922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5013607A Pending JPH06232170A (ja) | 1993-01-29 | 1993-01-29 | 電界効果トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5471073A (ja) |
| JP (1) | JPH06232170A (ja) |
| FR (1) | FR2701166B1 (ja) |
| GB (1) | GB2274944B (ja) |
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| US7109568B2 (en) | 2002-08-26 | 2006-09-19 | Hitachi, Ltd. | Semiconductor device including n-channel fets and p-channel fets with improved drain current characteristics |
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| JP2009513000A (ja) * | 2005-09-30 | 2009-03-26 | 東京エレクトロン株式会社 | 引張応力を有するシリコン酸窒化膜を形成する方法 |
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|---|---|---|---|---|
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