JPS6161465A - Ｍｏｓ形電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｏｓ形電界効果トランジスタおよびその製造方法Info
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- JPS6161465A JPS6161465A JP18260484A JP18260484A JPS6161465A JP S6161465 A JPS6161465 A JP S6161465A JP 18260484 A JP18260484 A JP 18260484A JP 18260484 A JP18260484 A JP 18260484A JP S6161465 A JPS6161465 A JP S6161465A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＯＳ形電界効果トランジスタおよびその製造
方法に係わ９、特にそのソース・ドレイン構造およびそ
の形成方法に関するものでるる。
方法に係わ９、特にそのソース・ドレイン構造およびそ
の形成方法に関するものでるる。
近年、半堺体集積回路の分野では、ＶＬＳ Ｉ指向に伴
なってそれ盆格成するＮチャンネルＭＯＳ形電界効果ト
ランジスタ（ＭＯＳ ＦＥＴ） のショートチャン
ネル化が進むにつれ、そのしきい値電圧がますます低く
なり、外部串件や製造プロセス条件などのわずかな灰化
によってもしきい値電圧の絶対値が大きく変動する傾向
が生じている。ぜらに、ショートチャンネル化はソース
・ドレイン間の電界強［１？高めることから、その電界
によって加速され７”ｃ電流担体が高いエネルギー？も
ってゲート絶縁膜に注入、捕獲きれるようになり、ます
ますしきい値電圧の変動を生じやすくしている。
なってそれ盆格成するＮチャンネルＭＯＳ形電界効果ト
ランジスタ（ＭＯＳ ＦＥＴ） のショートチャン
ネル化が進むにつれ、そのしきい値電圧がますます低く
なり、外部串件や製造プロセス条件などのわずかな灰化
によってもしきい値電圧の絶対値が大きく変動する傾向
が生じている。ぜらに、ショートチャンネル化はソース
・ドレイン間の電界強［１？高めることから、その電界
によって加速され７”ｃ電流担体が高いエネルギー？も
ってゲート絶縁膜に注入、捕獲きれるようになり、ます
ますしきい値電圧の変動を生じやすくしている。
特にＮチャンネルＭＯＳＦＥＴ Ｔは電流担体は電子
でめり、この現象は、ドレイン接合表面の電界により電
子がドレイン領域接合近傍のゲート絶縁膜中に注入、捕
獲され、その結果、しきい値電圧の変動が起こる一ホッ
トエレクトロンによるしきい値電圧の不安定性“として
知られている（Ｓ。
でめり、この現象は、ドレイン接合表面の電界により電
子がドレイン領域接合近傍のゲート絶縁膜中に注入、捕
獲され、その結果、しきい値電圧の変動が起こる一ホッ
トエレクトロンによるしきい値電圧の不安定性“として
知られている（Ｓ。
Ａ、Ａｂｂａｓ ｅｔ ａｌ、 ’Ｈｏｔ−ｃａｒｒ
ｉｅｒ １ｎｓｔａｂｉｌｉｔｙ ｉｎ １ＧＦ
Ｅ、Ｔ’ｓ ” Ａｐｐｌ、Ｐｈ７ｓ。
ｉｅｒ １ｎｓｔａｂｉｌｉｔｙ ｉｎ １ＧＦ
Ｅ、Ｔ’ｓ ” Ａｐｐｌ、Ｐｈ７ｓ。
Ｌｅｔｔ、、 ２７．１４７．１９７５ ； Ｐ、Ｅ
、Ｃｏｔｔｒｅｌｌｅｔ ａｌ、 ’Ｈｏｔ −ｅｌｅ
ｃｔｒｏｎ ｅｍｉｓｓｉｏｎ ｉｎＮ −ｃｈａｎｎ
ｅｌ ＩＧ ＦＥＴ’ Ｓ“、 ＩＥＥＥ Ｔｒａ
ｎｓ。
、Ｃｏｔｔｒｅｌｌｅｔ ａｌ、 ’Ｈｏｔ −ｅｌｅ
ｃｔｒｏｎ ｅｍｉｓｓｉｏｎ ｉｎＮ −ｃｈａｎｎ
ｅｌ ＩＧ ＦＥＴ’ Ｓ“、 ＩＥＥＥ Ｔｒａ
ｎｓ。
ＦＤ−２４，５２０，１９７９）。
このようなホットエレクトロン効果ｒ減少させｔものと
しては第１図に要部断面図で示すようなＬＤＤ （Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が例えば、
Ｓ 、 Ｏｇｕｒａ ｅｔ ａｌ、 ’ Ｄｅｓｉｇｎ
ａｎｄ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ
ｔｈｅ ｌｉｇｈｔｌｙ ｄｏｐｅｄＤｒａｉｎ −
５ｏｕｒｃｅ （ＬＤＤ） Ｉｎ５ｕｌａｔｅｄ Ｇａ
ｔｅＦｉｅｉｄ −Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ”、ＩＥＥＥＥＤ、、ＥＤ−２７，ＰＰ１３５９−１
３６７、 などによって提案されている。すなわち、
同図において、Ｐ−バルク領域１上に形成されたＮ＋ソ
ース領域２およびＮ＋ドレイン領域３と、サイドウオー
ル５１０２領域４下に形成され７’ｃＮ一層５と、ゲー
ト電極６厘下に形成されたチャンネルドープＰ形層７と
からＬＤＤ構造が構成されている。なお、８μゲート５
ｉＯｚ 膜である。
しては第１図に要部断面図で示すようなＬＤＤ （Ｌｉ
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Ｓ 、 Ｏｇｕｒａ ｅｔ ａｌ、 ’ Ｄｅｓｉｇｎ
ａｎｄ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ
ｔｈｅ ｌｉｇｈｔｌｙ ｄｏｐｅｄＤｒａｉｎ −
５ｏｕｒｃｅ （ＬＤＤ） Ｉｎ５ｕｌａｔｅｄ Ｇａ
ｔｅＦｉｅｉｄ −Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ”、ＩＥＥＥＥＤ、、ＥＤ−２７，ＰＰ１３５９−１
３６７、 などによって提案されている。すなわち、
同図において、Ｐ−バルク領域１上に形成されたＮ＋ソ
ース領域２およびＮ＋ドレイン領域３と、サイドウオー
ル５１０２領域４下に形成され７’ｃＮ一層５と、ゲー
ト電極６厘下に形成されたチャンネルドープＰ形層７と
からＬＤＤ構造が構成されている。なお、８μゲート５
ｉＯｚ 膜である。
このような構成において、チャンネルドープＰ形層７は
、Ｐ−バルク領域１よりも高譲度のＰ形不純物がドープ
された領域で、ＭＯＳ ＦＥＴのいわゆる １シヨー
トチヤンネル効果“ を軽減している。まｆｃＳＮ一層
５はチャンネルドープＰ形層ＴとＮ＋ソース領域２１ド
レイン領域３とに接触してＮ”Ｎ−Ｐ 接合全形成し、
ソース・ドレイン電圧ＶＤが印加され′ｆｃ′ａ合の空
乏層ｆＮ一層５の全域に拡げることによってゲート５ｉ
０２腹８に接触するＮ−Ｐ接合（矢印で示す部分〕の電
界強度を小さくし、いわゆるホットキャリア効果を軽減
させている。
、Ｐ−バルク領域１よりも高譲度のＰ形不純物がドープ
された領域で、ＭＯＳ ＦＥＴのいわゆる １シヨー
トチヤンネル効果“ を軽減している。まｆｃＳＮ一層
５はチャンネルドープＰ形層ＴとＮ＋ソース領域２１ド
レイン領域３とに接触してＮ”Ｎ−Ｐ 接合全形成し、
ソース・ドレイン電圧ＶＤが印加され′ｆｃ′ａ合の空
乏層ｆＮ一層５の全域に拡げることによってゲート５ｉ
０２腹８に接触するＮ−Ｐ接合（矢印で示す部分〕の電
界強度を小さくし、いわゆるホットキャリア効果を軽減
させている。
しかしながら、このような構成において、この効果を有
効なものとするためには、Ｎ一層５の不純物損Ｋ Ｎｍ
ｋ ６る値（例えば約１０ ”７ｃｍ ３）以下に、
またその幅ｗ、’６るる［（例えは約０．１μｍ）以上
とする必要がわり、そのためにＮ−ｊ脅５の電気抵抗が
大きくなり、ＭＯＳ ＦＥＴの駆動′電流に対して寄生
抵抗？もつようになる。さらにＮ−Ｊ−５とサイドウオ
ール５１０２領域４ との界面に界面準位が発生し、電
流担体の電子が捕獲さｎてその易＠度が低下する。その
結果、ＭＯＳＦＥＴ の駆動能力としてのＧｍが低下す
るという問題が例えば、Ｆ、Ｃ，Ｈｓｕ ａｎｄ Ｈ，
Ｒ，Ｇｒｉｎｏｌｄｓ、 ’ ５ｔｒｕｃｔｕｒｅ：ｄ
ｅｐｅｎｄｅｎｔ ＭＯＳＦＥＴｄｅｇｒａｄａｔｉｏ
ｎ ｄｕｅ ｔｏ ｈｏｔ−ｅｌｅｃｔｒｏｒｉ １
ｎｊｅｃｔｉｏｎ″、 ＩＥＤＭ Ｔｅｃｈ、 Ｄｉ
ｇ、、 Ｐ、 ７４２ 。
効なものとするためには、Ｎ一層５の不純物損Ｋ Ｎｍ
ｋ ６る値（例えば約１０ ”７ｃｍ ３）以下に、
またその幅ｗ、’６るる［（例えは約０．１μｍ）以上
とする必要がわり、そのためにＮ−ｊ脅５の電気抵抗が
大きくなり、ＭＯＳ ＦＥＴの駆動′電流に対して寄生
抵抗？もつようになる。さらにＮ−Ｊ−５とサイドウオ
ール５１０２領域４ との界面に界面準位が発生し、電
流担体の電子が捕獲さｎてその易＠度が低下する。その
結果、ＭＯＳＦＥＴ の駆動能力としてのＧｍが低下す
るという問題が例えば、Ｆ、Ｃ，Ｈｓｕ ａｎｄ Ｈ，
Ｒ，Ｇｒｉｎｏｌｄｓ、 ’ ５ｔｒｕｃｔｕｒｅ：ｄ
ｅｐｅｎｄｅｎｔ ＭＯＳＦＥＴｄｅｇｒａｄａｔｉｏ
ｎ ｄｕｅ ｔｏ ｈｏｔ−ｅｌｅｃｔｒｏｒｉ １
ｎｊｅｃｔｉｏｎ″、 ＩＥＤＭ Ｔｅｃｈ、 Ｄｉ
ｇ、、 Ｐ、 ７４２ 。
１９８３ ： Ｍ、 ５ａｉｔｏｈ ａｎｄ Ｈ，５ｈ
ｉｂａｔａ 。
ｉｂａｔａ 。
１Ｃｈａｎｎｅｌ ｃｏｎｄｕｃｔａｎｃｅ ｄｅｇｒ
ａｄａｔｉｏｎｄｕｅ ｔｏ Ｅｌｅｃｔｒｏｎ ｔ
ｒａｐｐｉｎｇ ｉｎ ＬＤＤＭＯＳＦＥＴ’Ｓ ”
、 １６５ｔｈ ｍｅｅｔｉｎｇ ｏｆ Ｅｌｅｃｔ
ｒｏｃｈｅｍｉｃａｌ ５ｏｃｉｅｔｙ、 Ｃ１ｎｃｉ
ｎｎａｔｉ。
ａｄａｔｉｏｎｄｕｅ ｔｏ Ｅｌｅｃｔｒｏｎ ｔ
ｒａｐｐｉｎｇ ｉｎ ＬＤＤＭＯＳＦＥＴ’Ｓ ”
、 １６５ｔｈ ｍｅｅｔｉｎｇ ｏｆ Ｅｌｅｃｔ
ｒｏｃｈｅｍｉｃａｌ ５ｏｃｉｅｔｙ、 Ｃ１ｎｃｉ
ｎｎａｔｉ。
Ｒｅｃｅｎｔ Ｎｅｗｓ ｐａｐｅｒ、 Ｍａｙ、 １
９８４．に述べられている。
９８４．に述べられている。
したがって本発明は前述した事情に鑑みてなされたもの
でるり、その目的は、ＮチャンネルＭＯＳＦＥＴにおい
てソース・ドレイン領域の表面における電界強度を低下
させてホットエレクトロン効果を軽減させることによっ
て生じるＭＯＳ ＦＥＴの駆動能力Ｇｍの低下？防止し
たＭＯＳ形電界効果トランジスタおよびその製造方法を
提供することにるる。
でるり、その目的は、ＮチャンネルＭＯＳＦＥＴにおい
てソース・ドレイン領域の表面における電界強度を低下
させてホットエレクトロン効果を軽減させることによっ
て生じるＭＯＳ ＦＥＴの駆動能力Ｇｍの低下？防止し
たＭＯＳ形電界効果トランジスタおよびその製造方法を
提供することにるる。
このような目的を達成するために本発明は、Ｎチャンネ
ルＭＯＳＦＥＴのソース・ドレイン領域に設けたＮ一層
の不純物ドーピングプロファイルを、ゲート電極とサイ
ドウオール５ｉＯｚ膜との界面においてポジティブ−ベ
ベル（Ｐｏｓｉｔｉｖｅ ｂｅｖｅｌ）構造とし友もの
でるる。また、このような構造を形成するために、ゲー
ト電極の異方性エツチングを行なった後、このゲート電
極をマスクとし几斜め方向のイオンインプランテーショ
ンにより不純物層全形成し、しかる後ゲート電極端にサ
イドウオール５ｉ０２膜全形成し、垂直方向のイオンイ
ンプランテーション全行なうことによりソース・ドレイ
ン領域を形成するものでろる。
ルＭＯＳＦＥＴのソース・ドレイン領域に設けたＮ一層
の不純物ドーピングプロファイルを、ゲート電極とサイ
ドウオール５ｉＯｚ膜との界面においてポジティブ−ベ
ベル（Ｐｏｓｉｔｉｖｅ ｂｅｖｅｌ）構造とし友もの
でるる。また、このような構造を形成するために、ゲー
ト電極の異方性エツチングを行なった後、このゲート電
極をマスクとし几斜め方向のイオンインプランテーショ
ンにより不純物層全形成し、しかる後ゲート電極端にサ
イドウオール５ｉ０２膜全形成し、垂直方向のイオンイ
ンプランテーション全行なうことによりソース・ドレイ
ン領域を形成するものでろる。
すなわち、ＭＯ３ＦＥＴの駆動能力Ｇｍの低下？防止す
るためＶＣは、第１図に示したＮ一層５の不純物濃度を
高くとることが必要でるる。しかしながら、この場合の
接合は、Ｎ−Ｐ構造のなだらか構造からＮＰ構造Ｃｆｃ
だしＮＤ＞ＮＤ＞ＮＤ）の階段構造となって電界強度が
太きく２５−り、ホットキャリア効果が軽減できなくな
る。そこで、Ｎ一層５の不純物損Ｗは充分に大きい（例
えば１０１９個／ｃ−ｒ！！３以上〕がゲート５ｉＯｚ
膜８に接触するＮＰ接合の電界強度全軽減できるような
接合構造、つまクポジティブ・ベベル構造を採用するこ
とによってＧｍ劣化のないＭＯ３ＦＥＴ ’を製作可能
にしたもの゛である。
るためＶＣは、第１図に示したＮ一層５の不純物濃度を
高くとることが必要でるる。しかしながら、この場合の
接合は、Ｎ−Ｐ構造のなだらか構造からＮＰ構造Ｃｆｃ
だしＮＤ＞ＮＤ＞ＮＤ）の階段構造となって電界強度が
太きく２５−り、ホットキャリア効果が軽減できなくな
る。そこで、Ｎ一層５の不純物損Ｗは充分に大きい（例
えば１０１９個／ｃ−ｒ！！３以上〕がゲート５ｉＯｚ
膜８に接触するＮＰ接合の電界強度全軽減できるような
接合構造、つまクポジティブ・ベベル構造を採用するこ
とによってＧｍ劣化のないＭＯ３ＦＥＴ ’を製作可能
にしたもの゛である。
一般にＰＮ接合の電界強度は、その不純物ドーピングプ
ロファイル、接合深さなどの他にＰＮ接合表面がバルク
接合面に対してなす角度αによる影響音強く受け、第２
図（ａ）に示すように角度αが９０度を越える場合（こ
の構造全ポジティブ・ベベル、 ｐｏｇｉｔｉｖｅ ｂ
ｅｖｅｌ構造と称する）の方が同図（ｂ）に示すような
角度９０度以下の場合（この構造をネガティブφベベル
、 ｎｅｇａｔｉｖｅ ｂｅｖｅｌ構造と称する）に比
べて接合表面の電界強度が低いことが知られており （
Ｒ，Ｌ、 Ｄａｖｉｅｓａｎｄ Ｆ−Ｅ、 Ｇｅｎｔｒ
ｙ、 ’Ｃｏｎｔｒｏｌ ｏｆ Ｅｌｅｃｔｒｉｃ
Ｆｉｅｌｄ ａｔ ｔｈｅ ５ｕｒｆａｃｅ ｏｆ
ＰＮ Ｊｕｎｃｔｉｏｎｓ” 、 ＩＥＥＥ； ＥＤ
、、 ＥＤ−１１、ｐｐ、 ３１３〜３２３，１９６４
．）、Ｓｔ整流器、ＳＣＲ，ＳｔパワーＴＲ８等のディ
スクリート半導体素子に採用されている。このような構
造では、接合両端に逆方向電圧−■が印加されると、前
者においては破線で示すように２層中の空乏層１０の＠
ｔよりも表面ＡＡ’ またはＢＢ’ におけるその大
きさｔ３が大きくなるのに対して、後者では反対に小さ
くなる。そのために５ｉＯｚ膜８と接触する守接合（矢
印で示す部分）の表面電界強度ＥｓｆｌＰ７＠中の電界
強度ＥＢ よりも小さくなる。
ロファイル、接合深さなどの他にＰＮ接合表面がバルク
接合面に対してなす角度αによる影響音強く受け、第２
図（ａ）に示すように角度αが９０度を越える場合（こ
の構造全ポジティブ・ベベル、 ｐｏｇｉｔｉｖｅ ｂ
ｅｖｅｌ構造と称する）の方が同図（ｂ）に示すような
角度９０度以下の場合（この構造をネガティブφベベル
、 ｎｅｇａｔｉｖｅ ｂｅｖｅｌ構造と称する）に比
べて接合表面の電界強度が低いことが知られており （
Ｒ，Ｌ、 Ｄａｖｉｅｓａｎｄ Ｆ−Ｅ、 Ｇｅｎｔｒ
ｙ、 ’Ｃｏｎｔｒｏｌ ｏｆ Ｅｌｅｃｔｒｉｃ
Ｆｉｅｌｄ ａｔ ｔｈｅ ５ｕｒｆａｃｅ ｏｆ
ＰＮ Ｊｕｎｃｔｉｏｎｓ” 、 ＩＥＥＥ； ＥＤ
、、 ＥＤ−１１、ｐｐ、 ３１３〜３２３，１９６４
．）、Ｓｔ整流器、ＳＣＲ，ＳｔパワーＴＲ８等のディ
スクリート半導体素子に採用されている。このような構
造では、接合両端に逆方向電圧−■が印加されると、前
者においては破線で示すように２層中の空乏層１０の＠
ｔよりも表面ＡＡ’ またはＢＢ’ におけるその大
きさｔ３が大きくなるのに対して、後者では反対に小さ
くなる。そのために５ｉＯｚ膜８と接触する守接合（矢
印で示す部分）の表面電界強度ＥｓｆｌＰ７＠中の電界
強度ＥＢ よりも小さくなる。
第３図は第２図（ａ）の構造をＭＯＳ ＦＥＴのソース
ｉｆｃμドレイン領域に適合するようにアレンジし′！
ｃ構造を示したものである。同図において、表面ＡＡ’
またはＢＢ’はゲートＳｉＯ２膜８に、Ｐ層はＰ−バ
ルク領域１に、Ｎ層の表面に接触する部分領域にソース
またはドレイン領域５にそれぞれ対応している。この場
合、角度αはＯｏくαく９０°でろるが、αが０度に近
いほど電界強度の軽減効果が大きくなることが前記文献
に論じられている。
ｉｆｃμドレイン領域に適合するようにアレンジし′！
ｃ構造を示したものである。同図において、表面ＡＡ’
またはＢＢ’はゲートＳｉＯ２膜８に、Ｐ層はＰ−バ
ルク領域１に、Ｎ層の表面に接触する部分領域にソース
またはドレイン領域５にそれぞれ対応している。この場
合、角度αはＯｏくαく９０°でろるが、αが０度に近
いほど電界強度の軽減効果が大きくなることが前記文献
に論じられている。
本発明は、このポジティブ・ベベル効果’ｅＭＯ３ＦＥ
Ｔのソース・ドレイン領域の不純物プロファイルに導入
ＬｆＣもので、前述したホットエレクトロン効果低減手
段のうちの前者に属するものでろる。
Ｔのソース・ドレイン領域の不純物プロファイルに導入
ＬｆＣもので、前述したホットエレクトロン効果低減手
段のうちの前者に属するものでろる。
次に図面音用いて本発明の火施例を詳細に説明する。
第４図は本発明によるＭＯＳ形電界効果トランジスタの
一例全示す要部断面構成図でるり、前述の図と同一部分
は同−符号全村す。同図においてＮ層５′は、表面がサ
イドウオール５ｉｎ２領域４で覆われ、ゲート電極６と
サイドウオール５ｉ０１領斌４との界面が平面ＧＧ’
と交差する点Ａまたは点Ｂからベベル角α＝４５°を有
しｆｃ領領域して形成されている。
一例全示す要部断面構成図でるり、前述の図と同一部分
は同−符号全村す。同図においてＮ層５′は、表面がサ
イドウオール５ｉｎ２領域４で覆われ、ゲート電極６と
サイドウオール５ｉ０１領斌４との界面が平面ＧＧ’
と交差する点Ａまたは点Ｂからベベル角α＝４５°を有
しｆｃ領領域して形成されている。
このような構成によれば、ゲート電極６の端部のＰＮ接
合およびＡまたはＢ面の電界強度が小さくなり、ホット
キャリア効果が軽減される。この場合の電界強度低減効
果はＮ層５′の不純物濃度には依存しない。したがって
Ｎ層５′は充分に高濃度（例えば約１０２０個／ｍ３〕
にドープ可能となる。そのため、Ｎ層５′ とサイドウ
オールＳｉＯ翼領域４との間の界面準位の影響は少なく
、さらにＮｆ＠５’の電気抵抗も充分に小さくできるの
で、通常のＬＤＤ構造に見られるようなＧｍの劣化を防
ぐことができる。
合およびＡまたはＢ面の電界強度が小さくなり、ホット
キャリア効果が軽減される。この場合の電界強度低減効
果はＮ層５′の不純物濃度には依存しない。したがって
Ｎ層５′は充分に高濃度（例えば約１０２０個／ｍ３〕
にドープ可能となる。そのため、Ｎ層５′ とサイドウ
オールＳｉＯ翼領域４との間の界面準位の影響は少なく
、さらにＮｆ＠５’の電気抵抗も充分に小さくできるの
で、通常のＬＤＤ構造に見られるようなＧｍの劣化を防
ぐことができる。
次に、このように構成されるＭＯＳ形電界効果トランジ
スタの製造方法の一例について説明する。
スタの製造方法の一例について説明する。
まず、第５図（ａ）に示すようにＰ−サブストレイトウ
ニーハフ１上にボロン打込みを行ない、チャンネルドー
プＰ形層１２を形成する。次に熱酸化により表面にゲー
）ＳｉＯ２膜１３全１３し、しかる後、ポリサイド膜る
るいはリフラクトリ−膜をデボジンジョンして形成し、
例えば反応性エツチング（ＲＩＥ）により端部を垂直に
加工したゲート電極１４金形成する。次に同（８）（も
）に示すようにゲート電極１４’（ｉ−マスクとしてこ
のゲート電極１４の平面に対してＣおよびＣ′力方向傾
斜角度αで！ｉａ素をイオンインプラチーショア法によ
りイオン打込みして将来それぞれソース領域１５および
ドレイン領域１６となる領域にＮ層１７を形成する。
ニーハフ１上にボロン打込みを行ない、チャンネルドー
プＰ形層１２を形成する。次に熱酸化により表面にゲー
）ＳｉＯ２膜１３全１３し、しかる後、ポリサイド膜る
るいはリフラクトリ−膜をデボジンジョンして形成し、
例えば反応性エツチング（ＲＩＥ）により端部を垂直に
加工したゲート電極１４金形成する。次に同（８）（も
）に示すようにゲート電極１４’（ｉ−マスクとしてこ
のゲート電極１４の平面に対してＣおよびＣ′力方向傾
斜角度αで！ｉａ素をイオンインプラチーショア法によ
りイオン打込みして将来それぞれソース領域１５および
ドレイン領域１６となる領域にＮ層１７を形成する。
この場合、イオン打込み量Ｂ １０１８〜１０２１個／
α３の範囲とし、打込み角αは８０度以下とする。
α３の範囲とし、打込み角αは８０度以下とする。
通常イオンインプランテーションの斜め打込みについて
はイオンインプランテーションのチャンネリング防止の
ために約７度打込み（α；９０°−７°：８３°）が一
般的に行なわれているが、この場合には更に斜めの打込
みが必要でめり、傾斜角度αは約８０度以下、好ましく
は約４５度が最適でるる。また、イオン打込み量が１０
２０〜１０２１個／ｃｒｎ３の高ｆ３度の打込みの場合
には同図（ｃ）に示すように予めゲート電極１４の側壁
に厚さ１００〜３００Ａ程Ｈｏ薄イ５ｉＯ１膜１８全形
成した後にイオンインブランチ−７ヨン金行なう。
はイオンインプランテーションのチャンネリング防止の
ために約７度打込み（α；９０°−７°：８３°）が一
般的に行なわれているが、この場合には更に斜めの打込
みが必要でめり、傾斜角度αは約８０度以下、好ましく
は約４５度が最適でるる。また、イオン打込み量が１０
２０〜１０２１個／ｃｒｎ３の高ｆ３度の打込みの場合
には同図（ｃ）に示すように予めゲート電極１４の側壁
に厚さ１００〜３００Ａ程Ｈｏ薄イ５ｉＯ１膜１８全形
成した後にイオンインブランチ−７ヨン金行なう。
この場合、イオンインプランテーションの深すμチャン
ネルドープＰ形層１２の深さよりも浅いかめるいはほぼ
同程度とする。次に同図（ｄ）に示すように全表面にＬ
ＰＣＶＤ法によりＳ ｉ（ｈ膜１９全約０．１μｍ程度
の厚ぢにデボジンジョンして形成した後、例えば反応性
イオンエツチング（ＲＩＥ）法によりゲート電極１４の
側壁部にサイドフォール５ｉｎｓ膜２０全形成する。次
に同図（ｅ）に示すようにこのサイドウオールＳｔｏ［
膜２ｏをマスクとしてこのゲート電極１４の平面に対し
て直角方向に砒素のイオン打込み全行なってソース領域
１５およびドレイン領域１６の両者にＮ＋層２′１ｔ−
形成する。この場合、イオン打込み量は１０２０個／ｃ
１ｎ３以上とし、チャンネルドープＰ形層１２よりも深
く打込む。次に同図（ｆ）に示すようにゲート電極１４
およびＮ”／１ｆｆｉ２１上に例えばタングステンなど
のリフラフ） ＩＪ−金Ｍ膜２２′ｔ−選択的にデボジ
ンジョンさせて低抵抗化させて完成する。これにより第
４図に示したようなポジティブ・ベベル構造の不紳物プ
ロファイルを有するソース・ドレイン領域が形成できる
。
ネルドープＰ形層１２の深さよりも浅いかめるいはほぼ
同程度とする。次に同図（ｄ）に示すように全表面にＬ
ＰＣＶＤ法によりＳ ｉ（ｈ膜１９全約０．１μｍ程度
の厚ぢにデボジンジョンして形成した後、例えば反応性
イオンエツチング（ＲＩＥ）法によりゲート電極１４の
側壁部にサイドフォール５ｉｎｓ膜２０全形成する。次
に同図（ｅ）に示すようにこのサイドウオールＳｔｏ［
膜２ｏをマスクとしてこのゲート電極１４の平面に対し
て直角方向に砒素のイオン打込み全行なってソース領域
１５およびドレイン領域１６の両者にＮ＋層２′１ｔ−
形成する。この場合、イオン打込み量は１０２０個／ｃ
１ｎ３以上とし、チャンネルドープＰ形層１２よりも深
く打込む。次に同図（ｆ）に示すようにゲート電極１４
およびＮ”／１ｆｆｉ２１上に例えばタングステンなど
のリフラフ） ＩＪ−金Ｍ膜２２′ｔ−選択的にデボジ
ンジョンさせて低抵抗化させて完成する。これにより第
４図に示したようなポジティブ・ベベル構造の不紳物プ
ロファイルを有するソース・ドレイン領域が形成できる
。
以上説明したように本発明によれば、Ｎチャンネル １
ＶＩＯ８ＦＥＴのソース・ドレイン領域の不純物ドーピ
ングプロファイルを、ゲート電極とサイドウオール５ｉ
Ｏｚ層との界面においてポジティブ・ベベル構造とした
ことにより、ゲートＳｉｇｈ膜に接触するＰＮ接合の電
界強度全低下させることができるため、ショートチャン
ネル化に伴なうホットエレクトロン効果全軽減させるこ
とによって生じるＭＯＳ ＦＥＴ （１）駆動能力Ｇｍ
の低下全抑止することができる。また、本発明による製
造方法によれば、ゲート電極全マスクとして斜め方向か
らイオンインプランテーションを行なった後、ゲート電
極端にサイドウオールＳｔｏｗ膜全形成する手法を用い
ることにより、前述したポジティブ・ベベル構造の不純
物ドーピングプロファイルが容易に形成できるなどの極
めて優れ之効果が得られる。
ＶＩＯ８ＦＥＴのソース・ドレイン領域の不純物ドーピ
ングプロファイルを、ゲート電極とサイドウオール５ｉ
Ｏｚ層との界面においてポジティブ・ベベル構造とした
ことにより、ゲートＳｉｇｈ膜に接触するＰＮ接合の電
界強度全低下させることができるため、ショートチャン
ネル化に伴なうホットエレクトロン効果全軽減させるこ
とによって生じるＭＯＳ ＦＥＴ （１）駆動能力Ｇｍ
の低下全抑止することができる。また、本発明による製
造方法によれば、ゲート電極全マスクとして斜め方向か
らイオンインプランテーションを行なった後、ゲート電
極端にサイドウオールＳｔｏｗ膜全形成する手法を用い
ることにより、前述したポジティブ・ベベル構造の不純
物ドーピングプロファイルが容易に形成できるなどの極
めて優れ之効果が得られる。
第１図はＮチャンネルへｆＬＯ８形電界効果トランジス
タにおいてホットエレクトロン効果を低減する構造の従
来例を示す断面図、第２図（ａ）および（ｂ）はポジテ
ィブベベルおよびネガティブベベル構造を説明する１ζ
めの図、＃￥３図は第２図（ａ）の構造を第１図のノー
スま友はドレイン領域に適合するよ。 うにアレンジした構造を示す図、第４図は本発明による
ＭＯＳ形電界効果トランジスタの一例を示す断面図、第
５図（ａ）〜（ｆ）は本発明によるＭＯＳ形電界効果ト
ランジスタの製造方法の一例全説明するための断面工程
図でるる。 １・・・・Ｐ−バルク領域、２・・・・Ｎ＋ンソー領域
、３・・・・Ｎ＋ドレイン領域、４・・・・サイドウオ
ール５ｉ０２領域、５′ ・・・・８層、６・拳・・ゲ
ート電極、Ｔ・・・・チャン不ルドープＰ形層、８・・
・・ゲー）Ｓｉ（ｈ膜、１０・・φ争空乏層、１１・・
・・Ｐ−サブストレイトウェーハ、１２・・・・チャン
ネルドープＰ形層、１３・・・・ゲート５１０２膜、１
４・・・婚ゲート電極、１５・・・・ソース領域、１６
・・・・ドレイン領域、１７・嗜・・ＮＪ＃、 １８
．１９・−・５ｉＯｚ膜、２０・・・ψサイドフォール
５ｔ（ｈ膜、２１・・・・Ｎ勺Ｌ２２・・・・リフラク
トリ−金属膜。 第１図 第２図 一υ 第３図 第４図 第５図
タにおいてホットエレクトロン効果を低減する構造の従
来例を示す断面図、第２図（ａ）および（ｂ）はポジテ
ィブベベルおよびネガティブベベル構造を説明する１ζ
めの図、＃￥３図は第２図（ａ）の構造を第１図のノー
スま友はドレイン領域に適合するよ。 うにアレンジした構造を示す図、第４図は本発明による
ＭＯＳ形電界効果トランジスタの一例を示す断面図、第
５図（ａ）〜（ｆ）は本発明によるＭＯＳ形電界効果ト
ランジスタの製造方法の一例全説明するための断面工程
図でるる。 １・・・・Ｐ−バルク領域、２・・・・Ｎ＋ンソー領域
、３・・・・Ｎ＋ドレイン領域、４・・・・サイドウオ
ール５ｉ０２領域、５′ ・・・・８層、６・拳・・ゲ
ート電極、Ｔ・・・・チャン不ルドープＰ形層、８・・
・・ゲー）Ｓｉ（ｈ膜、１０・・φ争空乏層、１１・・
・・Ｐ−サブストレイトウェーハ、１２・・・・チャン
ネルドープＰ形層、１３・・・・ゲート５１０２膜、１
４・・・婚ゲート電極、１５・・・・ソース領域、１６
・・・・ドレイン領域、１７・嗜・・ＮＪ＃、 １８
．１９・−・５ｉＯｚ膜、２０・・・ψサイドフォール
５ｔ（ｈ膜、２１・・・・Ｎ勺Ｌ２２・・・・リフラク
トリ−金属膜。 第１図 第２図 一υ 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、ソース・ドレイン領域が、ゲート電極とそのサイド
ウォールをなすＳｉＯ＿２膜との界面領域下においてポ
ジテイブ・ベベル構造の不純物ドーピングプロファイル
を有することを特徴としたＮチャンネル形のＭＯＳ形電
界効果トランジスタ。 ２、半導体基板上にゲート電極を形成し、このゲート電
極をマスクとして当該ゲート電極の外周斜め方向からイ
オンインプランテーシヨンを行なうことによりゲート電
極外縁部下の半導体基板にポジティブ・ベベル構造の不
純物プロファイルを有するソース・ドレイン領域を形成
した後、当該ゲート電極の外縁部にサイドウォールＳｉ
Ｏ＿２膜を形成したことを特徴とするＮチャンネル形の
ＭＯＳ形電界効果トランジスタの製造方法。 ３、前記斜め方向の角度を８０度以下としたことを特徴
とする特許請求の範囲第２項記載のＮチャンネル形のＭ
ＯＳ形電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18260484A JPS6161465A (ja) | 1984-09-03 | 1984-09-03 | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18260484A JPS6161465A (ja) | 1984-09-03 | 1984-09-03 | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161465A true JPS6161465A (ja) | 1986-03-29 |
Family
ID=16121189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18260484A Pending JPS6161465A (ja) | 1984-09-03 | 1984-09-03 | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161465A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02310931A (ja) * | 1989-05-25 | 1990-12-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH03138951A (ja) * | 1989-10-24 | 1991-06-13 | Matsushita Electric Ind Co Ltd | Ｍｏｓ形トランジスタの製造方法 |
| FR2709378A1 (fr) * | 1993-01-29 | 1995-03-03 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour la fabrication d'un tel transistor. |
| US5471073A (en) * | 1993-01-29 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor and method for producing the field effect transistor |
| GB2282262B (en) * | 1993-01-29 | 1997-04-23 | Mitsubishi Electric Corp | Field effect transistor and method for producing the field effect transistor |
-
1984
- 1984-09-03 JP JP18260484A patent/JPS6161465A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02310931A (ja) * | 1989-05-25 | 1990-12-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH03138951A (ja) * | 1989-10-24 | 1991-06-13 | Matsushita Electric Ind Co Ltd | Ｍｏｓ形トランジスタの製造方法 |
| FR2709378A1 (fr) * | 1993-01-29 | 1995-03-03 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour la fabrication d'un tel transistor. |
| US5471073A (en) * | 1993-01-29 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor and method for producing the field effect transistor |
| GB2282262B (en) * | 1993-01-29 | 1997-04-23 | Mitsubishi Electric Corp | Field effect transistor and method for producing the field effect transistor |
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