JPH0982726A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0982726A JPH0982726A JP7233623A JP23362395A JPH0982726A JP H0982726 A JPH0982726 A JP H0982726A JP 7233623 A JP7233623 A JP 7233623A JP 23362395 A JP23362395 A JP 23362395A JP H0982726 A JPH0982726 A JP H0982726A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 149
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000005468 ion implantation Methods 0.000 claims abstract description 94
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 238000005520 cutting process Methods 0.000 claims abstract description 6
- 239000003870 refractory metal Substances 0.000 claims description 72
- 150000002500 ions Chemical class 0.000 claims description 16
- 230000005465 channeling Effects 0.000 abstract description 25
- 230000000694 effects Effects 0.000 abstract description 19
- 239000002184 metal Substances 0.000 abstract description 6
- 238000002844 melting Methods 0.000 abstract description 4
- 230000008018 melting Effects 0.000 abstract description 3
- 235000012431 wafers Nutrition 0.000 description 116
- 108091006146 Channels Proteins 0.000 description 23
- 239000013078 crystal Substances 0.000 description 22
- 239000000758 substrate Substances 0.000 description 11
- 238000010884 ion-beam technique Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 半導体ウエハにチャネル層を形成し、該半導
体ウエハ上に高融点金属ゲートを形成し、該高融点金属
ゲートをマスクとしてイオン注入により不純物層を形成
する方法において、チャネリングを防止し、短チャネル
効果を抑制する。 【解決手段】 半導体ウエハ４を、インゴット１の（１
００）面を、該インゴット１のオリフラ２〔０１／１〕
方向から、（１００）面上でφ傾けた方向を軸として、
θ傾斜させてできた面３に沿って、上記インゴット１か
ら切り出して形成し、イオン注入は、上記半導体ウエハ
４表面と垂直な方向から行なう。
体ウエハ上に高融点金属ゲートを形成し、該高融点金属
ゲートをマスクとしてイオン注入により不純物層を形成
する方法において、チャネリングを防止し、短チャネル
効果を抑制する。 【解決手段】 半導体ウエハ４を、インゴット１の（１
００）面を、該インゴット１のオリフラ２〔０１／１〕
方向から、（１００）面上でφ傾けた方向を軸として、
θ傾斜させてできた面３に沿って、上記インゴット１か
ら切り出して形成し、イオン注入は、上記半導体ウエハ
４表面と垂直な方向から行なう。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、特にセルフアライメントゲート電界効果形
トランジスタ（以下、ＳＡＧＦＥＴと称す）におけるイ
オン注入方法に関するものである。
方法に関し、特にセルフアライメントゲート電界効果形
トランジスタ（以下、ＳＡＧＦＥＴと称す）におけるイ
オン注入方法に関するものである。
【０００２】
【従来の技術】図１０は、従来のＳＡＧＦＥＴプロセス
フローを示す断面図である。図において、１０は半導体
基板、５は高融点金属ゲート、７はｎ型チャネル層、８
はｎ型チャネル層７よりも高濃度なｎ+ 層、１１はオー
ミック電極である。
フローを示す断面図である。図において、１０は半導体
基板、５は高融点金属ゲート、７はｎ型チャネル層、８
はｎ型チャネル層７よりも高濃度なｎ+ 層、１１はオー
ミック電極である。
【０００３】従来のＳＡＧＦＥＴの製造方法を、以下に
説明する。図１０(a) に示すように、半導体基板１０に
レジストをマスクに選択的にイオン注入し、ｎ層７を形
成した後、該ｎ層７上に高融点金属ゲート５を形成す
る。次に上記高融点金属ゲート５とレジストをマスクに
イオン注入によりｎ+ 層８を形成する（図１０(b) ）。
次に上記ｎ+ 層８上にオーミック電極１１を形成する
（図１０(c) ）。
説明する。図１０(a) に示すように、半導体基板１０に
レジストをマスクに選択的にイオン注入し、ｎ層７を形
成した後、該ｎ層７上に高融点金属ゲート５を形成す
る。次に上記高融点金属ゲート５とレジストをマスクに
イオン注入によりｎ+ 層８を形成する（図１０(b) ）。
次に上記ｎ+ 層８上にオーミック電極１１を形成する
（図１０(c) ）。
【０００４】また、図１１は、従来のＬＤＤ(Lightly D
oped Drain) 構造のＳＡＧＦＥＴプロセスフローを示す
断面図である。図において、図１０と同一符号は同一又
は相当する部分を示し、１２はｎ層７よりも高濃度で、
ｎ+ 層８よりも低濃度なｎ’層、１３はサイドウォール
である。
oped Drain) 構造のＳＡＧＦＥＴプロセスフローを示す
断面図である。図において、図１０と同一符号は同一又
は相当する部分を示し、１２はｎ層７よりも高濃度で、
ｎ+ 層８よりも低濃度なｎ’層、１３はサイドウォール
である。
【０００５】次に、従来のＬＤＤ構造のＳＡＧＦＥＴの
製造方法を、以下に説明する。図１１(a) に示すよう
に、半導体基板１０にレジストをマスクに選択的にイオ
ン注入し、ｎ層７を形成した後、該ｎ層７上に高融点金
属ゲート５を形成する。次に上記高融点金属ゲート５と
レジストをマスクにイオン注入によりｎ’層１２を形成
する（図１１(b) ）。次にサイドウォール１３を形成し
た後（図１１(c)）、サイドウォール１３及びレジスト
をマスクにイオン注入によりｎ+ 層８を形成する（図１
１(d) ）。次にｎ+ 層８上に、オーミック電極１１を形
成する（図１１(e) ）。
製造方法を、以下に説明する。図１１(a) に示すよう
に、半導体基板１０にレジストをマスクに選択的にイオ
ン注入し、ｎ層７を形成した後、該ｎ層７上に高融点金
属ゲート５を形成する。次に上記高融点金属ゲート５と
レジストをマスクにイオン注入によりｎ’層１２を形成
する（図１１(b) ）。次にサイドウォール１３を形成し
た後（図１１(c)）、サイドウォール１３及びレジスト
をマスクにイオン注入によりｎ+ 層８を形成する（図１
１(d) ）。次にｎ+ 層８上に、オーミック電極１１を形
成する（図１１(e) ）。
【０００６】上述した従来のＳＡＧＦＥＴ又はＬＤＤ構
造のＳＡＧＦＥＴの製造方法においては、ｎ層７，ｎ+
層８，ｎ’層１２等のイオン注入層を形成する際、半導
体ウエハに対して垂直方向からイオン注入を行うとチャ
ネリングが発生する。ここでチャネリングとは半導体ウ
エハのような結晶構造物に対してイオン注入を行う際、
結晶軸，または結晶面に沿ってイオンを照射すると、直
進性の強いイオンが、結晶中の原子核や電子と衝突を起
こすことなく結晶内部の深いところまで侵入することと
なる現象をいう。チャネリングが発生すると深さ方向の
制御性が困難となり、イオン分布にムラができることと
なる。
造のＳＡＧＦＥＴの製造方法においては、ｎ層７，ｎ+
層８，ｎ’層１２等のイオン注入層を形成する際、半導
体ウエハに対して垂直方向からイオン注入を行うとチャ
ネリングが発生する。ここでチャネリングとは半導体ウ
エハのような結晶構造物に対してイオン注入を行う際、
結晶軸，または結晶面に沿ってイオンを照射すると、直
進性の強いイオンが、結晶中の原子核や電子と衝突を起
こすことなく結晶内部の深いところまで侵入することと
なる現象をいう。チャネリングが発生すると深さ方向の
制御性が困難となり、イオン分布にムラができることと
なる。
【０００７】従来、このチャネリングを防ぐ方法とし
て、以下のようなものがあった。図１２は従来のイオン
注入方法を示す図であり、図において、４は半導体ウエ
ハ、２はオリエンテーションフラット（orientation fl
at, 以下オリフラと称す。）を示す。図１２のように半
導体ウエハ４のオリフラ２を、基準位置から、その面中
心を軸として一定角度φ（オリフラ角）回転させ、か
つ、該半導体ウエハ４を角度θ（ティルト角）傾斜させ
て該半導体ウエハ４を設置し、上記イオン注入は、該半
導体ウエハ４面の法線と該半導体ウエハ４面に達するイ
オンビームの注入方向９のなす角度がθとなるように行
なっている。このように、イオンの注入を上記半導体ウ
エハ表面に対して垂直方向からではなく斜め方向から行
うことで、該半導体ウエハの結晶軸，または結晶面に沿
ってではなくイオン注入を行うことができ、上記のよう
なチャネリングを防ぐことができる。
て、以下のようなものがあった。図１２は従来のイオン
注入方法を示す図であり、図において、４は半導体ウエ
ハ、２はオリエンテーションフラット（orientation fl
at, 以下オリフラと称す。）を示す。図１２のように半
導体ウエハ４のオリフラ２を、基準位置から、その面中
心を軸として一定角度φ（オリフラ角）回転させ、か
つ、該半導体ウエハ４を角度θ（ティルト角）傾斜させ
て該半導体ウエハ４を設置し、上記イオン注入は、該半
導体ウエハ４面の法線と該半導体ウエハ４面に達するイ
オンビームの注入方向９のなす角度がθとなるように行
なっている。このように、イオンの注入を上記半導体ウ
エハ表面に対して垂直方向からではなく斜め方向から行
うことで、該半導体ウエハの結晶軸，または結晶面に沿
ってではなくイオン注入を行うことができ、上記のよう
なチャネリングを防ぐことができる。
【０００８】なお、ＧａＡｓ基板を用いた場合、オリフ
ラ角２３°，ティルト角７〜１０°でイオン注入するの
が、チャネリングを防ぐのに最も適している。
ラ角２３°，ティルト角７〜１０°でイオン注入するの
が、チャネリングを防ぐのに最も適している。
【０００９】
【発明が解決しようとする課題】従来の高融点金属ゲー
ト形成後のｎ+ 層８形成、あるいはＬＤＤ構造ＳＡＧＦ
ＥＴの場合のｎ’層１２形成は、以上のような方法によ
って行っていたので、チャネリングを防ぐことはでき
る。しかし、図１３(a) のように、イオンが上記高融点
金属ゲート５の下にまで周り込む部分ができ、その結
果、図１３(b) のように、高融点金属ゲート５下のｎ層
７が、ｎ+ 層８形成の際に侵食され、短チャネル効果が
発生するという問題があった。
ト形成後のｎ+ 層８形成、あるいはＬＤＤ構造ＳＡＧＦ
ＥＴの場合のｎ’層１２形成は、以上のような方法によ
って行っていたので、チャネリングを防ぐことはでき
る。しかし、図１３(a) のように、イオンが上記高融点
金属ゲート５の下にまで周り込む部分ができ、その結
果、図１３(b) のように、高融点金属ゲート５下のｎ層
７が、ｎ+ 層８形成の際に侵食され、短チャネル効果が
発生するという問題があった。
【００１０】この発明は上記のような問題点を解決する
ためになされたもので、チャネリングが発生することな
く、かつ短チャネル効果を抑えることができる半導体装
置の製造方法を提供することを目的とする。
ためになされたもので、チャネリングが発生することな
く、かつ短チャネル効果を抑えることができる半導体装
置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、インゴットの（１００）面を、該イン
ゴットのオリフラの方向である〔０１／１〕方向から
（１００）面上で角度φ傾けた方向を軸として、角度θ
傾斜させた面に沿って、上記インゴットから切り出して
半導体ウエハを形成する工程と、該半導体ウエハにチャ
ネル層を形成した後、該半導体ウエハ上に高融点金属ゲ
ートを形成する工程と、該高融点金属ゲートをマスクと
して、上記半導体ウエハ表面と垂直な方向からイオン注
入を行ない、不純物層を形成する工程とを含むものであ
る。
置の製造方法は、インゴットの（１００）面を、該イン
ゴットのオリフラの方向である〔０１／１〕方向から
（１００）面上で角度φ傾けた方向を軸として、角度θ
傾斜させた面に沿って、上記インゴットから切り出して
半導体ウエハを形成する工程と、該半導体ウエハにチャ
ネル層を形成した後、該半導体ウエハ上に高融点金属ゲ
ートを形成する工程と、該高融点金属ゲートをマスクと
して、上記半導体ウエハ表面と垂直な方向からイオン注
入を行ない、不純物層を形成する工程とを含むものであ
る。
【００１２】なお、上述した〔０１／１〕方向とは、
【００１３】
【数１】
【００１４】を表したものであり、本明細書の他の部分
の記載においても、括弧“〔 〕”内に記載した記号
“／”は、バーを示すものである。
の記載においても、括弧“〔 〕”内に記載した記号
“／”は、バーを示すものである。
【００１５】また、この発明に係る半導体装置の製造方
法は、半導体ウエハにチャネル層を形成する工程と、該
半導体ウエハ上に高融点金属ゲートを、該半導体ウエハ
（１００）面上で、〔０／１／１〕方向から角度φ傾け
た方向に形成する工程と、上記半導体ウエハを、イオン
注入方向に垂直な平面から、該イオン注入方向に垂直な
平面上の上記高融点金属ゲート形成方向に垂直な一つの
直線を軸として、角度θ傾けた状態で設置し、上記高融
点金属ゲートをマスクとしてイオン注入を行ない、不純
物層を形成する工程とを含むものである。
法は、半導体ウエハにチャネル層を形成する工程と、該
半導体ウエハ上に高融点金属ゲートを、該半導体ウエハ
（１００）面上で、〔０／１／１〕方向から角度φ傾け
た方向に形成する工程と、上記半導体ウエハを、イオン
注入方向に垂直な平面から、該イオン注入方向に垂直な
平面上の上記高融点金属ゲート形成方向に垂直な一つの
直線を軸として、角度θ傾けた状態で設置し、上記高融
点金属ゲートをマスクとしてイオン注入を行ない、不純
物層を形成する工程とを含むものである。
【００１６】また、この発明に係る半導体装置の製造方
法は、半導体ウエハにチャネル層を形成する工程と、該
半導体ウエハ上にオリフラを、該半導体ウエハ（１０
０）面上で〔０１／１〕方向から角度φ傾けた方向に形
成する工程と、該半導体ウエハ上に高融点金属ゲート
を、該半導体ウエハ表面におけるオリフラ方向と垂直な
方向に形成する工程と、上記半導体ウエハを、イオン注
入方向に垂直な平面から、該イオン注入方向に垂直な平
面上のオリフラ方向を軸として、角度θ傾けた状態で設
置し、上記高融点金属ゲートをマスクとしてイオン注入
を行ない、不純物層を形成する工程とを含むものであ
る。
法は、半導体ウエハにチャネル層を形成する工程と、該
半導体ウエハ上にオリフラを、該半導体ウエハ（１０
０）面上で〔０１／１〕方向から角度φ傾けた方向に形
成する工程と、該半導体ウエハ上に高融点金属ゲート
を、該半導体ウエハ表面におけるオリフラ方向と垂直な
方向に形成する工程と、上記半導体ウエハを、イオン注
入方向に垂直な平面から、該イオン注入方向に垂直な平
面上のオリフラ方向を軸として、角度θ傾けた状態で設
置し、上記高融点金属ゲートをマスクとしてイオン注入
を行ない、不純物層を形成する工程とを含むものであ
る。
【００１７】また、この発明に係る半導体装置の製造方
法は、インゴットの（１００）面を、〔０１１〕方向を
軸として角度θx 傾けてできた面に沿って、上記インゴ
ットから切り出して半導体ウエハを形成する工程と、該
半導体ウエハにチャネル層を形成した後、高融点金属ゲ
ートを、該半導体ウエハ表面におけるオリフラと垂直な
方向に形成する工程と、上記半導体ウエハを、イオン注
入方向に垂直な平面から、該イオン注入方向に垂直な平
面上のオリフラ方向を軸として、角度θy 傾けた状態で
設置し、上記高融点金属ゲートをマスクとしてイオン注
入を行ない、不純物層を形成する工程とを含むものであ
る。
法は、インゴットの（１００）面を、〔０１１〕方向を
軸として角度θx 傾けてできた面に沿って、上記インゴ
ットから切り出して半導体ウエハを形成する工程と、該
半導体ウエハにチャネル層を形成した後、高融点金属ゲ
ートを、該半導体ウエハ表面におけるオリフラと垂直な
方向に形成する工程と、上記半導体ウエハを、イオン注
入方向に垂直な平面から、該イオン注入方向に垂直な平
面上のオリフラ方向を軸として、角度θy 傾けた状態で
設置し、上記高融点金属ゲートをマスクとしてイオン注
入を行ない、不純物層を形成する工程とを含むものであ
る。
【００１８】また、この発明に係る半導体装置の製造方
法は、半導体ウエハにチャネル層を形成する工程と、該
半導体ウエハ上に、高融点金属ゲートの側壁面が、イオ
ン注入の際のイオン注入方向と平行となるように、上記
半導体ウエハ表面に対し所定角度傾斜させて高融点金属
ゲートを形成する工程と、該高融点金属ゲートをマスク
として、ウエハ表面に対して所定角度傾斜した方向から
イオン注入を行ない、不純物層を形成する工程とを含む
ものである。
法は、半導体ウエハにチャネル層を形成する工程と、該
半導体ウエハ上に、高融点金属ゲートの側壁面が、イオ
ン注入の際のイオン注入方向と平行となるように、上記
半導体ウエハ表面に対し所定角度傾斜させて高融点金属
ゲートを形成する工程と、該高融点金属ゲートをマスク
として、ウエハ表面に対して所定角度傾斜した方向から
イオン注入を行ない、不純物層を形成する工程とを含む
ものである。
【００１９】
実施の形態１．本発明の実施の形態１による半導体装置
の製造方法は、図１によれば、インゴット１の（１０
０）面を、該インゴット１のオリフラ２の方向である
〔０１／１〕方向から（１００）面上で角度φ傾けた方
向を軸として、角度θ傾斜させた面に沿って、上記イン
ゴット１から切り出して半導体ウエハ４を形成する工程
と、該半導体ウエハ４にチャネル層を形成した後、該半
導体ウエハ４上に高融点金属ゲート５を形成する工程
と、該高融点金属ゲート５をマスクとして、上記半導体
ウエハ４表面と垂直な方向からイオン注入を行ない、不
純物層を形成する工程とを含むというものであり、これ
により、チャネリングを防止し、かつ短チャネル効果を
抑制することができるものである。
の製造方法は、図１によれば、インゴット１の（１０
０）面を、該インゴット１のオリフラ２の方向である
〔０１／１〕方向から（１００）面上で角度φ傾けた方
向を軸として、角度θ傾斜させた面に沿って、上記イン
ゴット１から切り出して半導体ウエハ４を形成する工程
と、該半導体ウエハ４にチャネル層を形成した後、該半
導体ウエハ４上に高融点金属ゲート５を形成する工程
と、該高融点金属ゲート５をマスクとして、上記半導体
ウエハ４表面と垂直な方向からイオン注入を行ない、不
純物層を形成する工程とを含むというものであり、これ
により、チャネリングを防止し、かつ短チャネル効果を
抑制することができるものである。
【００２０】即ち、図１において、ＧａＡｓ等からなる
インゴット１から半導体ウエハ４を切り出す際、該半導
体ウエハ切り出し面３は、上記インゴット１の（１０
０）面を、上記インゴット１のオリフラ２の〔０１／
１〕方向から、（１００）面上で角度φ傾けた方向を軸
として、角度θ傾斜させてできた面とするものである。
図２において、ウエハ表面は矢印６の方向（基板オフ方
向）に向かって（１００）面から角度θ傾斜している。
また、図３に示すように、半導体ウエハ４上に高融点金
属ゲート５を形成した後ｎ+ 層８を形成する際のイオン
注入は、上記半導体ウエハ４面と垂直な方向から行うも
のである。
インゴット１から半導体ウエハ４を切り出す際、該半導
体ウエハ切り出し面３は、上記インゴット１の（１０
０）面を、上記インゴット１のオリフラ２の〔０１／
１〕方向から、（１００）面上で角度φ傾けた方向を軸
として、角度θ傾斜させてできた面とするものである。
図２において、ウエハ表面は矢印６の方向（基板オフ方
向）に向かって（１００）面から角度θ傾斜している。
また、図３に示すように、半導体ウエハ４上に高融点金
属ゲート５を形成した後ｎ+ 層８を形成する際のイオン
注入は、上記半導体ウエハ４面と垂直な方向から行うも
のである。
【００２１】このように本発明の実施の形態１では、高
融点金属ゲート５をマスクとしてイオン注入によりｎ+
層８を形成する際、イオンビームの半導体ウエハ４に対
する進入角度は、該半導体ウエハ４に対して垂直方向で
あるにもかかわらず、上記イオンビームは、上記半導体
ウエハ４の結晶面，または結晶軸に沿うことはない。従
って、その注入イオンは、結晶中の原子核や電子と衝突
する確率が高くなり、チャネリングを防ぐことができ
る。またＧａＡｓ基板を用いた場合、φを２３°，θを
７〜１０°として形成された半導体ウエハを用いて高濃
度拡散層を形成するのが、チャネリングを防ぐのに最も
適している。
融点金属ゲート５をマスクとしてイオン注入によりｎ+
層８を形成する際、イオンビームの半導体ウエハ４に対
する進入角度は、該半導体ウエハ４に対して垂直方向で
あるにもかかわらず、上記イオンビームは、上記半導体
ウエハ４の結晶面，または結晶軸に沿うことはない。従
って、その注入イオンは、結晶中の原子核や電子と衝突
する確率が高くなり、チャネリングを防ぐことができ
る。またＧａＡｓ基板を用いた場合、φを２３°，θを
７〜１０°として形成された半導体ウエハを用いて高濃
度拡散層を形成するのが、チャネリングを防ぐのに最も
適している。
【００２２】また、イオン注入の際のイオンビームの半
導体ウエハ４に対する進入角度は、該半導体ウエハ４に
対して垂直な方向からであるので、上記高融点金属ゲー
ト５の側壁部は、イオンビームの注入方向に対して平行
な方向に位置することとなる。従って、ｎ+ 層８形成の
際の、ｎ+ イオンの高融点金属ゲート５下への周り込み
を低減することができ、短チャネル効果を抑えることが
できる。
導体ウエハ４に対する進入角度は、該半導体ウエハ４に
対して垂直な方向からであるので、上記高融点金属ゲー
ト５の側壁部は、イオンビームの注入方向に対して平行
な方向に位置することとなる。従って、ｎ+ 層８形成の
際の、ｎ+ イオンの高融点金属ゲート５下への周り込み
を低減することができ、短チャネル効果を抑えることが
できる。
【００２３】なお、本発明の実施の形態１においては、
ｎ+ 層形成の際のイオン注入方法について説明したが、
ＬＤＤ構造ＳＡＧＦＥＴのｎ’層の形成においても、同
様の効果を有するものである。
ｎ+ 層形成の際のイオン注入方法について説明したが、
ＬＤＤ構造ＳＡＧＦＥＴのｎ’層の形成においても、同
様の効果を有するものである。
【００２４】また、本発明の実施の形態１においては、
インゴットの切り出し面を（１００）面としたが、これ
は（１００）面と等価な面としてもよい。また（１１
１）面等の結晶面としてもよい。
インゴットの切り出し面を（１００）面としたが、これ
は（１００）面と等価な面としてもよい。また（１１
１）面等の結晶面としてもよい。
【００２５】また、本発明の実施の形態１においては、
インゴットの切り出し面を（１００）面とした場合、オ
リフラ方向を〔０１／１〕方向としたが、これは〔０１
／１〕方向と等価な方向としてもよい。
インゴットの切り出し面を（１００）面とした場合、オ
リフラ方向を〔０１／１〕方向としたが、これは〔０１
／１〕方向と等価な方向としてもよい。
【００２６】実施の形態２．本発明の実施の形態２によ
る半導体装置の製造方法は、図４によれば、半導体ウエ
ハにチャネル層を形成する工程と、該半導体ウエハ４上
に高融点金属ゲート５１を、該半導体ウエハ４（１０
０）面上で、〔０／１／１〕方向から角度φ傾けた方向
３０に形成する工程と、上記半導体ウエハ４を、イオン
注入方向９に垂直な平面から、該イオン注入方向９に垂
直な平面上の上記高融点金属ゲート５１形成方向に垂直
な一つの直線を軸として、角度θ傾けた状態で設置し、
上記高融点金属ゲート５１をマスクとしてイオン注入を
行ない、不純物層を形成する工程とを含むというもので
あり、これにより、チャネリングを防止し、かつ短チャ
ネル効果を抑制することができるものである。
る半導体装置の製造方法は、図４によれば、半導体ウエ
ハにチャネル層を形成する工程と、該半導体ウエハ４上
に高融点金属ゲート５１を、該半導体ウエハ４（１０
０）面上で、〔０／１／１〕方向から角度φ傾けた方向
３０に形成する工程と、上記半導体ウエハ４を、イオン
注入方向９に垂直な平面から、該イオン注入方向９に垂
直な平面上の上記高融点金属ゲート５１形成方向に垂直
な一つの直線を軸として、角度θ傾けた状態で設置し、
上記高融点金属ゲート５１をマスクとしてイオン注入を
行ない、不純物層を形成する工程とを含むというもので
あり、これにより、チャネリングを防止し、かつ短チャ
ネル効果を抑制することができるものである。
【００２７】即ち、図４において、高融点金属ゲート５
１は、半導体ウエハ４上に、該半導体ウエハ４表面にお
けるオリフラ２と垂直な方向から、オリフラ角回転方向
４０とは逆方向にφ傾けた方向３０に形成されたもので
ある。また、そのイオン注入方法は、上記半導体ウエハ
４のオリフラ２を、基準位置から該半導体ウエハの面中
心を軸として図４中の矢印４０の方向に一定角度φ（オ
リフラ角）回転させ、かつ該半導体ウエハを、オリフラ
方向である〔０１／１〕方向から（１００）面内におい
て角度φ傾けた直線を軸として角度θ（ティルト角）傾
斜させて該半導体ウエハ４を設置し、上記イオン注入
は、上記半導体ウエハ４面の法線と該ウエハ４面に達す
るイオンビームのなす角度がθとなるようにして行うも
のである。
１は、半導体ウエハ４上に、該半導体ウエハ４表面にお
けるオリフラ２と垂直な方向から、オリフラ角回転方向
４０とは逆方向にφ傾けた方向３０に形成されたもので
ある。また、そのイオン注入方法は、上記半導体ウエハ
４のオリフラ２を、基準位置から該半導体ウエハの面中
心を軸として図４中の矢印４０の方向に一定角度φ（オ
リフラ角）回転させ、かつ該半導体ウエハを、オリフラ
方向である〔０１／１〕方向から（１００）面内におい
て角度φ傾けた直線を軸として角度θ（ティルト角）傾
斜させて該半導体ウエハ４を設置し、上記イオン注入
は、上記半導体ウエハ４面の法線と該ウエハ４面に達す
るイオンビームのなす角度がθとなるようにして行うも
のである。
【００２８】このように本発明の実施の形態２では、イ
オン注入を上記半導体ウエハ４表面に対して垂直方向か
らではなく、斜め方向から行うようにしているので、該
半導体ウエハの結晶軸，または結晶面に沿ってではなく
イオン注入を行うことができ、チャネリングを防ぐこと
ができる。ＧａＡｓ基板を用いた場合、φを２３°，θ
を７〜１０°でイオン注入を行なうのが、チャネリング
を防ぐのに最も適している。
オン注入を上記半導体ウエハ４表面に対して垂直方向か
らではなく、斜め方向から行うようにしているので、該
半導体ウエハの結晶軸，または結晶面に沿ってではなく
イオン注入を行うことができ、チャネリングを防ぐこと
ができる。ＧａＡｓ基板を用いた場合、φを２３°，θ
を７〜１０°でイオン注入を行なうのが、チャネリング
を防ぐのに最も適している。
【００２９】また、高融点金属ゲート５１は、予め半導
体ウエハ上にイオン注入の際のオリフラ角度と同じ角度
だけ傾けて形成されたものであるので、上記高融点金属
ゲート５１の側壁部は、イオンビームの注入方向に対し
て平行な方向に配置されることとなり、ｎ+ 層形成の際
に、高融点金属ゲート５１下へのｎ+ イオンの周り込み
を低減することができ、短チャネル効果を抑えることが
できる。
体ウエハ上にイオン注入の際のオリフラ角度と同じ角度
だけ傾けて形成されたものであるので、上記高融点金属
ゲート５１の側壁部は、イオンビームの注入方向に対し
て平行な方向に配置されることとなり、ｎ+ 層形成の際
に、高融点金属ゲート５１下へのｎ+ イオンの周り込み
を低減することができ、短チャネル効果を抑えることが
できる。
【００３０】なお、本発明の実施の形態２においては、
ｎ+ 層形成の際のイオン注入方法について説明したが、
ＬＤＤ構造ＳＡＧＦＥＴのｎ’層の形成においても、同
様の効果を有するものである。
ｎ+ 層形成の際のイオン注入方法について説明したが、
ＬＤＤ構造ＳＡＧＦＥＴのｎ’層の形成においても、同
様の効果を有するものである。
【００３１】また、本発明の実施の形態２においては、
ウエハ面を（１００）面としたが、これは（１００）面
と等価な面としてもよい。また（１１１）面等の結晶面
としてもよい。
ウエハ面を（１００）面としたが、これは（１００）面
と等価な面としてもよい。また（１１１）面等の結晶面
としてもよい。
【００３２】実施の形態３．本発明の実施の形態３によ
る半導体装置の製造方法は、図５によれば、半導体ウエ
ハ４にチャネル層を形成する工程と、該半導体ウエハ４
上にオリフラ２１を、該半導体ウエハ４（１００）面上
で〔０１／１〕方向から角度φ傾けた方向に形成する工
程と、該半導体ウエハ４上に高融点金属ゲート５２を、
該半導体ウエハ４表面におけるオリフラ方向と垂直な方
向に形成する工程と、上記半導体ウエハ４を、イオン注
入方向９に垂直な平面から、該イオン注入方向９に垂直
な平面上のオリフラ方向を軸として、角度θ傾けた状態
で設置し、上記高融点金属ゲート５２をマスクとしてイ
オン注入を行ない、不純物層を形成する工程とを含むと
いうものであり、これにより、チャネリングを防止し、
かつ短チャネル効果を抑制することができるものであ
る。
る半導体装置の製造方法は、図５によれば、半導体ウエ
ハ４にチャネル層を形成する工程と、該半導体ウエハ４
上にオリフラ２１を、該半導体ウエハ４（１００）面上
で〔０１／１〕方向から角度φ傾けた方向に形成する工
程と、該半導体ウエハ４上に高融点金属ゲート５２を、
該半導体ウエハ４表面におけるオリフラ方向と垂直な方
向に形成する工程と、上記半導体ウエハ４を、イオン注
入方向９に垂直な平面から、該イオン注入方向９に垂直
な平面上のオリフラ方向を軸として、角度θ傾けた状態
で設置し、上記高融点金属ゲート５２をマスクとしてイ
オン注入を行ない、不純物層を形成する工程とを含むと
いうものであり、これにより、チャネリングを防止し、
かつ短チャネル効果を抑制することができるものであ
る。
【００３３】即ち、図５において、半導体ウエハ４のオ
リフラ２１は、〔０１／１〕方向から、（１００）面上
で角度φ傾けて形成されたものであり、高融点金属ゲー
ト５２は、半導体ウエハ４上に、該半導体ウエハ４表面
におけるオリフラ２１と垂直な方向に形成されたもので
ある。また、そのイオン注入方法は、上記半導体ウエハ
４のオリフラ２１を傾斜の軸として該半導体ウエハ４を
角度θ（ティルト角）傾斜させて該半導体ウエハ４を設
置し、上記イオン注入は、上記半導体ウエハ４面の法線
と該ウエハ４面に達するイオンビームのなす角度がθと
なるようにして行うものである。
リフラ２１は、〔０１／１〕方向から、（１００）面上
で角度φ傾けて形成されたものであり、高融点金属ゲー
ト５２は、半導体ウエハ４上に、該半導体ウエハ４表面
におけるオリフラ２１と垂直な方向に形成されたもので
ある。また、そのイオン注入方法は、上記半導体ウエハ
４のオリフラ２１を傾斜の軸として該半導体ウエハ４を
角度θ（ティルト角）傾斜させて該半導体ウエハ４を設
置し、上記イオン注入は、上記半導体ウエハ４面の法線
と該ウエハ４面に達するイオンビームのなす角度がθと
なるようにして行うものである。
【００３４】このように本発明の実施の形態３では、イ
オン注入を上記半導体ウエハ表面に対して垂直方向では
なく斜め方向から行うようにしているので、該半導体ウ
エハの結晶軸，または結晶面に沿ってではなくイオン注
入を行なうことができ、チャネリングを防ぐことができ
る。ＧａＡｓ基板を用いた場合、φを２３°，θを７〜
１０°でイオン注入を行なうのが、チャネリングを防ぐ
のに最も適している。
オン注入を上記半導体ウエハ表面に対して垂直方向では
なく斜め方向から行うようにしているので、該半導体ウ
エハの結晶軸，または結晶面に沿ってではなくイオン注
入を行なうことができ、チャネリングを防ぐことができ
る。ＧａＡｓ基板を用いた場合、φを２３°，θを７〜
１０°でイオン注入を行なうのが、チャネリングを防ぐ
のに最も適している。
【００３５】また、半導体ウエハ４のオリフラ２１は、
予め半導体ウエハ４上に、イオン注入の際のオリフラ角
度と同じ角度だけ傾けて形成されたものであるので、上
記高融点金属ゲート５２の側壁部は、イオンの注入方向
に対して平行な方向に配されることとなり、ｎ+ 層形成
の際の、ｎ+ イオンの高融点金属ゲート５２下への周り
込みを低減することができ、短チャネル効果を抑えるこ
とができる。
予め半導体ウエハ４上に、イオン注入の際のオリフラ角
度と同じ角度だけ傾けて形成されたものであるので、上
記高融点金属ゲート５２の側壁部は、イオンの注入方向
に対して平行な方向に配されることとなり、ｎ+ 層形成
の際の、ｎ+ イオンの高融点金属ゲート５２下への周り
込みを低減することができ、短チャネル効果を抑えるこ
とができる。
【００３６】また、上記高融点金属ゲート５２は、上記
半導体ウエハ４上に、該半導体ウエハ４表面のおけるオ
リフラ２１と垂直な方向に形成されたものである。この
高融点金属ゲート５２の形成方向は、従来の〔０１／
１〕方向のオリフラ２に対する高融点金属ゲート５の形
成方向と同一であるので、ゲート形成及びｎ+ 層８形成
の際に、従来と同じマスクを使用することができる。
半導体ウエハ４上に、該半導体ウエハ４表面のおけるオ
リフラ２１と垂直な方向に形成されたものである。この
高融点金属ゲート５２の形成方向は、従来の〔０１／
１〕方向のオリフラ２に対する高融点金属ゲート５の形
成方向と同一であるので、ゲート形成及びｎ+ 層８形成
の際に、従来と同じマスクを使用することができる。
【００３７】なお、本発明の実施の形態３においては、
ｎ+ 層形成の際のイオン注入方法について説明したが、
ＬＤＤ構造ＳＡＧＦＥＴのｎ’層の形成においても、同
様の効果を有するものである。
ｎ+ 層形成の際のイオン注入方法について説明したが、
ＬＤＤ構造ＳＡＧＦＥＴのｎ’層の形成においても、同
様の効果を有するものである。
【００３８】また、本発明の実施の形態３においては、
ウエハ面を（１００）面としたが、これは（１００）面
と等価な面としてもよい。また（１１１）面等の結晶面
としてもよい。
ウエハ面を（１００）面としたが、これは（１００）面
と等価な面としてもよい。また（１１１）面等の結晶面
としてもよい。
【００３９】実施の形態４．本発明の実施の形態４によ
る半導体装置の製造方法は、図６，図７によれば、イン
ゴット１の（１００）面を、〔０１１〕方向を軸として
角度θx 傾けてできた面３１に沿って、上記インゴット
１から切り出して半導体ウエハ４を形成する工程と、該
半導体ウエハ４にチャネル層を形成した後、高融点金属
ゲート５３を、該半導体ウエハ４表面におけるオリフラ
２２と垂直な方向に形成する工程と、上記半導体ウエハ
４を、イオン注入方向９に垂直な平面から、該イオン注
入方向９に垂直な平面上のオリフラ２２方向を軸とし
て、角度θy 傾けた状態で設置し、上記高融点金属ゲー
ト５３をマスクとしてイオン注入を行ない、不純物層を
形成する工程とを含むというものであり、これにより、
チャネリングを防止し、かつ短チャネル効果を抑制する
ことができるものである。
る半導体装置の製造方法は、図６，図７によれば、イン
ゴット１の（１００）面を、〔０１１〕方向を軸として
角度θx 傾けてできた面３１に沿って、上記インゴット
１から切り出して半導体ウエハ４を形成する工程と、該
半導体ウエハ４にチャネル層を形成した後、高融点金属
ゲート５３を、該半導体ウエハ４表面におけるオリフラ
２２と垂直な方向に形成する工程と、上記半導体ウエハ
４を、イオン注入方向９に垂直な平面から、該イオン注
入方向９に垂直な平面上のオリフラ２２方向を軸とし
て、角度θy 傾けた状態で設置し、上記高融点金属ゲー
ト５３をマスクとしてイオン注入を行ない、不純物層を
形成する工程とを含むというものであり、これにより、
チャネリングを防止し、かつ短チャネル効果を抑制する
ことができるものである。
【００４０】即ち、図６(a),(b) において、半導体ウエ
ハ４は、インゴット１の（１００）面を、〔０１１〕方
向を軸として、角度θx 傾けてできた面３１に沿って切
り出されて形成されたものである。また、その高融点金
属ゲート５３形成方向は、図７において、上記半導体ウ
エハ４表面におけるオリフラ２２と垂直な方向に形成さ
れたものである。また、そのイオン注入方法は、図７に
おいて、上記半導体ウエハ４を、角度θy （ティルト
角）傾斜させて、該半導体ウエハ４を設置し、上記イオ
ン注入は、上記半導体ウエハ４面の法線と該半導体ウエ
ハ４面に達するイオンビームのなす角が角度θy となる
ように行うものである。
ハ４は、インゴット１の（１００）面を、〔０１１〕方
向を軸として、角度θx 傾けてできた面３１に沿って切
り出されて形成されたものである。また、その高融点金
属ゲート５３形成方向は、図７において、上記半導体ウ
エハ４表面におけるオリフラ２２と垂直な方向に形成さ
れたものである。また、そのイオン注入方法は、図７に
おいて、上記半導体ウエハ４を、角度θy （ティルト
角）傾斜させて、該半導体ウエハ４を設置し、上記イオ
ン注入は、上記半導体ウエハ４面の法線と該半導体ウエ
ハ４面に達するイオンビームのなす角が角度θy となる
ように行うものである。
【００４１】このように本実施の形態４では、上記半導
体ウエハ４の結晶軸，または結晶面に沿ってではなく、
該半導体ウエハ４に対するイオン注入を行なうことがで
き、チャネリングを防ぐことができる。
体ウエハ４の結晶軸，または結晶面に沿ってではなく、
該半導体ウエハ４に対するイオン注入を行なうことがで
き、チャネリングを防ぐことができる。
【００４２】また、上記高融点金属ゲート５３の側壁部
は、イオンビームの注入方向９に対して平行な方向に配
置されることとなり、ｎ+ 層８形成の際に、高融点金属
ゲート５３下へのｎ+ イオンの周り込みを低減すること
ができ、短チャネル効果を抑えることができる。
は、イオンビームの注入方向９に対して平行な方向に配
置されることとなり、ｎ+ 層８形成の際に、高融点金属
ゲート５３下へのｎ+ イオンの周り込みを低減すること
ができ、短チャネル効果を抑えることができる。
【００４３】具体的には、例えば、従来のイオン注入方
向を、ゲートに対して垂直方向成分と平行方向成分とに
分解することにより、θx とθy を決定するというもの
である。
向を、ゲートに対して垂直方向成分と平行方向成分とに
分解することにより、θx とθy を決定するというもの
である。
【００４４】図８は、本実施の形態４による半導体装置
の製造方法を示す高融点金属ゲート５近傍の主要素の斜
視図である。
の製造方法を示す高融点金属ゲート５近傍の主要素の斜
視図である。
【００４５】従来のオリフラの回転角（φ）、イオン注
入の際のティルト角（θ）により決定されるイオン注入
方向９を、上記注入方向をゲートに対し垂直な方向
（〔０１／１〕方向）と、ゲートに対し平行な方向
（〔／１００〕方向）に分解すると、上記イオン注入方
向９の高融点金属ゲート５に対し垂直な成分，θx と上
記イオン注入方向の高融点金属ゲート５に対し平行な成
分，θy は、以下の２式で表される。 θｘ＝ｔａｎ-1（ｔａｎθｓｉｎφ）・・・(1) θｙ＝ｔａｎ-1（ｔａｎθｃｏｓφ）・・・(2) よって、従来の最もチャネリングを防止することのでき
るイオン注入方向は、オリフラ角φが２３°、ティルト
角θが１０°により決定される方向であるので、上記
(1),(2) 式を使うと、θｘは３．９°，θｙは９．２°
となる。この角度によりウエハを形成し、またイオン注
入を行うと、最も効果的にチャネリングを防止し、かつ
短チャネル効果を抑制することができる。
入の際のティルト角（θ）により決定されるイオン注入
方向９を、上記注入方向をゲートに対し垂直な方向
（〔０１／１〕方向）と、ゲートに対し平行な方向
（〔／１００〕方向）に分解すると、上記イオン注入方
向９の高融点金属ゲート５に対し垂直な成分，θx と上
記イオン注入方向の高融点金属ゲート５に対し平行な成
分，θy は、以下の２式で表される。 θｘ＝ｔａｎ-1（ｔａｎθｓｉｎφ）・・・(1) θｙ＝ｔａｎ-1（ｔａｎθｃｏｓφ）・・・(2) よって、従来の最もチャネリングを防止することのでき
るイオン注入方向は、オリフラ角φが２３°、ティルト
角θが１０°により決定される方向であるので、上記
(1),(2) 式を使うと、θｘは３．９°，θｙは９．２°
となる。この角度によりウエハを形成し、またイオン注
入を行うと、最も効果的にチャネリングを防止し、かつ
短チャネル効果を抑制することができる。
【００４６】なお、本発明の実施の形態４においては、
ｎ+ 層形成の際のイオン注入方法について説明したが、
ＬＤＤ構造ＳＡＧＦＥＴのｎ’層の形成においても、同
様の効果を有するものである。
ｎ+ 層形成の際のイオン注入方法について説明したが、
ＬＤＤ構造ＳＡＧＦＥＴのｎ’層の形成においても、同
様の効果を有するものである。
【００４７】また、本発明の実施の形態４においては、
インゴットの切り出し面を（１００）面としたが、これ
は（１００）面と等価な面としてもよい。また（１１
１）面等の結晶面としてもよい。
インゴットの切り出し面を（１００）面としたが、これ
は（１００）面と等価な面としてもよい。また（１１
１）面等の結晶面としてもよい。
【００４８】また、本発明の実施の形態４においては、
インゴットの切り出し面を（１００）面とした場合、オ
リフラ方向を〔０１／１〕方向としたが、これは〔０１
／１〕方向と等価な方向としてもよい。
インゴットの切り出し面を（１００）面とした場合、オ
リフラ方向を〔０１／１〕方向としたが、これは〔０１
／１〕方向と等価な方向としてもよい。
【００４９】実施の形態５．本発明の実施の形態５によ
る半導体装置の製造方法は、図９によれば、半導体ウエ
ハ４にチャネル層を形成する工程と、該半導体ウエハ４
上に、高融点金属ゲート５４の側壁面５４ａ，５４ｂ
が、イオン注入の際のイオン注入方向９と平行となるよ
うに、上記半導体ウエハ４表面に対し所定角度傾斜させ
て高融点金属ゲート５４を形成する工程と、該高融点金
属ゲート５４をマスクとして、上記半導体ウエハ４表面
に対して所定角度傾斜した方向からイオン注入を行な
い、不純物層を形成する工程とを含むというものであ
り、これにより、チャネリングを防止し、かつ短チャネ
ル効果を抑制することができるものである。
る半導体装置の製造方法は、図９によれば、半導体ウエ
ハ４にチャネル層を形成する工程と、該半導体ウエハ４
上に、高融点金属ゲート５４の側壁面５４ａ，５４ｂ
が、イオン注入の際のイオン注入方向９と平行となるよ
うに、上記半導体ウエハ４表面に対し所定角度傾斜させ
て高融点金属ゲート５４を形成する工程と、該高融点金
属ゲート５４をマスクとして、上記半導体ウエハ４表面
に対して所定角度傾斜した方向からイオン注入を行な
い、不純物層を形成する工程とを含むというものであ
り、これにより、チャネリングを防止し、かつ短チャネ
ル効果を抑制することができるものである。
【００５０】即ち、図９において、高融点金属ゲート５
４の側壁面５４ａ，５４ｂは、該側壁面５４ａ，５４ｂ
がイオン注入の際のイオンの進入方向に対して平行とな
るよう、傾斜させて形成されているものである。このよ
うな傾斜した側壁面５４ａ，５４ｂは、高融点金属ゲー
ト５４成形のためのエッチングを斜め方向から行うこと
により形成することができる。イオン注入の際には、図
１２に示す従来例と同様に、半導体ウエハ４をその面中
心を軸として一定角度φ（オリフラ角）回転させ、かつ
上記半導体ウエハ４を角度θ（ティルト角）傾斜させて
設置し、イオン注入を、上記半導体ウエハ４面の法線と
該ウエハ４面に達するイオンビームのなす角度がθとな
るように行なう。
４の側壁面５４ａ，５４ｂは、該側壁面５４ａ，５４ｂ
がイオン注入の際のイオンの進入方向に対して平行とな
るよう、傾斜させて形成されているものである。このよ
うな傾斜した側壁面５４ａ，５４ｂは、高融点金属ゲー
ト５４成形のためのエッチングを斜め方向から行うこと
により形成することができる。イオン注入の際には、図
１２に示す従来例と同様に、半導体ウエハ４をその面中
心を軸として一定角度φ（オリフラ角）回転させ、かつ
上記半導体ウエハ４を角度θ（ティルト角）傾斜させて
設置し、イオン注入を、上記半導体ウエハ４面の法線と
該ウエハ４面に達するイオンビームのなす角度がθとな
るように行なう。
【００５１】このように本発明の実施の形態５では、イ
オンの注入方向を上記半導体ウエハ４表面に対して垂直
方向からではなく斜め方向から行うようにしているの
で、該半導体ウエハ４の結晶軸，または結晶面に沿って
ではなくイオン注入を行うことができ、チャネリングを
防ぐことができる。また、ＧａＡｓ基板を用いた場合、
φを２３°，θを７〜１０°でイオン注入するのが、チ
ャネリングを防ぐのに最も適している。
オンの注入方向を上記半導体ウエハ４表面に対して垂直
方向からではなく斜め方向から行うようにしているの
で、該半導体ウエハ４の結晶軸，または結晶面に沿って
ではなくイオン注入を行うことができ、チャネリングを
防ぐことができる。また、ＧａＡｓ基板を用いた場合、
φを２３°，θを７〜１０°でイオン注入するのが、チ
ャネリングを防ぐのに最も適している。
【００５２】また、高融点金属ゲート５４の側壁面５４
ａ，５４ｂは、イオンの進入方向に対して平行となるよ
う傾斜させて形成されているものであるので、ｎ+ 層８
形成の際に、高融点金属ゲート５下へのｎ+ イオンの周
り込みを低減することができ、短チャネル効果を抑える
ことができる。
ａ，５４ｂは、イオンの進入方向に対して平行となるよ
う傾斜させて形成されているものであるので、ｎ+ 層８
形成の際に、高融点金属ゲート５下へのｎ+ イオンの周
り込みを低減することができ、短チャネル効果を抑える
ことができる。
【００５３】なお、本発明の実施の形態５においては、
ｎ+ 層形成の際のイオン注入方法について説明したが、
ＬＤＤ構造ＳＡＧＦＥＴのｎ’層の形成においても、同
様の効果を有するものである。
ｎ+ 層形成の際のイオン注入方法について説明したが、
ＬＤＤ構造ＳＡＧＦＥＴのｎ’層の形成においても、同
様の効果を有するものである。
【００５４】また、本発明の実施の形態５においては、
ウエハ面を（１００）面としたが、これは（１００）面
と等価な面としてもよい。また（１１１）面等の結晶面
としてもよい。
ウエハ面を（１００）面としたが、これは（１００）面
と等価な面としてもよい。また（１１１）面等の結晶面
としてもよい。
【００５５】また、本発明の実施の形態５においては、
ウエハ面を（１００）面とした場合、オリフラ方向を
〔０１／１〕方向としたが、これは〔０１／１〕方向と
等価な方向としてもよい。
ウエハ面を（１００）面とした場合、オリフラ方向を
〔０１／１〕方向としたが、これは〔０１／１〕方向と
等価な方向としてもよい。
【図１】 この発明の実施の形態１による半導体ウエハ
の製造方法を示す斜視図である。
の製造方法を示す斜視図である。
【図２】 この発明の実施の形態１による半導体ウエハ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図３】 この発明の実施の形態１によるイオン注入方
法を示す高融点金属ゲート近傍の斜視図である。
法を示す高融点金属ゲート近傍の斜視図である。
【図４】 この発明の実施の形態２によるイオン注入方
法を示す図である。
法を示す図である。
【図５】 この発明の実施の形態３によるイオン注入方
法を示す図である。
法を示す図である。
【図６】 この発明の実施の形態４による半導体ウエハ
の製造方法を示す斜視図である。
の製造方法を示す斜視図である。
【図７】 この発明の実施の形態４によるイオン注入方
法を示す図である。
法を示す図である。
【図８】 この発明の実施の形態４による従来のイオン
注入方向を〔０１／１〕方向，〔／１００〕方向に分解
する方法を示す高融点金属ゲート近傍の斜視図である。
注入方向を〔０１／１〕方向，〔／１００〕方向に分解
する方法を示す高融点金属ゲート近傍の斜視図である。
【図９】 この発明の実施の形態５によるイオン注入方
法を示す高融点金属ゲート近傍の斜視図である。
法を示す高融点金属ゲート近傍の斜視図である。
【図１０】 従来のＳＡＧＦＥＴの製造方法を示す断面
図である。
図である。
【図１１】 従来のＬＤＤ構造のＳＡＧＦＥＴの製造方
法を示す断面図である。
法を示す断面図である。
【図１２】 従来のイオン注入方法を示す図である。
【図１３】 従来のイオン注入方法を示す高融点金属ゲ
ート近傍の図である。
ート近傍の図である。
１ インゴット、２，２１，２２ オリフラ、３，３１
ウエハ切り出し面、４ 半導体ウエハ、５，５１，５
２，５３，５４ 高融点金属ゲート、６ 基板オフ方
向、７ ｎ層、８ ｎ+ 層、９ イオン注入方向、１０
半導体基板、１１ オーミック電極、１２ ｎ’層、
１３ サイドウォール、１４ イオンが高融点金属ゲー
ト下まで周り込む部分、３０ 〔０／１／１〕方向から
（１００）面内においてφ傾けた方向、４０ オリフラ
角回転方向、５４ａ，５４ｂ 高融点金属ゲート５４の
側壁面。
ウエハ切り出し面、４ 半導体ウエハ、５，５１，５
２，５３，５４ 高融点金属ゲート、６ 基板オフ方
向、７ ｎ層、８ ｎ+ 層、９ イオン注入方向、１０
半導体基板、１１ オーミック電極、１２ ｎ’層、
１３ サイドウォール、１４ イオンが高融点金属ゲー
ト下まで周り込む部分、３０ 〔０／１／１〕方向から
（１００）面内においてφ傾けた方向、４０ オリフラ
角回転方向、５４ａ，５４ｂ 高融点金属ゲート５４の
側壁面。
Claims (5)
- 【請求項１】 インゴットの（１００）面を、該インゴ
ットのオリエンテーションフラット（以下オリフラと称
す）の方向である〔０１／１〕方向から（１００）面上
で角度φ傾けた方向を軸として、角度θ傾斜させた面に
沿って、上記インゴットから切り出して半導体ウエハを
形成する工程と、 該半導体ウエハにチャネル層を形成した後、該半導体ウ
エハ上に高融点金属ゲートを形成する工程と、 該高融点金属ゲートをマスクとして、上記半導体ウエハ
表面と垂直な方向からイオン注入を行ない、不純物層を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】 半導体ウエハにチャネル層を形成する工
程と、 該半導体ウエハ上に高融点金属ゲートを、該半導体ウエ
ハ（１００）面上で、〔０／１／１〕方向から角度φ傾
けた方向に形成する工程と、 上記半導体ウエハを、イオン注入方向に垂直な平面か
ら、該イオン注入方向に垂直な平面上の上記高融点金属
ゲート形成方向に垂直な一つの直線を軸として、角度θ
傾けた状態で設置し、上記高融点金属ゲートをマスクと
してイオン注入を行ない、不純物層を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体ウエハにチャネル層を形成する工
程と、 該半導体ウエハ上にオリフラを、該半導体ウエハ（１０
０）面上で〔０１／１〕方向から角度φ傾けた方向に形
成する工程と、 該半導体ウエハ上に高融点金属ゲートを、該半導体ウエ
ハ表面におけるオリフラ方向と垂直な方向に形成する工
程と、 上記半導体ウエハを、イオン注入方向に垂直な平面か
ら、該イオン注入方向に垂直な平面上のオリフラ方向を
軸として、角度θ傾けた状態で設置し、上記高融点金属
ゲートをマスクとしてイオン注入を行ない、不純物層を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項４】 インゴットの（１００）面を、〔０１
１〕方向を軸として角度θx 傾けてできた面に沿って、
上記インゴットから切り出して半導体ウエハを形成する
工程と、 該半導体ウエハにチャネル層を形成した後、高融点金属
ゲートを、該半導体ウエハ表面におけるオリフラと垂直
な方向に形成する工程と、 上記半導体ウエハを、イオン注入方向に垂直な平面か
ら、該イオン注入方向に垂直な平面上のオリフラ方向を
軸として、角度θy 傾けた状態で設置し、上記高融点金
属ゲートをマスクとしてイオン注入を行ない、不純物層
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項５】 半導体ウエハにチャネル層を形成する工
程と、 該半導体ウエハ上に、高融点金属ゲートの側壁面がイオ
ン注入の際のイオン注入方向と平行となるように、上記
半導体ウエハ表面に対し所定角度傾斜させて高融点金属
ゲートを形成する工程と、 該高融点金属ゲートをマスクとして、ウエハ表面に対し
て所定角度傾斜した方向からイオン注入を行ない、不純
物層を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233623A JPH0982726A (ja) | 1995-09-12 | 1995-09-12 | 半導体装置の製造方法 |
| US08/630,471 US5728611A (en) | 1995-09-12 | 1996-04-10 | Method of fabricating semiconductor device |
| GB9613996A GB2304997B (en) | 1995-09-12 | 1996-07-04 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7233623A JPH0982726A (ja) | 1995-09-12 | 1995-09-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982726A true JPH0982726A (ja) | 1997-03-28 |
Family
ID=16957954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7233623A Pending JPH0982726A (ja) | 1995-09-12 | 1995-09-12 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5728611A (ja) |
| JP (1) | JPH0982726A (ja) |
| GB (1) | GB2304997B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520885A (ja) * | 2004-01-22 | 2007-07-26 | アクセリス テクノロジーズ インコーポレーテッド | 半導体処理におけるウエハの結晶切断誤差のための補正方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100581305B1 (ko) * | 1998-09-02 | 2006-05-22 | 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 | 저결함 밀도 단결정 실리콘으로부터의 ｓｏｉ 구조체 |
| US7005081B2 (en) * | 2001-07-05 | 2006-02-28 | Canon Kabushiki Kaisha | Base material cutting method, base material cutting apparatus, ingot cutting method, ingot cutting apparatus and wafer producing method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771012A (en) * | 1986-06-13 | 1988-09-13 | Matsushita Electric Industrial Co., Ltd. | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
| JPS63226922A (ja) * | 1987-03-17 | 1988-09-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2540037B2 (ja) * | 1987-03-23 | 1996-10-02 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPS6433924A (en) * | 1987-07-29 | 1989-02-03 | Sony Corp | Semiconductor wafer |
| JPH06232170A (ja) * | 1993-01-29 | 1994-08-19 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| JPH1033924A (ja) * | 1996-07-25 | 1998-02-10 | Tec Corp | 空気清浄器 |
-
1995
- 1995-09-12 JP JP7233623A patent/JPH0982726A/ja active Pending
-
1996
- 1996-04-10 US US08/630,471 patent/US5728611A/en not_active Expired - Fee Related
- 1996-07-04 GB GB9613996A patent/GB2304997B/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520885A (ja) * | 2004-01-22 | 2007-07-26 | アクセリス テクノロジーズ インコーポレーテッド | 半導体処理におけるウエハの結晶切断誤差のための補正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2304997B (en) | 1997-09-10 |
| GB9613996D0 (en) | 1996-09-04 |
| GB2304997A (en) | 1997-03-26 |
| US5728611A (en) | 1998-03-17 |
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