JP2540037B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、電界効果トランジスタを含む半導体装置の
製造方法に関するものである。
製造方法に関するものである。
LSIの高性能化、高集積化に向けて微細MIS型電界効果
トランジスタあるいは微細MES型電界効果トランジスタ
の研究が進められているが、ゲート長が数μｍ以下の電
界効果トランジスタにおいては、ソース領域あるいはド
レイン領域となる高濃度拡散層領域がゲート電極からみ
て対称に形成されていることが望ましい。何故ならば、
対称でない場合には２つある高濃度拡散層のうちのいず
れをソースとして用いるかによつて電気特性が異なるか
らである。従来、チヤネリング現象を防止し、かつ、ゲ
ート電極からみてソース，ドレインとなる高濃度拡散層
領域を対称に形成する方法として、イオン打ち込みの方
向をウエハ表面に垂直な方向からソース領域およびドレ
イン領域を結ぶ方向と垂直な方向に傾ける方法が提案さ
れている（特開昭61−105874）。しかし、この方法は、
例えばソース，ドレインを結ぶ方向が互いに垂直になつ
ている複数の電界効果トランジスタを有する半導体装置
の製造方法としては使用できない。以下、電界効果トラ
ンジスタとしてｎチヤネルMOS FETを例にして従来技術
の欠点を指摘する。
トランジスタあるいは微細MES型電界効果トランジスタ
の研究が進められているが、ゲート長が数μｍ以下の電
界効果トランジスタにおいては、ソース領域あるいはド
レイン領域となる高濃度拡散層領域がゲート電極からみ
て対称に形成されていることが望ましい。何故ならば、
対称でない場合には２つある高濃度拡散層のうちのいず
れをソースとして用いるかによつて電気特性が異なるか
らである。従来、チヤネリング現象を防止し、かつ、ゲ
ート電極からみてソース，ドレインとなる高濃度拡散層
領域を対称に形成する方法として、イオン打ち込みの方
向をウエハ表面に垂直な方向からソース領域およびドレ
イン領域を結ぶ方向と垂直な方向に傾ける方法が提案さ
れている（特開昭61−105874）。しかし、この方法は、
例えばソース，ドレインを結ぶ方向が互いに垂直になつ
ている複数の電界効果トランジスタを有する半導体装置
の製造方法としては使用できない。以下、電界効果トラ
ンジスタとしてｎチヤネルMOS FETを例にして従来技術
の欠点を指摘する。
第３図は、イオン打ち込みの方向を説明するための図
であつて、角度θは、イオン打ち込みの方向とウエハ表
面に垂直な方向とがなす角度であり、角度φは、イオン
打ち込みの方向をウエハ表面に射影した方向とウエハ表
面におけるフアセツトと垂直な方向がなす角度である。
であつて、角度θは、イオン打ち込みの方向とウエハ表
面に垂直な方向とがなす角度であり、角度φは、イオン
打ち込みの方向をウエハ表面に射影した方向とウエハ表
面におけるフアセツトと垂直な方向がなす角度である。
第４図は、ウエハ上に形成されるMOS FET（FETと略
す）のゲート電極とソース，ドレインとして用いられる
高濃度n+拡散層の位置関係を説明するための図であつ
て、FET1ではソースあるいはドレインとして用いられる
n+拡散層５とn+拡散層６とを結ぶ方向がフアセツトと平
行になつており、FET2では、n+拡散層５とn+拡散層６と
を結ぶ方向がフアセツトと垂直となつている。
す）のゲート電極とソース，ドレインとして用いられる
高濃度n+拡散層の位置関係を説明するための図であつ
て、FET1ではソースあるいはドレインとして用いられる
n+拡散層５とn+拡散層６とを結ぶ方向がフアセツトと平
行になつており、FET2では、n+拡散層５とn+拡散層６と
を結ぶ方向がフアセツトと垂直となつている。
従来の方法では、チヤネリング現象を防ぐため、例え
ばθ＝７゜とし、FET1の拡散層５と拡散層６とを結ぶ方
向とイオン打ち込み方向とを垂直にするため、例えば、
φ＝180゜としている。
ばθ＝７゜とし、FET1の拡散層５と拡散層６とを結ぶ方
向とイオン打ち込み方向とを垂直にするため、例えば、
φ＝180゜としている。
第５図（ａ）（ｂ）は、このようにして形成したn+拡
散層5,6とゲート電極の位置関係を示す断面図である。
第５図（ａ）は、第４図中のFET1に関するもので、第５
図（ｂ）は、第４図中のFET2に関するものである。第５
図（ａ）のFET1では、n+拡散層５とn+拡散層６とが、ゲ
ート電極に対して対称であるのに対し、第５図（ｂ）の
FET1では、n+拡散層５とn+拡散層６とが、ゲート電極に
対して対称でないことがわかる。すなわち、第４図のFE
T1とFET2のようにソース，ドレインを結ぶ方向が互いに
垂直となつている複数の電界効果トランジスタを含む半
導体装置においては、従来の方法を用いて両方の電界効
果トランジスタのソース，ドレインをそれぞれのゲート
電極に対して対称に形成することは不可能である。
散層5,6とゲート電極の位置関係を示す断面図である。
第５図（ａ）は、第４図中のFET1に関するもので、第５
図（ｂ）は、第４図中のFET2に関するものである。第５
図（ａ）のFET1では、n+拡散層５とn+拡散層６とが、ゲ
ート電極に対して対称であるのに対し、第５図（ｂ）の
FET1では、n+拡散層５とn+拡散層６とが、ゲート電極に
対して対称でないことがわかる。すなわち、第４図のFE
T1とFET2のようにソース，ドレインを結ぶ方向が互いに
垂直となつている複数の電界効果トランジスタを含む半
導体装置においては、従来の方法を用いて両方の電界効
果トランジスタのソース，ドレインをそれぞれのゲート
電極に対して対称に形成することは不可能である。
第６図（ａ）（ｂ）は、従来の方法を用いて製造した
FETの電気特性を示すもので、縦軸がドレイン電流ID,横
軸がドレイン電圧VDで、ゲート電圧VGをパラメータとし
ている。第６図（ａ）は、第４図中のFET1に関するもの
で、第６図（ｂ）は、第４図中のFET2に関するものであ
る。それぞれ実線はn+拡散層５をソース,n+拡散層６を
ドレインとしたもので、破線はn+拡散層５をドレイン,n
+拡散層６をソースとしたものである。第６図（ａ）で
は実線と破線とが一致しているのに対し、第６図（ｂ）
では実線と破線とが異なつていることがわかる。第６図
（ｂ）では実線と破線とが異なつているのは、n+拡散層
５とn+拡散層６とがゲート電極に対して対称でないため
であり、従来の方法を用いたのでは回避できない欠点で
ある。
FETの電気特性を示すもので、縦軸がドレイン電流ID,横
軸がドレイン電圧VDで、ゲート電圧VGをパラメータとし
ている。第６図（ａ）は、第４図中のFET1に関するもの
で、第６図（ｂ）は、第４図中のFET2に関するものであ
る。それぞれ実線はn+拡散層５をソース,n+拡散層６を
ドレインとしたもので、破線はn+拡散層５をドレイン,n
+拡散層６をソースとしたものである。第６図（ａ）で
は実線と破線とが一致しているのに対し、第６図（ｂ）
では実線と破線とが異なつていることがわかる。第６図
（ｂ）では実線と破線とが異なつているのは、n+拡散層
５とn+拡散層６とがゲート電極に対して対称でないため
であり、従来の方法を用いたのでは回避できない欠点で
ある。
以上ｎチヤネルMOS FETを例にとつて従来の方法の欠
点を述べたが、ｐチヤネルMOS FET,MES FET等他の電
界効果トランジスタにおいても従来方法に欠点があるの
は明白である。
点を述べたが、ｐチヤネルMOS FET,MES FET等他の電
界効果トランジスタにおいても従来方法に欠点があるの
は明白である。
〔発明の目的〕 本発明の目的は、従来の方法の以上のような欠点を解
決した、ゲートの方向が異なる複数の電界効果トランジ
スタのソース領域およびドレイン領域がそれぞれのゲー
ト電極からみて全て対称に形成されていることを特徴と
する半導体装置の製造方法を提供することにある。
決した、ゲートの方向が異なる複数の電界効果トランジ
スタのソース領域およびドレイン領域がそれぞれのゲー
ト電極からみて全て対称に形成されていることを特徴と
する半導体装置の製造方法を提供することにある。
本発明は電界効果トランジスタのソース，ドレイン領
域を自己整合的にイオン打ち込みで形成する際にゲート
電極のソースおよびドレインに対向する辺の方向に対し
て対称となる複数の方向から等しいドーズ量づつイオン
打ち込みを行うことを最も主要な特徴とする。なお、上
記イオン打ち込みにおける『対称』および『等しいドー
ズ量』という言葉は、文字通りの厳密なものではなく、
実効的に等価である程度の幅を持つものである。従来の
技術とはソース，ドレイン形成時のイオン打ち込みの方
向が複数であることが異なる。
域を自己整合的にイオン打ち込みで形成する際にゲート
電極のソースおよびドレインに対向する辺の方向に対し
て対称となる複数の方向から等しいドーズ量づつイオン
打ち込みを行うことを最も主要な特徴とする。なお、上
記イオン打ち込みにおける『対称』および『等しいドー
ズ量』という言葉は、文字通りの厳密なものではなく、
実効的に等価である程度の幅を持つものである。従来の
技術とはソース，ドレイン形成時のイオン打ち込みの方
向が複数であることが異なる。
〔実施例１〕 第１図（ａ）（ｂ）（ｃ）は、本発明を第４図に示し
たようなゲート電極と高濃度n+拡散層の位置関係を有す
るMOS FET製造に適用した場合の１実施例を説明するた
めのものであつて、ｎチヤネルMOS FETの製造工程を示
すものである。第１図中、１はｐ型Si基板、２はフイー
ルド酸化膜、３はゲート酸化膜、４は低抵抗多結晶シリ
コンゲート電極、5,6は高濃度n+拡散層、７は層間絶縁
膜、８はAl電極である。先ず、第１図（ａ）に示すよう
に、通常のMOS LSI製造工程に従つて厚さ5000Åのフイ
ールド酸化膜２を形成した後、厚さ50Åのゲート酸化膜
３を乾燥酸素中で形成する。その後、ゲート電極として
用いる低抵抗多結晶シリコンを4000Åの厚さに堆積し、
通常のフオトリソグラフイあるいは電子ビームリソグラ
フイを用いてゲート電極４を形成する。次に、第１図
（ｂ）に示すように、ソース，ドレインとして用いるn+
p接合形成のためのAsイオンを80KeV,4×1015cm-2の条件
でイオン打ち込みを行うが、この際、第３図中の角度θ
は、軸チヤネリングを避けるため例えばθ＝７゜とす
る。次に第３図中のφであるが、一般に、与えられたパ
ターンのFETのゲート幅方向が互いになす角度の間にこ
れらの全ての角度がその角度の整数倍であるような最大
の角度φ０が存在し、かつ、360゜Ｍ（M:360゜Ｍがφ０
で割り切れる最小の整数）がφ０で割り切れる時には、
αを任意の角度としてφ−α＝φ0,2φ0,3φ0,……,360
゜Ｍ−φ0,360゜Ｍであるようなφを選び等しいドーズ
量づつ360゜M/φ０回に分けてイオン打ち込みを行え
ば、これらの全てのFETにおいて、n+層はそれぞれのゲ
ート電極からみて対称であり、かつ、これらのFTEのゲ
ート長が同じであれば全く合同な構造となる。また、特
に360゜／φ０＝2N（N:整数）であるときには、任意の
ゲート幅方向からφ0/2,φ0/2＋２φ0,φ0/2＋４φ0,φ
0/2＋６φ0,……，φ0/2＋２（Ｎ−１）φ０の角度で等
しいドーズ量づつＮ回に分けてイオン打ち込みを行え
ば、これらの全てのFETにおいて、n+層はそれぞれのゲ
ート電極からみて対称であり、かつ、これらのFTEのゲ
ート長が同じであれば全く合同な構造となる。但し、い
ずれの場合も、低指数の面チヤネリングを避けるような
角度を選ぶこととする。第４図のような場合には、φ０
＝90゜で360゜／φ０＝４であるから、φ＝45゜,225゜
とすれば良い。但し、Siウエハが（100）基板であり、
フアセツトの方向が＜110＞軸方向である場合には、こ
の角度でイオン注入を行なうと、（100）面による面チ
ヤネリングが生じ易い。このような（100）面による面
チヤネリング及び、同様に低指数面による面チヤネリン
グである（110）面による面チヤネリングを避けるため
には、例えばフアセツトの方向をそのままにしてパター
ンをウエハ中心を回転の中心として時計方向に22.5゜回
転させてからφ＝67.5゜,247.5゜の２方向から等ドーズ
量ずつ分けてイオン打ち込みをするか、α＝25゜とし
て、１回づつウエハを回転してそれぞれφ＝25゜（＝38
5゜）,115゜,205゜,295゜の４方向から1/4ドース量を４
回打ち込めば良い。本実施例で後者の方法を採用するこ
ととする。このような面チヤネリングを生じ易い低指数
の面としては、（100）や（110）面が代表的であり、こ
れらの低指数の面を考慮しておけば、高指数の面では面
チヤネリングが生じにくいので面チヤネリングにより影
響を避けることができる。
たようなゲート電極と高濃度n+拡散層の位置関係を有す
るMOS FET製造に適用した場合の１実施例を説明するた
めのものであつて、ｎチヤネルMOS FETの製造工程を示
すものである。第１図中、１はｐ型Si基板、２はフイー
ルド酸化膜、３はゲート酸化膜、４は低抵抗多結晶シリ
コンゲート電極、5,6は高濃度n+拡散層、７は層間絶縁
膜、８はAl電極である。先ず、第１図（ａ）に示すよう
に、通常のMOS LSI製造工程に従つて厚さ5000Åのフイ
ールド酸化膜２を形成した後、厚さ50Åのゲート酸化膜
３を乾燥酸素中で形成する。その後、ゲート電極として
用いる低抵抗多結晶シリコンを4000Åの厚さに堆積し、
通常のフオトリソグラフイあるいは電子ビームリソグラ
フイを用いてゲート電極４を形成する。次に、第１図
（ｂ）に示すように、ソース，ドレインとして用いるn+
p接合形成のためのAsイオンを80KeV,4×1015cm-2の条件
でイオン打ち込みを行うが、この際、第３図中の角度θ
は、軸チヤネリングを避けるため例えばθ＝７゜とす
る。次に第３図中のφであるが、一般に、与えられたパ
ターンのFETのゲート幅方向が互いになす角度の間にこ
れらの全ての角度がその角度の整数倍であるような最大
の角度φ０が存在し、かつ、360゜Ｍ（M:360゜Ｍがφ０
で割り切れる最小の整数）がφ０で割り切れる時には、
αを任意の角度としてφ−α＝φ0,2φ0,3φ0,……,360
゜Ｍ−φ0,360゜Ｍであるようなφを選び等しいドーズ
量づつ360゜M/φ０回に分けてイオン打ち込みを行え
ば、これらの全てのFETにおいて、n+層はそれぞれのゲ
ート電極からみて対称であり、かつ、これらのFTEのゲ
ート長が同じであれば全く合同な構造となる。また、特
に360゜／φ０＝2N（N:整数）であるときには、任意の
ゲート幅方向からφ0/2,φ0/2＋２φ0,φ0/2＋４φ0,φ
0/2＋６φ0,……，φ0/2＋２（Ｎ−１）φ０の角度で等
しいドーズ量づつＮ回に分けてイオン打ち込みを行え
ば、これらの全てのFETにおいて、n+層はそれぞれのゲ
ート電極からみて対称であり、かつ、これらのFTEのゲ
ート長が同じであれば全く合同な構造となる。但し、い
ずれの場合も、低指数の面チヤネリングを避けるような
角度を選ぶこととする。第４図のような場合には、φ０
＝90゜で360゜／φ０＝４であるから、φ＝45゜,225゜
とすれば良い。但し、Siウエハが（100）基板であり、
フアセツトの方向が＜110＞軸方向である場合には、こ
の角度でイオン注入を行なうと、（100）面による面チ
ヤネリングが生じ易い。このような（100）面による面
チヤネリング及び、同様に低指数面による面チヤネリン
グである（110）面による面チヤネリングを避けるため
には、例えばフアセツトの方向をそのままにしてパター
ンをウエハ中心を回転の中心として時計方向に22.5゜回
転させてからφ＝67.5゜,247.5゜の２方向から等ドーズ
量ずつ分けてイオン打ち込みをするか、α＝25゜とし
て、１回づつウエハを回転してそれぞれφ＝25゜（＝38
5゜）,115゜,205゜,295゜の４方向から1/4ドース量を４
回打ち込めば良い。本実施例で後者の方法を採用するこ
ととする。このような面チヤネリングを生じ易い低指数
の面としては、（100）や（110）面が代表的であり、こ
れらの低指数の面を考慮しておけば、高指数の面では面
チヤネリングが生じにくいので面チヤネリングにより影
響を避けることができる。
以上のような方法でソース，ドレイン用のn+p接合を
形成した後は、通常のMOS LSI製造工程に従つて第１図
（ｃ）に示すように、層間絶縁膜7,Al電極８を形成し、
ｎチヤネルMOS FETが製造される。
形成した後は、通常のMOS LSI製造工程に従つて第１図
（ｃ）に示すように、層間絶縁膜7,Al電極８を形成し、
ｎチヤネルMOS FETが製造される。
このような方法で形成したn+層は、第４図中のFET1に
おいてもFET2においても、それぞれのゲート電極からみ
て対称であり、かつ、FET1とFET2のゲート長が同じであ
れば全く合同な構造となつている。従つて、ゲート長が
同じ長さであれば、電気特性も全く同じものとなる。
おいてもFET2においても、それぞれのゲート電極からみ
て対称であり、かつ、FET1とFET2のゲート長が同じであ
れば全く合同な構造となつている。従つて、ゲート長が
同じ長さであれば、電気特性も全く同じものとなる。
例えば、本実施例で示した工程を用いて製造したゲー
ト長0.8μｍのｎチヤネルMOS FETのゲート電圧VGをパ
ラメータとした場合のドレイン電流IDのドレイン電流VD
依存性は、第４図中のFET1のn+拡散層５をソースとして
n+拡散層６をドレインとした場合の特性、n+拡散層５を
ドレインとしてn+拡散層６をソースとした場合の特性、
および、第４図中のFET2のn+拡散層５をソースとしてn+
拡散層６をドレインとした場合の特性、n+拡散層５をド
レインとしてn+拡散層６をソースとした場合の特性の４
特性は全て等しいため重なつておりMOS FETのパターン
の向きに依らずに第６図（ａ）と同様な対称、かつ、同
一の電気特性が得られる。この結果から明らかなよう
に、本発明の方法を用いることにより従来の技術の欠点
を克服することが可能である。なお、同一半導体主面上
に存在する複数の電界効果トランジスタのソースおよび
ドレインを、その半導体主面に対して連続的に異なる方
向からイオン打ち込みを行うことによつて各々のトラン
ジスタのゲートに対して自己整合的に形成する方法も考
えられるが、このような方法を用いると両チヤネリング
現象を防ぐことが不可能なため良好な電気特性を得るこ
とができず、使用することはできない。
ト長0.8μｍのｎチヤネルMOS FETのゲート電圧VGをパ
ラメータとした場合のドレイン電流IDのドレイン電流VD
依存性は、第４図中のFET1のn+拡散層５をソースとして
n+拡散層６をドレインとした場合の特性、n+拡散層５を
ドレインとしてn+拡散層６をソースとした場合の特性、
および、第４図中のFET2のn+拡散層５をソースとしてn+
拡散層６をドレインとした場合の特性、n+拡散層５をド
レインとしてn+拡散層６をソースとした場合の特性の４
特性は全て等しいため重なつておりMOS FETのパターン
の向きに依らずに第６図（ａ）と同様な対称、かつ、同
一の電気特性が得られる。この結果から明らかなよう
に、本発明の方法を用いることにより従来の技術の欠点
を克服することが可能である。なお、同一半導体主面上
に存在する複数の電界効果トランジスタのソースおよび
ドレインを、その半導体主面に対して連続的に異なる方
向からイオン打ち込みを行うことによつて各々のトラン
ジスタのゲートに対して自己整合的に形成する方法も考
えられるが、このような方法を用いると両チヤネリング
現象を防ぐことが不可能なため良好な電気特性を得るこ
とができず、使用することはできない。
なお、本実施例では、ソース，ドレイン形成のための
イオン打ち込みを角度およびドーズ量を限定して行つて
いるが、実効的にソース，ドレインの形状が同じである
ならば角度，ドーズ量にある程度の幅があつても良いこ
とは言うまでもない。また、本実施例ではSi基板を用い
たｎチヤネルMOS FETについて述べたが、基板はSiに限
る分けではない。また、ｐチヤネルMOS FET,MES FET
等他の電界効果トランジスタにも適用できることも明ら
かである。
イオン打ち込みを角度およびドーズ量を限定して行つて
いるが、実効的にソース，ドレインの形状が同じである
ならば角度，ドーズ量にある程度の幅があつても良いこ
とは言うまでもない。また、本実施例ではSi基板を用い
たｎチヤネルMOS FETについて述べたが、基板はSiに限
る分けではない。また、ｐチヤネルMOS FET,MES FET
等他の電界効果トランジスタにも適用できることも明ら
かである。
〔実施例２〕 第２図は、本発明の第２の実施例を説明するための図
であつて、ウエハ上に形成されるMOS FET（FETと略
す）のゲート電極とソース，ドレインとして用いられる
高濃度n+拡散層の位置関係を説明するための図である。
FET1ではソースあるいはドレインとして用いられるn+拡
散層５とn+拡散層６とを結ぶ方向がフアセツトと平行に
なつており、FET2では、n+拡散層５とn+拡散層６とを結
ぶ方向がフアセツトと垂直となつている。また、FET3で
はソースあるいはドレインとして用いられるn+拡散層５
とn+拡散層６とを結ぶ方向がフアセツトに対して135゜
となつており、FET4では、n+拡散層５とn+拡散層６とを
結ぶ方向がフアセツトに対して45゜となつている。
であつて、ウエハ上に形成されるMOS FET（FETと略
す）のゲート電極とソース，ドレインとして用いられる
高濃度n+拡散層の位置関係を説明するための図である。
FET1ではソースあるいはドレインとして用いられるn+拡
散層５とn+拡散層６とを結ぶ方向がフアセツトと平行に
なつており、FET2では、n+拡散層５とn+拡散層６とを結
ぶ方向がフアセツトと垂直となつている。また、FET3で
はソースあるいはドレインとして用いられるn+拡散層５
とn+拡散層６とを結ぶ方向がフアセツトに対して135゜
となつており、FET4では、n+拡散層５とn+拡散層６とを
結ぶ方向がフアセツトに対して45゜となつている。
ソース，ドレイン形成のためのイオン打ち込みをθ＝
７゜で、かつ、実施例１で述べた一般論に従つてφ＝2
2.5゜,112.5゜,202.5゜,292.5゜の４回に分けて打ち込
むこと以外は実施例１と全く同様の製造工程をとる。
７゜で、かつ、実施例１で述べた一般論に従つてφ＝2
2.5゜,112.5゜,202.5゜,292.5゜の４回に分けて打ち込
むこと以外は実施例１と全く同様の製造工程をとる。
このような方法で形成したn+層は、第２図中のFET1に
おいてもFET2,FET3,FET4においても、それぞれのゲート
電極からみて対称であり、かつ、FET1とFET2,FET3,FET4
のゲート長が同じであれば全く合同な構造となつてい
る。従つて、ゲート長が同じ長さであれば、電気特性も
全く同じものとなる。
おいてもFET2,FET3,FET4においても、それぞれのゲート
電極からみて対称であり、かつ、FET1とFET2,FET3,FET4
のゲート長が同じであれば全く合同な構造となつてい
る。従つて、ゲート長が同じ長さであれば、電気特性も
全く同じものとなる。
例えば、本実施例で示した工程を用いて製造したゲー
ト長0.8μｍのｎチヤネルMOS FETのゲート電極VGをパ
ラメータとした場合のドレイン電流IDのドレイン電流VD
依存性は、第２図中のFET1のn+拡散層５をソースとして
n+拡散層６をドレインとした場合の特性、n+拡散層５を
ドレインとしてn+拡散層６をソースとした場合の特性、
および、第２図中のFET2のn+拡散層５をソースとしてn+
拡散層６をドレインとした場合の特性、n+拡散層５をド
レインとしてn+拡散層６をソースとした場合の特性、FE
T3のn+拡散層５をソースとしてn+拡散層６をドレインと
した場合の特性、n+拡散層５をドレインとしてn+拡散層
６をソースとした場合の特性、FET4のn+拡散層５をソー
スとしてn+拡散層６をドレインとした場合の特性、n+拡
散層５をドレインとしてn+拡散層６をソースとした場合
の特性の８特性は全て等しいため重なつておりMOS FET
のパターンの向きに依らずに第６図（ａ）と同様な対
称、かつ、同一の電気特性が得られる。この結果から明
らかなように、本発明の方法を用いることにより従来の
技術の欠点を克服することが可能である。
ト長0.8μｍのｎチヤネルMOS FETのゲート電極VGをパ
ラメータとした場合のドレイン電流IDのドレイン電流VD
依存性は、第２図中のFET1のn+拡散層５をソースとして
n+拡散層６をドレインとした場合の特性、n+拡散層５を
ドレインとしてn+拡散層６をソースとした場合の特性、
および、第２図中のFET2のn+拡散層５をソースとしてn+
拡散層６をドレインとした場合の特性、n+拡散層５をド
レインとしてn+拡散層６をソースとした場合の特性、FE
T3のn+拡散層５をソースとしてn+拡散層６をドレインと
した場合の特性、n+拡散層５をドレインとしてn+拡散層
６をソースとした場合の特性、FET4のn+拡散層５をソー
スとしてn+拡散層６をドレインとした場合の特性、n+拡
散層５をドレインとしてn+拡散層６をソースとした場合
の特性の８特性は全て等しいため重なつておりMOS FET
のパターンの向きに依らずに第６図（ａ）と同様な対
称、かつ、同一の電気特性が得られる。この結果から明
らかなように、本発明の方法を用いることにより従来の
技術の欠点を克服することが可能である。
なお、本実施例では、ソース，ドレイン形成のための
イオン打ち込みを角度およびドーズ量を限定して行つて
いるが、実効的にソース，ドレインの形状が同じである
ならば角度，ドーズ量にある程度の幅があつても良いこ
とは言うまでもない。また、本実施例ではSi基板を用い
たｎチヤネルMOS FETについて述べたが、基板Siに限る
分けではない。また、ｐチヤネルMOS FET,MES FET等
他の電界効果トランジスタにも適用できることも明らか
である。
イオン打ち込みを角度およびドーズ量を限定して行つて
いるが、実効的にソース，ドレインの形状が同じである
ならば角度，ドーズ量にある程度の幅があつても良いこ
とは言うまでもない。また、本実施例ではSi基板を用い
たｎチヤネルMOS FETについて述べたが、基板Siに限る
分けではない。また、ｐチヤネルMOS FET,MES FET等
他の電界効果トランジスタにも適用できることも明らか
である。
〔実施例３〕 実施例1,および実施例２においては、FETのソース，
ドレイン用の高濃度拡散層がそれぞれのゲーと電極から
みて対称であり、かつ、これらのFETのゲート長が同じ
であれば全く合同な構造となるような高濃度拡散層の形
成法について述べた。本実施例では、FETのソース，ド
レイン用の高濃度拡散層がそれぞれのゲート電極からみ
て対称ではあるが、必ずしも全てが合同ではないような
高濃度拡散層の形成方法について述べる。このようにす
るためには、任意の個数，任意の配置のFETに対して第
３図中のθとしてθ＝７゜，φとして互いに180゜異な
る任意の２角度をとれば良い。但し、イオン打ち込みの
方向は低指数の面チヤネリングを避ける方向であるとす
る。基板が（100）Siウエハであり、フアセツトの方向
が＜110＞軸方向である場合の第２図のようなFETに対し
ては、（100）面や（110）面の低指数の面による面チヤ
ネリングを避けられるような角度として例えばφ＝22.5
゜,202,5゜の２回に分けて等ドーズ量づつイオン打ち込
みすれば良い。このようにして高濃度拡散層をイオン打
ち込みにより形成すること以外は実施例１と全く同様の
製造工程をとる。
ドレイン用の高濃度拡散層がそれぞれのゲーと電極から
みて対称であり、かつ、これらのFETのゲート長が同じ
であれば全く合同な構造となるような高濃度拡散層の形
成法について述べた。本実施例では、FETのソース，ド
レイン用の高濃度拡散層がそれぞれのゲート電極からみ
て対称ではあるが、必ずしも全てが合同ではないような
高濃度拡散層の形成方法について述べる。このようにす
るためには、任意の個数，任意の配置のFETに対して第
３図中のθとしてθ＝７゜，φとして互いに180゜異な
る任意の２角度をとれば良い。但し、イオン打ち込みの
方向は低指数の面チヤネリングを避ける方向であるとす
る。基板が（100）Siウエハであり、フアセツトの方向
が＜110＞軸方向である場合の第２図のようなFETに対し
ては、（100）面や（110）面の低指数の面による面チヤ
ネリングを避けられるような角度として例えばφ＝22.5
゜,202,5゜の２回に分けて等ドーズ量づつイオン打ち込
みすれば良い。このようにして高濃度拡散層をイオン打
ち込みにより形成すること以外は実施例１と全く同様の
製造工程をとる。
このようにして製作した場合には、FET1,FET2,FET3,F
ET4のソース，ドレインはそれぞれのゲート電極に対し
て対称となるため、電気特性も対称となる。但し、この
場合には、n+層の形状が全ては合同とはならないため、
FET1,FET2,FET3,FET4の各ゲート長が同一であつても、F
ET1とFET4の電気特性およびFET2とFET3の電気特性はそ
れぞれの同一であるが、互いには若干異なる。
ET4のソース，ドレインはそれぞれのゲート電極に対し
て対称となるため、電気特性も対称となる。但し、この
場合には、n+層の形状が全ては合同とはならないため、
FET1,FET2,FET3,FET4の各ゲート長が同一であつても、F
ET1とFET4の電気特性およびFET2とFET3の電気特性はそ
れぞれの同一であるが、互いには若干異なる。
なお、本実施例では、ソース，ドレイン形成のための
イオン打ち込み角度およびドーズ量を限定して行つてい
るが、実効的にソース，ドレインの形状が同じであるな
らば角度，ドーズ量にある程度の幅があつても良いこと
は言うまでもない。また、本実施例ではSi基板を用いた
ｎチヤネルMOS FETについて述べたが、基板はSiに限る
分けではない。また、ｐチヤネルMOS FET,MES FET等
他の電界効果トランジスタにも適用できることも明らか
である。
イオン打ち込み角度およびドーズ量を限定して行つてい
るが、実効的にソース，ドレインの形状が同じであるな
らば角度，ドーズ量にある程度の幅があつても良いこと
は言うまでもない。また、本実施例ではSi基板を用いた
ｎチヤネルMOS FETについて述べたが、基板はSiに限る
分けではない。また、ｐチヤネルMOS FET,MES FET等
他の電界効果トランジスタにも適用できることも明らか
である。
以上説明したように、本発明による半導体装置の製造
法を用いれば、ソース領域およびドレイン領域をチヤネ
リング現象の生じ難いものとして形成することができ、
かつ、ソース領域およびドレイン領域をそれぞれ本来の
ソース領域およびドレイン領域として用いたときの電界
効果トランジスタの特性とそれとは逆にそれぞれドレイ
ン領域およびソース領域として用いたときの電界効果ト
ランジスタの特性との間に差が生じないようにすること
ができるため、回路設計上簡単となるという利点があ
る。
法を用いれば、ソース領域およびドレイン領域をチヤネ
リング現象の生じ難いものとして形成することができ、
かつ、ソース領域およびドレイン領域をそれぞれ本来の
ソース領域およびドレイン領域として用いたときの電界
効果トランジスタの特性とそれとは逆にそれぞれドレイ
ン領域およびソース領域として用いたときの電界効果ト
ランジスタの特性との間に差が生じないようにすること
ができるため、回路設計上簡単となるという利点があ
る。
【図面の簡単な説明】 第１図（ａ）（ｂ）（ｃ）は、本発明の製造方法による
ｎチヤネルMOS FETの製造工程を示す。 第２図は第２の実施例を説明するための図であつて、ウ
エハ上に形成されるMOS FETのゲート電極とソース，ド
レインとして用いられる高濃度n+拡散層の位置関係を説
明する図を示す。 第３図はイオン打ち込みの方向を説明するための図、第
４図はウエハ上に形成されるMOS FETのゲート電極とソ
ース，ドレインとして用いられる高濃度n+拡散層の位置
関係を説明するための図、第５図（ａ）（ｂ）は従来の
方法で形成したn+拡散層とゲート電極の位置関係を示す
断面図を示す。第６図（ａ）（ｂ）は従来の方法を用い
て製造したFETの電気特性を示す。 １……ｐ型Si基板、２……フイールド酸化膜、３……ゲ
ート酸化膜、４……低抵抗多結晶シリコンゲート電極、
5,6……ソース，ドレイン用高濃度n+拡散層、７……層
間絶縁膜、８……Al電極
ｎチヤネルMOS FETの製造工程を示す。 第２図は第２の実施例を説明するための図であつて、ウ
エハ上に形成されるMOS FETのゲート電極とソース，ド
レインとして用いられる高濃度n+拡散層の位置関係を説
明する図を示す。 第３図はイオン打ち込みの方向を説明するための図、第
４図はウエハ上に形成されるMOS FETのゲート電極とソ
ース，ドレインとして用いられる高濃度n+拡散層の位置
関係を説明するための図、第５図（ａ）（ｂ）は従来の
方法で形成したn+拡散層とゲート電極の位置関係を示す
断面図を示す。第６図（ａ）（ｂ）は従来の方法を用い
て製造したFETの電気特性を示す。 １……ｐ型Si基板、２……フイールド酸化膜、３……ゲ
ート酸化膜、４……低抵抗多結晶シリコンゲート電極、
5,6……ソース，ドレイン用高濃度n+拡散層、７……層
間絶縁膜、８……Al電極
フロントページの続き (72)発明者 木内 一秀 厚木市森の里若宮３番１号 日本電信電 話株式会社厚木電気通信研究所内 (56)参考文献 特開 昭63−95669（ＪＰ，Ａ) 特開 昭61−258475（ＪＰ，Ａ) 特開 昭62−293773（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基板上の複数の方向を持つ電界効果
トランジスタのゲート電極形成工程と、これらのゲート
電極をマスクとしてイオン打ち込みにより前記電界効果
トランジスタのソースおよびドレイン領域を自己整合的
に形成する工程であつて、イオン打ち込み角度を前記半
導体基板主面に対して軸チヤネリングの発生が避けられ
る角度だけ垂直方向からずらし、かつ、前記ゲート電極
の前記ソースおよびドレイン領域に対向する辺の方向全
てに対して対称で面チャネリングの発生が避けられる複
数の方向から等しいドーズ量づつイオン打ち込みを行う
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上の複数の方向を持つ電界効果
トランジスタのゲート電極形成工程と、これらのゲート
電極をマスクとしてイオン打ち込みにより前記電界効果
トランジスタのソースおよびドレイン領域を自己整合的
に形成する工程であつて、前記ゲート電極のゲート幅方
向が互いになす角度の間にこれら全ての角度がその角度
の整数倍であるような最大の角度φ０が存在し、かつ36
0゜Ｍがφ０で割り切れる最小の整数Ｍが存在する場合
に、イオン打ち込み角度を前記半導体基板主面に対して
軸チヤネリングの発生が避けられる角度だけ垂直方向か
らずらし、かつ、イオン打ち込みの方向を前記半導体基
板主面に射影した方向と半導体基板のフアセツトと垂直
な方向がなす角度をφとして、面チヤネリングの発生が
避けられる任意の角度αが存在する場合にこのαを用い
てφ＝φ０＋α,2φ０＋α,3φ０＋α，……,360゜Ｍ−
φ０＋α,360゜Ｍ＋αと選び等しいドーズ量づつ360゜M
/φ０に分けてイオン打ち込みを行う工程を含むことを
特徴とする半導体装置の製造方法。 - 【請求項３】半導体基板上の複数の方向を持つ電界効果
トランジスタのゲート電極形成工程と、これらのゲート
電極をマスクとしてイオン打ち込みにより前記電界効果
トランジスタのソースおよびドレイン領域を自己整合的
に形成する工程であつて、前記ゲート電極のゲート幅方
向が互いになす角度の間にこれら全ての角度がその角度
の整数倍であるような最大の角度φ０が存在し、特にＮ
を任意の正の整数として360゜M/φ０＝2Nが成立ち、か
つ、下で指定するイオン打ち込み方向が面チヤネリング
の発生が避けられる方向である場合に、任意のゲート幅
方向からφ＝φ0/2,φ0/2＋２φ0,φ0/2＋４φ0,φ0/2
＋６φ0,……，φ0/2＋２（Ｎ−１）φ０の角度で等し
いドーズ量づつＮ回に分けてイオン打ち込みを行うこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068591A JP2540037B2 (ja) | 1987-03-23 | 1987-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068591A JP2540037B2 (ja) | 1987-03-23 | 1987-03-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63233567A JPS63233567A (ja) | 1988-09-29 |
| JP2540037B2 true JP2540037B2 (ja) | 1996-10-02 |
Family
ID=13378186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62068591A Expired - Fee Related JP2540037B2 (ja) | 1987-03-23 | 1987-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540037B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2532478B2 (ja) * | 1987-06-26 | 1996-09-11 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP2668538B2 (ja) * | 1988-02-05 | 1997-10-27 | ヤマハ株式会社 | 集積回路装置の製法 |
| US5270226A (en) * | 1989-04-03 | 1993-12-14 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method for LDDFETS using oblique ion implantion technique |
| JPH0982726A (ja) * | 1995-09-12 | 1997-03-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2002043436A (ja) * | 2000-07-28 | 2002-02-08 | Denso Corp | 半導体装置の製造方法 |
| US20070096245A1 (en) * | 2003-06-19 | 2007-05-03 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method for the same |
| JP4741225B2 (ja) * | 2004-12-16 | 2011-08-03 | シャープ株式会社 | 半導体装置の製造方法 |
| JP4789463B2 (ja) * | 2004-12-28 | 2011-10-12 | キヤノン株式会社 | 光電変換装置とその製造方法，及び撮像システム |
| JP2009076890A (ja) * | 2007-08-31 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、半導体装置、及び電子機器 |
| JP4956351B2 (ja) * | 2007-09-28 | 2012-06-20 | オンセミコンダクター・トレーディング・リミテッド | Ｄｍｏｓトランジスタの製造方法 |
| JP5486207B2 (ja) * | 2009-03-31 | 2014-05-07 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258475A (ja) * | 1985-05-11 | 1986-11-15 | Ricoh Co Ltd | Ｌｄｄ構造をもつ半導体装置の製造方法 |
| JPS62293773A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2677987B2 (ja) * | 1986-10-13 | 1997-11-17 | 松下電器産業株式会社 | 半導体集積回路装置の製造方法 |
-
1987
- 1987-03-23 JP JP62068591A patent/JP2540037B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63233567A (ja) | 1988-09-29 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |