JPS63233567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63233567A JPS63233567A JP6859187A JP6859187A JPS63233567A JP S63233567 A JPS63233567 A JP S63233567A JP 6859187 A JP6859187 A JP 6859187A JP 6859187 A JP6859187 A JP 6859187A JP S63233567 A JPS63233567 A JP S63233567A
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- diffusion layer
- gate electrode
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、電界効果トランジスタを含む半導体装置の製
造方法に関するものである。
造方法に関するものである。
ＬＳＩの高性能化、高集積化に向けて微細ＭＩＳ型電界
効果トランジスタあるいは微１１１ＭＥｓ型電界効果ト
ランジスタの研究が進められているが、ゲート長が数μ
ｍ以下の電界効果トランジスタにおいては、ソース領域
あるいはドレイン領域となる高濃度拡散層領域がゲート
電極からみて対称に形成されていることが望ましい。何
故ならば、対称でない場合には２つある高濃度拡散層の
うちのいずれをソースとして用いるかによって電気特性
が異なるからである。従来、チャネリング現象を防止し
、かつ、ゲート電極からみてソース、ドレインとなる高
濃度拡散層領域を対称に形成する方法として、イオン打
ち込みの方向をウェハ表面に垂直な方向からソース領域
およびドレイン領域を結ぶ方向と垂直な方向に傾ける方
法が提案されている（特開昭６ｌ−１０５８７４）。し
かし、この方法は、例えばソース、ドレインを結ぶ方向
が互いに垂直になっている複数の電界効果トランジスタ
を有する半導体装置の製造方法としては使用できない。
効果トランジスタあるいは微１１１ＭＥｓ型電界効果ト
ランジスタの研究が進められているが、ゲート長が数μ
ｍ以下の電界効果トランジスタにおいては、ソース領域
あるいはドレイン領域となる高濃度拡散層領域がゲート
電極からみて対称に形成されていることが望ましい。何
故ならば、対称でない場合には２つある高濃度拡散層の
うちのいずれをソースとして用いるかによって電気特性
が異なるからである。従来、チャネリング現象を防止し
、かつ、ゲート電極からみてソース、ドレインとなる高
濃度拡散層領域を対称に形成する方法として、イオン打
ち込みの方向をウェハ表面に垂直な方向からソース領域
およびドレイン領域を結ぶ方向と垂直な方向に傾ける方
法が提案されている（特開昭６ｌ−１０５８７４）。し
かし、この方法は、例えばソース、ドレインを結ぶ方向
が互いに垂直になっている複数の電界効果トランジスタ
を有する半導体装置の製造方法としては使用できない。
以下、電界効果トランジスタとしてｎチャネルＭＯ３Ｆ
ＥＴを例にして従来技術の欠点を指摘する。
ＥＴを例にして従来技術の欠点を指摘する。
第３図は、イオン打ち込みの方向を説明するための図で
あって、角度θは、イオン打ち込みの方向とウェハ表面
に垂直な方向とがなす角度であり、角度φは、イオン打
ち込みの方向をウェハ表面に射影した方向とウェハ表面
におけるファセットと垂直な方向がなす角度である。
あって、角度θは、イオン打ち込みの方向とウェハ表面
に垂直な方向とがなす角度であり、角度φは、イオン打
ち込みの方向をウェハ表面に射影した方向とウェハ表面
におけるファセットと垂直な方向がなす角度である。
第４図は、ウェハ上に形成されるＭＯＳ ＦＥＴ （
ＦＥＴと略す）のゲート電極とソース、ドレインとして
用いられる高濃度ｎ゛拡散層の位置関係を説明するため
の図であって、ＦＥＴＩではソースあるいはドレインと
して用いられるｎ゛拡散層５とｎ、゛拡散層６とを結ぶ
方向がファセットと平行になっており、ＦＥＴ２では、
ｎ゛拡散層５とｎ１拡散層６とを結ぶ方向がファセット
と垂直となっている。
ＦＥＴと略す）のゲート電極とソース、ドレインとして
用いられる高濃度ｎ゛拡散層の位置関係を説明するため
の図であって、ＦＥＴＩではソースあるいはドレインと
して用いられるｎ゛拡散層５とｎ、゛拡散層６とを結ぶ
方向がファセットと平行になっており、ＦＥＴ２では、
ｎ゛拡散層５とｎ１拡散層６とを結ぶ方向がファセット
と垂直となっている。
従来の方法では、チャネリング現象を防ぐため、例えば
θ＝７°とし、ＦＥＴＩの拡散層５と拡散層６とを結ぶ
方向とイオン打ち込み方向とを垂直にするため、例えば
、φ＝１８０’ としている。
θ＝７°とし、ＦＥＴＩの拡散層５と拡散層６とを結ぶ
方向とイオン打ち込み方向とを垂直にするため、例えば
、φ＝１８０’ としている。
゛ 第５図（ａ） （ｂ）は、このようにして形成した
ｎ４拡散層５．６とゲート電極の位置関係を示す断面図
である。第５図（ａ）は、第４図中のＦＥＴＩに関する
もので、第５図世）は、第４図中のＦＥＴ２に関するも
のである。第５図（ａ）のＦＥＴＩでは、ｎ０拡散層５
とｎ゛拡散層６とが、ゲート電極に対して対称であるの
に対し、第５図（ｂ）のＦＥＴＩでは、ｎ゛拡散層５と
ｎ°拡散層６とが、ゲート電極に対して対称でないこと
がわかる。すなわち、第４図のＦＥＴＩとＦＥＴ２のよ
うにソース、ドレインを結ぶ方向が互いに垂直となって
いる複数の電界効果トランジスタを含む半導体装置にお
いては、従来の方法を用いて両方の電界効果トランジス
タのソース、ドレインをそれぞれのゲート電極に対して
対称に形成することは不可能である。
ｎ４拡散層５．６とゲート電極の位置関係を示す断面図
である。第５図（ａ）は、第４図中のＦＥＴＩに関する
もので、第５図世）は、第４図中のＦＥＴ２に関するも
のである。第５図（ａ）のＦＥＴＩでは、ｎ０拡散層５
とｎ゛拡散層６とが、ゲート電極に対して対称であるの
に対し、第５図（ｂ）のＦＥＴＩでは、ｎ゛拡散層５と
ｎ°拡散層６とが、ゲート電極に対して対称でないこと
がわかる。すなわち、第４図のＦＥＴＩとＦＥＴ２のよ
うにソース、ドレインを結ぶ方向が互いに垂直となって
いる複数の電界効果トランジスタを含む半導体装置にお
いては、従来の方法を用いて両方の電界効果トランジス
タのソース、ドレインをそれぞれのゲート電極に対して
対称に形成することは不可能である。
第６図［ａ）Ｃｂ）は、従来の方法を用いて製造したＦ
ＥＴの電気特性を示すもので、縦軸がドレイン電流■。
ＥＴの電気特性を示すもので、縦軸がドレイン電流■。
、横軸がドレイン電圧ＶＤで、ゲート電圧ｖＧをパラメ
ータとしている。第６図（ａ）は、第４図中のＦＥＴＩ
に関するもので、第６図（ｂ）は、第４図中のＦＥＴ２
に関するものである。それぞれ実線はｎ゛拡散層５をソ
ース、ｎ゛拡散層６をドレインとしたもので、破線はｎ
４拡散層５をドレイン、ｎ゛拡散層６をソースとしたも
のである。
ータとしている。第６図（ａ）は、第４図中のＦＥＴＩ
に関するもので、第６図（ｂ）は、第４図中のＦＥＴ２
に関するものである。それぞれ実線はｎ゛拡散層５をソ
ース、ｎ゛拡散層６をドレインとしたもので、破線はｎ
４拡散層５をドレイン、ｎ゛拡散層６をソースとしたも
のである。
第６図（ａ）では実線と破線とが一致しているのに対し
、第６図世）では実線と破線とが異なっていることがわ
かる。第６図世）では実線と破線とが異なっているのは
、ｎ１拡散層５とｎ４拡散層６とがゲート電極に対して
対称でないためであり、従来の方法を用いたのでは回避
できない欠点である。
、第６図世）では実線と破線とが異なっていることがわ
かる。第６図世）では実線と破線とが異なっているのは
、ｎ１拡散層５とｎ４拡散層６とがゲート電極に対して
対称でないためであり、従来の方法を用いたのでは回避
できない欠点である。
以上ｎチャネルＭＯ３ＦＥＴを例にとって従来の方法の
欠点を述べたが、ｐチャネルＭＯ３ＦＥＴ、ＭＥＳ
ＦＥＴ等他０電界効果トランジスタにおいても従来方法
に欠点があるのは明白である。
欠点を述べたが、ｐチャネルＭＯ３ＦＥＴ、ＭＥＳ
ＦＥＴ等他０電界効果トランジスタにおいても従来方法
に欠点があるのは明白である。
〔発明の目的〕
本発明の目的は、従来の方法の以上のような欠点を解決
した、ゲートの方向が異なる複数の電界効果トランジス
タのソース領域およびドレイン領域がそれぞれの９−ト
電極からみて全て対称に形成されていることを特徴とす
る半導体装置の製造方法を提供することにある。
した、ゲートの方向が異なる複数の電界効果トランジス
タのソース領域およびドレイン領域がそれぞれの９−ト
電極からみて全て対称に形成されていることを特徴とす
る半導体装置の製造方法を提供することにある。
本発明は電界効果トランジスタのソース、ドレイン領域
を自己整合的にイオン打ち込みで形成する際にゲート電
極のソースおよびドレインに対向する辺の方向に対して
対称となる複数の方向から等しいドーズ量づつイオン打
ち込みを行うことを最も主要な特徴とする。なお、上記
イオン打ち込みにおけるｒ対称」およびＶ等しいドーズ
量」という言葉は、文字通りの厳密なものではなく、実
効的に等価である程度の幅を持つものである。従来の技
術とはソース、ドレイン形成時のイオン打ち込みの方向
が複数であることが異なる。
を自己整合的にイオン打ち込みで形成する際にゲート電
極のソースおよびドレインに対向する辺の方向に対して
対称となる複数の方向から等しいドーズ量づつイオン打
ち込みを行うことを最も主要な特徴とする。なお、上記
イオン打ち込みにおけるｒ対称」およびＶ等しいドーズ
量」という言葉は、文字通りの厳密なものではなく、実
効的に等価である程度の幅を持つものである。従来の技
術とはソース、ドレイン形成時のイオン打ち込みの方向
が複数であることが異なる。
〔実施例１〕
第１図（ａ） （ｂ） ［ｃ）は、本発明を第今図に示
したようなゲート電極と高濃度ｎ°拡散層の位置関係を
有するＭＯＳ ＦＥＴ製造に適用した場合の１実施例
を説明するためのものであって、ｎチャネル間Ｏ３ＦＥ
Ｔの製造工程を示すものである。第１図中、１はｐ型Ｓ
ｔ基板、２はフィールド酸化膜、３はゲート酸化膜、４
は低抵抗多結晶シリコンゲート電極、５．６は高濃度ｎ
０拡散層、７は層間絶縁膜、８はＡＮ電極である。先ず
、第１図（ａ）に示すように、通常のＭＯＳ ＬＳＩ
製造工程に従って厚さ５０００人のフィールド酸化膜２
を形成した後、厚さ５０人のゲート酸化膜３を乾燥酸素
中で形成する。その後、ゲート電極として用いる低抵抗
多結晶シリコンを４０００人の厚さに堆積し、通常のフ
ォトリソグラフィあるいは電子ビームリソグラフィを用
いてゲート電極４を形成する。
したようなゲート電極と高濃度ｎ°拡散層の位置関係を
有するＭＯＳ ＦＥＴ製造に適用した場合の１実施例
を説明するためのものであって、ｎチャネル間Ｏ３ＦＥ
Ｔの製造工程を示すものである。第１図中、１はｐ型Ｓ
ｔ基板、２はフィールド酸化膜、３はゲート酸化膜、４
は低抵抗多結晶シリコンゲート電極、５．６は高濃度ｎ
０拡散層、７は層間絶縁膜、８はＡＮ電極である。先ず
、第１図（ａ）に示すように、通常のＭＯＳ ＬＳＩ
製造工程に従って厚さ５０００人のフィールド酸化膜２
を形成した後、厚さ５０人のゲート酸化膜３を乾燥酸素
中で形成する。その後、ゲート電極として用いる低抵抗
多結晶シリコンを４０００人の厚さに堆積し、通常のフ
ォトリソグラフィあるいは電子ビームリソグラフィを用
いてゲート電極４を形成する。
次に、第１図−）に示すように、ソース、ドレインとし
て用いるｎ′″ｐ接合形成のためのＡｓイオンを８０
Ｋ ｅ Ｖ、 ４ ｘ １０ＩＳｃｍ−”（Ｄ条件テ
４オフ打ち込みを行うが、この際、第３図中の角度θは
、軸チャネリングを避けるため例えばθ−７°とする。
て用いるｎ′″ｐ接合形成のためのＡｓイオンを８０
Ｋ ｅ Ｖ、 ４ ｘ １０ＩＳｃｍ−”（Ｄ条件テ
４オフ打ち込みを行うが、この際、第３図中の角度θは
、軸チャネリングを避けるため例えばθ−７°とする。
次に第３図中のφであるが、−ａに、与えられたパター
ンのＦＥＴのゲート幅方向が互いになす角度の間にこれ
らの全ての角度がその角度の整数倍であるような最大の
角度φ。が存在し、かつ、３６０°Ｍ（Ｍ：３６０°Ｍ
がφ。で割り切れる最小の整数）がφ。で割り切れる時
には、αを任意の角度としてφ−α＝φ。ｌ ２φ。、
３φ。。
ンのＦＥＴのゲート幅方向が互いになす角度の間にこれ
らの全ての角度がその角度の整数倍であるような最大の
角度φ。が存在し、かつ、３６０°Ｍ（Ｍ：３６０°Ｍ
がφ。で割り切れる最小の整数）がφ。で割り切れる時
には、αを任意の角度としてφ−α＝φ。ｌ ２φ。、
３φ。。
・・・・・・、３６０°Ｍ−φ。であるようなφを選び
等しいドーズ量づつ３６０°Ｍ／φ。回に分けてイオン
打ち込みを行えば、これらの全てのＦＥＴにおいて、ｎ
９層はそれぞれのゲート電極からみて対称であり、かつ
、これらのＦＥＴのゲート長が同じであれば全く合同な
構造となる。また、特に３６０’／φ。−２Ｎ（Ｎ：整
数）であるときには、任意のゲート幅方向からφ。／２
．φ。／２＋２φＯ・ φＯ／２＋４φＯ・ φ６／２
＋６φＯ９・・・・・・、φ。／２＋２ （Ｎ−１）
φ。の角度で等しいドーズ量づつＮ回に分けてイオン
打ち込みを行えば、これらの全てのＦＥＴにおいて、ｎ
０層はそれぞれのゲート電極からみて対称であり、かつ
、これらのＦＥＴのゲート長が同じであれば全く合同な
構造となる。但し、いずれの場合も、低指数の面チャネ
リングを避けるような角度を選ぶこととする。第４図の
ような場合には、φ。＝９０°で３６０°／φ。＝４で
あるから、φ＝４５゜、２２５°とすれば良い。但し、
Ｓｔウェハが（１００）基板であり、ファセットの方向
が〈１１０〉軸方向である場合には、この角度でイオン
注入を行なうと、（１１０）と（１００）面方向に面チ
ャネリングが生じ易い。このような、低指数の面チャネ
リングを避けるために例えばファセットの方向をそのま
まにしてパターンをウェハ中心を回転の中心として時計
方向に２２．５°回転させてからφ＝６７．５°、２４
７．５″の２方向から等ドーズ量ずつ分けてイオン打ち
込みをするか、α＝２５°として、１回づつウェハを回
転してそれぞれφ。＝２５° （＝３８５°）、１１５
゜、２０５°、２９５°の４方向から１／４ドーズ量を
４回打ち込めば良い。本実施例では後者の方法を採用す
ることとする。このような面チャネリングを生じ易い低
指数の面としては、（１００）や（１１０）面が代表的
であり、これらの低指数の面を考慮しておけば、高指数
の面では面チャネリングが生じにくいので面チャネリン
グによる影響を避けることができる。
等しいドーズ量づつ３６０°Ｍ／φ。回に分けてイオン
打ち込みを行えば、これらの全てのＦＥＴにおいて、ｎ
９層はそれぞれのゲート電極からみて対称であり、かつ
、これらのＦＥＴのゲート長が同じであれば全く合同な
構造となる。また、特に３６０’／φ。−２Ｎ（Ｎ：整
数）であるときには、任意のゲート幅方向からφ。／２
．φ。／２＋２φＯ・ φＯ／２＋４φＯ・ φ６／２
＋６φＯ９・・・・・・、φ。／２＋２ （Ｎ−１）
φ。の角度で等しいドーズ量づつＮ回に分けてイオン
打ち込みを行えば、これらの全てのＦＥＴにおいて、ｎ
０層はそれぞれのゲート電極からみて対称であり、かつ
、これらのＦＥＴのゲート長が同じであれば全く合同な
構造となる。但し、いずれの場合も、低指数の面チャネ
リングを避けるような角度を選ぶこととする。第４図の
ような場合には、φ。＝９０°で３６０°／φ。＝４で
あるから、φ＝４５゜、２２５°とすれば良い。但し、
Ｓｔウェハが（１００）基板であり、ファセットの方向
が〈１１０〉軸方向である場合には、この角度でイオン
注入を行なうと、（１１０）と（１００）面方向に面チ
ャネリングが生じ易い。このような、低指数の面チャネ
リングを避けるために例えばファセットの方向をそのま
まにしてパターンをウェハ中心を回転の中心として時計
方向に２２．５°回転させてからφ＝６７．５°、２４
７．５″の２方向から等ドーズ量ずつ分けてイオン打ち
込みをするか、α＝２５°として、１回づつウェハを回
転してそれぞれφ。＝２５° （＝３８５°）、１１５
゜、２０５°、２９５°の４方向から１／４ドーズ量を
４回打ち込めば良い。本実施例では後者の方法を採用す
ることとする。このような面チャネリングを生じ易い低
指数の面としては、（１００）や（１１０）面が代表的
であり、これらの低指数の面を考慮しておけば、高指数
の面では面チャネリングが生じにくいので面チャネリン
グによる影響を避けることができる。
以上のような方法でソース、ドレイン用のｎ゛ｐｐ接合
成した後は、通常のＭＯＳ ＬＳＩ製造工程に従って
第１図（Ｃ）に示すように、層間絶縁膜？、ＡＮ電極８
を形成し、ｎチャネルＭＯ３ＦＥＴが製造される。
成した後は、通常のＭＯＳ ＬＳＩ製造工程に従って
第１図（Ｃ）に示すように、層間絶縁膜？、ＡＮ電極８
を形成し、ｎチャネルＭＯ３ＦＥＴが製造される。
このような方法で形成したｎ゛層は、第４図中のＦＥＴ
ＩにおいてもＦＥＴ２においても、それぞれのゲート電
極からみて対称であり、かつ、ＦＥＴＩとＦＥＴ２のゲ
ート長が同じであれば全く合同な構造となっている。従
って、ゲート長が同じ長さであれば、電気特性も全く同
じものとなる。
ＩにおいてもＦＥＴ２においても、それぞれのゲート電
極からみて対称であり、かつ、ＦＥＴＩとＦＥＴ２のゲ
ート長が同じであれば全く合同な構造となっている。従
って、ゲート長が同じ長さであれば、電気特性も全く同
じものとなる。
例えば、本実施例で示した工程を用いて製造したゲート
長０．８回ｍのｎチャネル間Ｏ３ＦＥＴのゲート電圧ｖ
Ｇをパラメータとした場合のドレイン電流ＩＤのドレイ
ン電圧Ｖ。依存性は、第４図中のＦＥＴＩのｎ゛拡散層
５をソースとしてｎ°拡散層６をドレインとした場合の
特性、ｎ″−拡散層５をドレインとしてｎ゛拡散層６を
ソースとした場合の特性、および、第４図中のＦＥＴ２
のｎ１拡散層５とソースとしてｎ４拡散層６をドレイン
とした場合の特性、ｎ゛拡散層５をドレインとしてｎ１
拡散層６をソースとした場合の特性の４特性は全て等し
いため重なっておりＭＯＳＦＥＴのパターンの向きに依
らずに第６図（ａ）と同様な対称、かつ、同一の電気特
性が得られる。この結果から明らかなように、本発明の
方法を用いることにより従来の技術の欠点を克服するこ
とが可能である。なお、同一半導体主面上に存在する複
数の電界効果トランジスタのソースおよびドレインを、
その半導体主面に対して連続的に異なる方向からイオン
打ち込みを行うことによって各々のトランジスタのゲー
トに対して自己整合的に形成する方法も考えられるが、
このような方法を′用いると面チヤネリング現象を防ぐ
ことが不可能なため良好な電気特性を得ることができず
、使用することはできない。
長０．８回ｍのｎチャネル間Ｏ３ＦＥＴのゲート電圧ｖ
Ｇをパラメータとした場合のドレイン電流ＩＤのドレイ
ン電圧Ｖ。依存性は、第４図中のＦＥＴＩのｎ゛拡散層
５をソースとしてｎ°拡散層６をドレインとした場合の
特性、ｎ″−拡散層５をドレインとしてｎ゛拡散層６を
ソースとした場合の特性、および、第４図中のＦＥＴ２
のｎ１拡散層５とソースとしてｎ４拡散層６をドレイン
とした場合の特性、ｎ゛拡散層５をドレインとしてｎ１
拡散層６をソースとした場合の特性の４特性は全て等し
いため重なっておりＭＯＳＦＥＴのパターンの向きに依
らずに第６図（ａ）と同様な対称、かつ、同一の電気特
性が得られる。この結果から明らかなように、本発明の
方法を用いることにより従来の技術の欠点を克服するこ
とが可能である。なお、同一半導体主面上に存在する複
数の電界効果トランジスタのソースおよびドレインを、
その半導体主面に対して連続的に異なる方向からイオン
打ち込みを行うことによって各々のトランジスタのゲー
トに対して自己整合的に形成する方法も考えられるが、
このような方法を′用いると面チヤネリング現象を防ぐ
ことが不可能なため良好な電気特性を得ることができず
、使用することはできない。
なお、本実施例では、ソース、ドレイン形成のためのイ
オン打ち込みを角度およびドーズ量を限定して行ってい
るが、★動的にソース、ドレインの形状が同じであるな
らば角度、ドーズ量にある程度の幅があっても良いこと
は言うまでもない。
オン打ち込みを角度およびドーズ量を限定して行ってい
るが、★動的にソース、ドレインの形状が同じであるな
らば角度、ドーズ量にある程度の幅があっても良いこと
は言うまでもない。
また、本実施例ではＳｉ基板を用いたｎチャネルＭＯＳ
ＦＥＴについて述べたが、基板はＳｉに限る分けで
はない。また、ｐチャネルＭＯＳ ＦＥＴ、ＭＥＳ
ＦＥＴ等他０電界効果トランジスタにも適用できるこ
とも明らかである。
ＦＥＴについて述べたが、基板はＳｉに限る分けで
はない。また、ｐチャネルＭＯＳ ＦＥＴ、ＭＥＳ
ＦＥＴ等他０電界効果トランジスタにも適用できるこ
とも明らかである。
〔実施例２〕
第２図は、本発明の第２の実施例を説明するための図で
あって、ウェハ上に形成されるＭＯＳＦＥＴ （ＦＥＴ
と略す）のゲート電極とソース。
あって、ウェハ上に形成されるＭＯＳＦＥＴ （ＦＥＴ
と略す）のゲート電極とソース。
ドレインとして用いられる高濃度ｎ＋拡散層の位置関係
を説明するための図である。ＦＥＴＩではソースあるい
はドレインとして用いられるｎ′″拡散層５とｎ゛拡散
層６とを結ぶ方向がファセットと平行になっており、Ｆ
ＥＴ２では、ｎ＋拡散層５とｎ＋拡散層６とを結ぶ方向
がファセットと垂直となっている。また、ＦＥＴ３では
ソースあるいはドレインとして用いられるｎ３拡散層５
とｎ０拡散層６とを結ぶ方向がファセットに対して１３
５°となっており、ＦＥＴ４では、ｎ゛拡散層５とｎ・
拡散層６とを結ぶ方向がファセットに対して４５°とな
っている。
を説明するための図である。ＦＥＴＩではソースあるい
はドレインとして用いられるｎ′″拡散層５とｎ゛拡散
層６とを結ぶ方向がファセットと平行になっており、Ｆ
ＥＴ２では、ｎ＋拡散層５とｎ＋拡散層６とを結ぶ方向
がファセットと垂直となっている。また、ＦＥＴ３では
ソースあるいはドレインとして用いられるｎ３拡散層５
とｎ０拡散層６とを結ぶ方向がファセットに対して１３
５°となっており、ＦＥＴ４では、ｎ゛拡散層５とｎ・
拡散層６とを結ぶ方向がファセットに対して４５°とな
っている。
ソース、ドレイン形成のためのイオン打ち込みをθ＝７
°で、かつ、実施例１で述べた一般論に従ってφ＝２２
．５°、１１２．５°、２０２゜５°、２９２．５°の
４回に分けて打ち込むこと以外は実施例１と全く同様の
製造工程をとる。
°で、かつ、実施例１で述べた一般論に従ってφ＝２２
．５°、１１２．５°、２０２゜５°、２９２．５°の
４回に分けて打ち込むこと以外は実施例１と全く同様の
製造工程をとる。
このような方法で形成したｎ゛層は、第２図中のＦＥＴ
ＩにおいてもＦＥＴ２．ＦＥＴ３．ＦＥＴ４においても
、それぞれのゲート電極からみて対称であり、かつ、Ｆ
ＥＴＩとＦＥＴ２．ＦＥＴ３、ＦＥＴ４のゲート長が同
じであれば全く合同な構造となっている。従って、ゲー
ト長が同じ長さであれば、電気特性も全く同じものとな
る。
ＩにおいてもＦＥＴ２．ＦＥＴ３．ＦＥＴ４においても
、それぞれのゲート電極からみて対称であり、かつ、Ｆ
ＥＴＩとＦＥＴ２．ＦＥＴ３、ＦＥＴ４のゲート長が同
じであれば全く合同な構造となっている。従って、ゲー
ト長が同じ長さであれば、電気特性も全く同じものとな
る。
例えば、本実施例で示した工程を用いて製造したゲート
長０．８．ｕｍのｎチャネルＭＯＳ ＦＥＴのゲート
電圧ｖ、、をパラメータとした場合のドレイン電流■。
長０．８．ｕｍのｎチャネルＭＯＳ ＦＥＴのゲート
電圧ｖ、、をパラメータとした場合のドレイン電流■。
のドレイン電圧Ｖ、依存性は、第２図中のＦＥＴＩのｎ
′″拡散層５をソースとしてｎ０拡散層６をドレインと
した場合の特性、ｎ・拡散層５をドレインとしてｎ＋拡
散層６をソースとした場合の特性、および、第２図中の
ＦＢ・Ｔ２のｎ°拡散層５をソースとしてｎ１拡散層６
をドレインとした場合の特性、ｎ０拡散層５をドレイン
としてｎ゛拡散層６をソースとした場合の特性、ＦＥＴ
３のｎ゛拡散層５をソースとしてｎ″″拡散層６をドレ
インとした場合の特性、ｎ９拡散層５をドレインとして
ｎ０拡散層６をソースとした場合の特性、ＦＥＴ４のｎ
゛拡散層５をソースとしてｎ゛拡散層６をドレインとし
た場合の特性、ｎ″−拡散層５をドレインとしてｎ４拡
散層６をソースとした場合の特性の８特性は全て等しい
ため重なつておりＭＯＳ ＦＥＴのパターンの向きに
依らずに第６図（ａ）と同様な対称、かつ、同一の電気
特性が得られる。この結果から明らかなように、本発明
の方法を用いることにより従来の技術の欠点を克服する
ことが可能である。
′″拡散層５をソースとしてｎ０拡散層６をドレインと
した場合の特性、ｎ・拡散層５をドレインとしてｎ＋拡
散層６をソースとした場合の特性、および、第２図中の
ＦＢ・Ｔ２のｎ°拡散層５をソースとしてｎ１拡散層６
をドレインとした場合の特性、ｎ０拡散層５をドレイン
としてｎ゛拡散層６をソースとした場合の特性、ＦＥＴ
３のｎ゛拡散層５をソースとしてｎ″″拡散層６をドレ
インとした場合の特性、ｎ９拡散層５をドレインとして
ｎ０拡散層６をソースとした場合の特性、ＦＥＴ４のｎ
゛拡散層５をソースとしてｎ゛拡散層６をドレインとし
た場合の特性、ｎ″−拡散層５をドレインとしてｎ４拡
散層６をソースとした場合の特性の８特性は全て等しい
ため重なつておりＭＯＳ ＦＥＴのパターンの向きに
依らずに第６図（ａ）と同様な対称、かつ、同一の電気
特性が得られる。この結果から明らかなように、本発明
の方法を用いることにより従来の技術の欠点を克服する
ことが可能である。
なお、本実施例でも、ソース、ドレイン形成のためのイ
オン打ち込みを角度およびドーズ量を限定して行ってい
るが、実効的にソース、ドレインの形状が同じであるな
らば角度、ドーズ量にある程度の幅があっても良いこと
は言うまでもない。
オン打ち込みを角度およびドーズ量を限定して行ってい
るが、実効的にソース、ドレインの形状が同じであるな
らば角度、ドーズ量にある程度の幅があっても良いこと
は言うまでもない。
また、本実施例ではＳｉ基板を用いたｎチャネル間Ｏ３
ＦＥＴについて述べたが、基板Ｓｉに限る分けではない
。また、ｐチャネルＭＯ５ＦＥＴ、ＭＥＳ ＦＥＴ等
他０電界効果トランジスタにも適用できることも明らか
である。
ＦＥＴについて述べたが、基板Ｓｉに限る分けではない
。また、ｐチャネルＭＯ５ＦＥＴ、ＭＥＳ ＦＥＴ等
他０電界効果トランジスタにも適用できることも明らか
である。
〔実施例３〕
実施例１．および実施例２においては、ＦＥＴのソース
、ドレイン用の高濃度拡散層がそれぞれのグーと電極か
らみて対称であり、かつ、これらのＦＥＴのゲート長が
同じであれば全く合同な構造となるような高濃度拡散層
の形成法について述べた。本実施例では、ＦＥＴのソー
ス、ドレイン用の高濃度拡散層がそれぞれのゲート電極
からみて対称ではあるが、必ずしも全てが合同ではない
ような高濃度拡散層の形成方法について述べる。
、ドレイン用の高濃度拡散層がそれぞれのグーと電極か
らみて対称であり、かつ、これらのＦＥＴのゲート長が
同じであれば全く合同な構造となるような高濃度拡散層
の形成法について述べた。本実施例では、ＦＥＴのソー
ス、ドレイン用の高濃度拡散層がそれぞれのゲート電極
からみて対称ではあるが、必ずしも全てが合同ではない
ような高濃度拡散層の形成方法について述べる。
このようにするためには、任意の個数、任意の配置のＦ
ＥＴに対して第３図中のθとしてθ＝７°。
ＥＴに対して第３図中のθとしてθ＝７°。
φとして互いに１８０°異なる任意の２角度をとれば良
い。但し、イオン打ち込みの方向は低指数の面チャネリ
ングを避ける方向であるとする。基板が（１００）Ｓｉ
ウェハであり、ファセットの方向が＜１１０＞軸方向で
ある場合の第２図のようなＦＥＴに対しては、（１００
）面や（１１０）面の低指数の面による面チャネリング
を避けられるような角度として例えばφ＝２２．５°、
２０２．５°の２回に分けて等ドーズ量づつイオン打ち
込みすれば良い。このようにして高濃度拡散層をイオン
打ち込みにより形成すること以外は実施例１と全く同様
の製造工程をとる。
い。但し、イオン打ち込みの方向は低指数の面チャネリ
ングを避ける方向であるとする。基板が（１００）Ｓｉ
ウェハであり、ファセットの方向が＜１１０＞軸方向で
ある場合の第２図のようなＦＥＴに対しては、（１００
）面や（１１０）面の低指数の面による面チャネリング
を避けられるような角度として例えばφ＝２２．５°、
２０２．５°の２回に分けて等ドーズ量づつイオン打ち
込みすれば良い。このようにして高濃度拡散層をイオン
打ち込みにより形成すること以外は実施例１と全く同様
の製造工程をとる。
このようにして制作した場合には、ＦＥＴＩ。
ＦＥＴ２．ＦＥＴ３．ＦＥＴ４のソース、ドレインはそ
れぞれのゲート電極に対して対称となるため、電気特性
も対称となる。但し、この場合には、ｎ１層の形状が全
ては合同とはならないため、ＦＥＴ１．ＦＥＴ２．ＦＥ
Ｔ３．ＦＥＴ４の各ゲート長が同一であっても、ＦＥＴ
ＩとＦＥＴ４の電気特性およびＦＥＴ２とＦＥＴ３の電
気特性はそれぞれの同一であるが、互いには若干具なる
。
れぞれのゲート電極に対して対称となるため、電気特性
も対称となる。但し、この場合には、ｎ１層の形状が全
ては合同とはならないため、ＦＥＴ１．ＦＥＴ２．ＦＥ
Ｔ３．ＦＥＴ４の各ゲート長が同一であっても、ＦＥＴ
ＩとＦＥＴ４の電気特性およびＦＥＴ２とＦＥＴ３の電
気特性はそれぞれの同一であるが、互いには若干具なる
。
なお、本実施例でも、ソース、ドレイン形成のためのイ
オン打ち込み角度およびドーズ量を限定して行っている
が、実効的にソース、ドレインの形状が同じであるなら
ば角度、ドーズ量にある程度の幅があっても良いことは
言うまでもない。また、本実施例ではＳｉ基板を用いた
ｎチャネル間Ｏ３ＦＥＴについて述べたが、基板はＳｉ
に限る分けではない。また、ｐチャネルＭＯ５ＦＥＴ、
ＭＥＳ ＦＥＴ等他０電界効果トランジスタにも適用
できることも明らかである。
オン打ち込み角度およびドーズ量を限定して行っている
が、実効的にソース、ドレインの形状が同じであるなら
ば角度、ドーズ量にある程度の幅があっても良いことは
言うまでもない。また、本実施例ではＳｉ基板を用いた
ｎチャネル間Ｏ３ＦＥＴについて述べたが、基板はＳｉ
に限る分けではない。また、ｐチャネルＭＯ５ＦＥＴ、
ＭＥＳ ＦＥＴ等他０電界効果トランジスタにも適用
できることも明らかである。
（発明の効果〕
以上説明したように、本発明による半導体装置の製造法
を用いれば、ソース領域およびドレイン領域をチャネリ
ング現象の生じ難いものとして形成することができ、か
つ、ソース領域およびドレイン領域をそれぞれ本来のソ
ース領域およびドレイン領域として用いたときの電界効
果トランジスタの特性とそれとは逆にそれぞれドレイン
領域およびソース領域として用いたときの電界効果トラ
ンジスタの特性との間に差が生じないようにすることが
できるため、回路設計上簡単となるという利点がある。
を用いれば、ソース領域およびドレイン領域をチャネリ
ング現象の生じ難いものとして形成することができ、か
つ、ソース領域およびドレイン領域をそれぞれ本来のソ
ース領域およびドレイン領域として用いたときの電界効
果トランジスタの特性とそれとは逆にそれぞれドレイン
領域およびソース領域として用いたときの電界効果トラ
ンジスタの特性との間に差が生じないようにすることが
できるため、回路設計上簡単となるという利点がある。
第１図（ａ） （ｂ） （Ｃ）は、本発明の製造方法に
よるｎチャネル間Ｏ３ＦＥＴの製造工程を示す。 第２図は第２の実施例を説明するための図であって、ウ
ェハ上に形成されるＭＯＳ ＦＥＴのゲート電極とソ
ース、ドレインとして用いられる高濃度ｎ゛拡散層の位
置関係を説明する図を示す。 第３図はイオン打ち込みの方向を説明するための図、第
４図はウェハ上に形成されるＭ２Ｓ ＦＥＴのゲート
電極とソース、ドレインとして用いられる高濃度ｎ゛拡
散層の位置関係を説明するための図、第５図（ａ） （
ｂ）は従来の方法で形成したｎ０拡散層とゲート電極の
位置関係を示す断面図を示す。第６図（ａ） （ｂ）は
従来の方法を用いて製造したＦＥＴの電気特性を示す。 １・・・ｐ型Ｓｉ基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・低抵抗多結晶シリコンゲ
ート電極、５，６・・・ソース、ドレイン用高濃度ｎ。 拡散層、７・・・層間絶縁膜、８・・・Ａｊ！電極特許
出願人 日本電信電話株式会社代理人 弁理士 玉
蟲 久 五 部 （外２名） （ａ） 一−１ （ｂ） 一−１ （Ｃ） 第 １ 図 第 ２ 図 第 ３ 口 第４図 （Ｇ） Ｐ型Ｓ二基板１ （ｂ） 厘 ５ 図 Ｖｏ（Ｖ） ＜ａ＞ ０ ０．４ ０．８ １．２ １．６ ２ｖｏ （Ｖ） （ｂ） 第 ６ 図
よるｎチャネル間Ｏ３ＦＥＴの製造工程を示す。 第２図は第２の実施例を説明するための図であって、ウ
ェハ上に形成されるＭＯＳ ＦＥＴのゲート電極とソ
ース、ドレインとして用いられる高濃度ｎ゛拡散層の位
置関係を説明する図を示す。 第３図はイオン打ち込みの方向を説明するための図、第
４図はウェハ上に形成されるＭ２Ｓ ＦＥＴのゲート
電極とソース、ドレインとして用いられる高濃度ｎ゛拡
散層の位置関係を説明するための図、第５図（ａ） （
ｂ）は従来の方法で形成したｎ０拡散層とゲート電極の
位置関係を示す断面図を示す。第６図（ａ） （ｂ）は
従来の方法を用いて製造したＦＥＴの電気特性を示す。 １・・・ｐ型Ｓｉ基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・低抵抗多結晶シリコンゲ
ート電極、５，６・・・ソース、ドレイン用高濃度ｎ。 拡散層、７・・・層間絶縁膜、８・・・Ａｊ！電極特許
出願人 日本電信電話株式会社代理人 弁理士 玉
蟲 久 五 部 （外２名） （ａ） 一−１ （ｂ） 一−１ （Ｃ） 第 １ 図 第 ２ 図 第 ３ 口 第４図 （Ｇ） Ｐ型Ｓ二基板１ （ｂ） 厘 ５ 図 Ｖｏ（Ｖ） ＜ａ＞ ０ ０．４ ０．８ １．２ １．６ ２ｖｏ （Ｖ） （ｂ） 第 ６ 図
Claims (1)
- 半導体基板上の電界効果トランジスタのゲート電極形
成工程と、このゲート電極をマスクとしてイオン打ち込
みにより前記電界効果トランジスタのソースおよびドレ
イン領域を自己整合的に形成する工程であつてイオン打
ち込み角度を前記半導体基板主面に対して軸チヤネリン
グの発生が避けられる角度だけ垂直方向からずらし、か
つ、前記ゲート電極の前記ソースおよびドレイン領域に
対向する辺の方向に対して対称となる複数の方向から等
しいドーズ量づつイオン打ち込みを行う工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068591A JP2540037B2 (ja) | 1987-03-23 | 1987-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068591A JP2540037B2 (ja) | 1987-03-23 | 1987-03-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63233567A true JPS63233567A (ja) | 1988-09-29 |
| JP2540037B2 JP2540037B2 (ja) | 1996-10-02 |
Family
ID=13378186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62068591A Expired - Fee Related JP2540037B2 (ja) | 1987-03-23 | 1987-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540037B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645068A (en) * | 1987-06-26 | 1989-01-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| US4921812A (en) * | 1988-02-05 | 1990-05-01 | Yamaha Corporation | Process of fabricating field effect transistor device |
| US5270226A (en) * | 1989-04-03 | 1993-12-14 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method for LDDFETS using oblique ion implantion technique |
| GB2304997A (en) * | 1995-09-12 | 1997-03-26 | Mitsubishi Electric Corp | Field effect transistor with a self aligned gate |
| JP2002043436A (ja) * | 2000-07-28 | 2002-02-08 | Denso Corp | 半導体装置の製造方法 |
| WO2004114412A1 (ja) * | 2003-06-19 | 2004-12-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
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| JP2006186204A (ja) * | 2004-12-28 | 2006-07-13 | Canon Inc | 光電変換装置とその製造方法，及び撮像システム |
| WO2009041741A1 (ja) * | 2007-09-28 | 2009-04-02 | Sanyo Electric Co., Ltd. | Ｄｍｏｓトランジスタ及びその製造方法 |
| JP2009076890A (ja) * | 2007-08-31 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、半導体装置、及び電子機器 |
| JP2010238854A (ja) * | 2009-03-31 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
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-
1987
- 1987-03-23 JP JP62068591A patent/JP2540037B2/ja not_active Expired - Fee Related
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| US5728611A (en) * | 1995-09-12 | 1998-03-17 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
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| JP4741225B2 (ja) * | 2004-12-16 | 2011-08-03 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2006186204A (ja) * | 2004-12-28 | 2006-07-13 | Canon Inc | 光電変換装置とその製造方法，及び撮像システム |
| JP2009076890A (ja) * | 2007-08-31 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、半導体装置、及び電子機器 |
| WO2009041741A1 (ja) * | 2007-09-28 | 2009-04-02 | Sanyo Electric Co., Ltd. | Ｄｍｏｓトランジスタ及びその製造方法 |
| JP2009088189A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | Ｄｍｏｓトランジスタ及びその製造方法 |
| JP2010238854A (ja) * | 2009-03-31 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2540037B2 (ja) | 1996-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |