KR20030050907A - 멀티플 게이트 박막 트랜지스터 - Google Patents

멀티플 게이트 박막 트랜지스터 Download PDF

Info

Publication number
KR20030050907A
KR20030050907A KR1020010081447A KR20010081447A KR20030050907A KR 20030050907 A KR20030050907 A KR 20030050907A KR 1020010081447 A KR1020010081447 A KR 1020010081447A KR 20010081447 A KR20010081447 A KR 20010081447A KR 20030050907 A KR20030050907 A KR 20030050907A
Authority
KR
South Korea
Prior art keywords
gate
semiconductor layer
gate electrode
body portion
thin film
Prior art date
Application number
KR1020010081447A
Other languages
English (en)
Other versions
KR100611743B1 (ko
Inventor
소우영
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020010081447A priority Critical patent/KR100611743B1/ko
Publication of KR20030050907A publication Critical patent/KR20030050907A/ko
Application granted granted Critical
Publication of KR100611743B1 publication Critical patent/KR100611743B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 디멘죤의 증가없이 멀티플 게이트를 구현하여 누설전류를 감소시킬 수 있는 박막 트랜지스터에 관한 것이다.
본 발명의 박막 트랜지스터는 절연기판상에 형성된 지그재그형태의 반도체층과; 상기 반도체층과 교차하는 적어도 하나의 슬롯을 구비하는 게이트전극을 포함한다.
또한, 본 발명은 절연기판상에 형성된 지그재그형태의 반도체층과; 상기 반도체층과 교차하는 하나이상의 게이트를 구비하는 게이트전극을 포함한다.
상기 반도체층은 상기 게이트와 교차하는 다수의 바디부와; 서로 이웃하는 바디부를 연결하기 위한 다수의 연결부를 포함하며, 상기 게이트전극은 상기 바디부와 오버랩된 부분이 게이트로 작용하여 멀티플 게이트를 포함하고, 상기 바디부중 상기 게이트전극의 각 게이트와 오버랩된 부분은 채널영역으로 작용한다.

Description

멀티플 게이트 박막 트랜지스터{TFT with Multiple Gate}
본 발명은 멀티플 게이트를 구비한 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 디멘죤의 증가없이 누설전류를 감소시킬 수 있는 멀티플 게이트를 구비한 박막 트랜지스터에 관한 것이다.
다결정 실리콘막 박막 트랜지스터는 다결정 실리콘막의 결정(grain)내부와 결정입계(grain boundary)에 많은 결함(defect)가 발생하여 커다란 누설전류가 흐르게 된다.
이러한 다결정 실리콘막 박막 트랜지스터에서의 누설전류를 감소시키기 위하여 LDD 구조 또는 오프셋구조를 채택하거나 멀티플 게이트 구조를 채택하였다. 그러나, LDD 구조 또는 오프셋구조의 박막 트랜지스터는 LDD구조 또는 오프셋구조를 형성하기 위한 별도의 공정이 요구되어 공정수가 증가하는 문제점이 있으며, 멀티플 게이트 구조의 박막 트랜지스터는 소자의 디멘죤이 증가하는 문제점이 있었다.
도 1a는 종래의 듀얼 게이트를 구비한 박막 트랜지스터의 단면구조를 개략적으로 도시한 것이고, 도 1b는 종래의 4-폴드(fold) 게이트를 구비한 박막 트랜지스터의 단면구조를 개략적으로 도시한 것이다.
도 1a의 박막 트랜지스터는 절연기판(10)상에 반도체층(11)이 형성되고, 상기 반도체층(11)에 대응하는 게이트 절연막(12)상에 듀얼 게이트(13-1), (13-2)의 게이트 전극이 형성된 구조를 갖는다. 한편, 도 1b의 박막 트랜지스터는 절연기판(20)상에 반도체층(21)이 형성되고, 상기 반도체층(21)에 대응하는 게이트 절연막(22)상에 4-폴드(four-fold) 게이트(23-1 - 23-4)의 게이트 전극이 형성된 구조를 갖는다.
상기한 바와같은 종래의 멀티플 게이트 박막 트랜지스터에서는, 일직선으로 연장된 반도체층상에 멀티플 게이트가 형성되거나 또는 일직선으로 연장된 하나의 게이트상에 다수의 액티브영역을 형성하게 되는데, 멀티플 게이트의 수에 거의 비례하여 소자의 디멘죤이 증가하는 문제점이 있었다. 특히, 상기한 멀티플 게이트구조는 컴팩트한 디자인이 요구되는 분야에서는 개구율의 감소를 초래하는 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 디멘죤의 증가없이 누설전류를 감소시킬 수 있는 멀티플 게이트를 구비한 박막 트랜지스터를 제공하는 데 그 목적이 있다.
도 1a 는 종래의 듀얼 게이트를 구비한 박막 트랜지스터의 단면 구조도,
도 1b는 종래의 4-폴드 게이트를 구비한 박막 트랜지스터의 단면 구조도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 멀티플 게이트를 구비한 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 멀티플 게이트를 구비한 박막 트랜지스터의 제조방법을 설명하기 위한 평면도,
도 4는 본 발명의 다른 실시예에 따른 멀티플 게이트를 구비한 박막 트랜지스터의 평면구조도,
도 5는 본 발명의 실시예에 따른 멀티플 게이트를 구비한 박막 트랜지스터의 누설전류 특성을 나타낸 도면,
<도면의 주요부분에 대한 부호의 설명>
30 : 절연기판31 : 버퍼층
32 : 다결정 실리콘막으로 된 반도체층
32L1, 32L2 : 바디부
32B : 연결부32-21 - 32-24 : 채널영역
32-11 - 32-15 : 소오스/드레인 영역을 위한 불순물영역
34 : 게이트 절연막36 : 게이트전극
39-1, 39-2 : 콘택홀36-1 - 36-4 : 제1 내지 제4게이트
38 : 층간 절연41-1, 41-2 : 소오스/드레인 전극
상기한 본 발명의 목적을 달성하기 위하여 본 발명은 절연기판상에 형성된 지그재그형태의 반도체층과; 상기 반도체층과 교차하는 적어도 하나의 슬롯을 구비하는 게이트전극을 포함하는 멀티플 게이트를 구비한 박막 트랜지스터를 제공하는것을 특징으로 한다.
또한, 본 발명은 절연기판상에 형성된 지그재그형태의 반도체층과; 상기 반도체층과 교차하는 하나이상의 게이트를 구비하는 게이트전극을 포함하는 멀티플 게이트를 구비한 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 반도체층은 상기 게이트와 교차하는 다수의 바디부와; 서로 이웃하는 바디부를 연결하기 위한 다수의 연결부를 포함하며, 상기 게이트전극은 상기 바디부와 오버랩된 부분이 게이트로 작용하여 멀티플 게이트를 포함하고, 상기 바디부중 상기 게이트전극의 각 게이트와 오버랩된 부분은 채널영역으로 작용하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 형성된 지그재그형태의 반도체층과; 상기 반도체을 포함한 기판상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성되고, 상기 반도체층과 교차하는 적어도 하나이상의 슬롯을 구비하는 게이트전극과; 상기 게이트 전극을 포함한 게이트 절연막상에 형성되어, 상기 반도체층의 양에지부분을 노출시키는 콘택홀을 구비한 층간 절연막과; 상기 층간 절연막상에 형성되어 상기 콘택홀을 통해 상기 반도체층과 콘택되는 소오스/드레인 전극을 포함하는 멀티플 게이트를 구비한 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 형성된 지그재그형태의 반도체층과; 상기 반도체을 포함한 기판상에 형성된 게이트 절연막과; 상기 게이트 절연막상에 형성되고, 상기 반도체층과 교차하는 하나이상의 게이트를 구비하는 게이트전극과; 상기 게이트 전극을 포함한 게이트 절연막상에 형성되어, 상기 반도체층의 양에지부분을노출시키는 콘택홀을 구비한 층간 절연막과; 상기 층간 절연막상에 형성되어 상기 콘택홀을 통해 상기 반도체층과 콘택되는 소오스/드레인 전극을 포함하는 멀티플 게이트를 구비한 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 반도체층은 상기 게이트와 교차하는 다수의 바디부와; 서로 이웃하는 바디부를 연결하기 위한 다수의 연결부를 포함하며, 상기 게이트전극은 상기 바디부와 오버랩된 부분이 게이트로 작용하여 멀티플 게이트를 포함하고, 상기 바디부중 상기 게이트전극의 각 게이트와 오버랩된 부분은 채널영역으로 작용하며, 상기 콘택홀은 상기 반도체층의 바디부중 최외곽에 배열된 바디부의 일측 에지에 형성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 멀티플 게이트를 구비한 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도이고, 도 3a 내지 도 3d는 본 발명의 실시예에 따른 멀티플 게이트를 구비한 박막 트랜지스터의 제조방법을 설명하기 위한 평면도를 도시한 것이다.
도 2a 및 도 3a를 참조하면, 유리기판과 같은 절연기판(30)상에 버퍼층(31)을 형성하고, 다결정 실리콘막으로 된 반도체층(32)을 형성한다. 이때, 반도체층(32)은 바디부(32L1, 32L2)와, 상기 바디부(32L1, 32L2)를 서로 연결하기 위한 연결부(32B)를 구비한 "ㄷ"자형의 구조를 갖는다.
도면에는 반도체층(32)이 1쌍의 바디부(32L1, 32L2)와 이를 연결하기 위한하나의 연결부(32B)를 구비한 "ㄷ"자형 구조에 대하여 도시하였으나, 이에 국한되는 것이 아니라 다수의 바디부(32L)를 구비할 수도 있다. 이때, 반도체층(32)은 다수의 바디부(32L)가 다수의 연결부(32B)에 의해 서로 연결되어 지그재그 형태의 구조를 갖게 된다.
여기서, 다결정 실리콘막으로 된 반도체층(32)은 버퍼층(31)상에 비정질 실리콘막을 증착한 다음, 다양한 결정화방법을 이용하여 결정화시켜 다결정 폴리실리콘막으로된 반도체층(32)을 형성하거나, 또는 다결정 폴리실리콘막을 증착한 다음 패터닝하여 다결정 실리콘막으로 된 반도체층(32)을 형성할 수도 있다.
도 2b 및 도 3b를 참조하면, 상기 다결정 실리콘막으로 된 반도체층(32)을 포함한 기판전면상에 게이트 절연막(34)을 형성한 다음, 게이트 절연막(34)상에 게이트 전극물질을 증착한다. 상기 게이트 전극물질을 패터닝하여 게이트 전극(36)이 상기 반도체층(32)의 바디부(32L1, 32L2)와 교차하도록 형성한다.
이때, 상기 게이트 전극(36)은 반도체층(32)의 바디부(32L1, 32L2)와 교차하는 하나의 슬롯(36S)을 구비한다. 상기 게이트전극(36)중 상기 다수의 바디부(32L1, 32L2)중 제1바디부(32L1)와 오버랩된 부분(36-1), (36-2)은 제1 및 제2게이트로 작용하며, 제2바디부(32L2)와 오버랩된 부분(36-3), (36-4)은 제3게이트 및 제4게이트로 작용하여 4-폴드 게이트를 구성한다.
이어서, 상기 게이트 전극(36)을 마스크로 이용하여 소정의 불순물, 예를 들어 N형 또는 P형 불순물을 상기 반도체층(32)으로 이온주입하여 소오스/드레인 영역을 위한 불순물영역(32-11 - 32-15)을 형성한다. 이때, 반도체층(32)중 상기 제1게이트(36-1) 하부의 부분 즉, 소오스/드레인영역을 위한 불순물영역(32-11, 32-12)사이의 부분은 제1채널영역(32-21)으로 작용하며, 상기 제2게이트(36-2) 하부의 부분 즉, 소오스/드레인영역을 위한 불순물영역(32-12, 32-13)사이의 부분은 제2채널영역(32-22)으로 작용한다.
또한, 상기 반도체층(32a)중 상기 제3게이트(36-3) 하부의 부분 즉, 소오스/드레인영역을 위한 불순물영역(32-13, 32-14)사이의 부분은 제3채널영역(32-23)으로 작용하며, 상기 제4게이트(36-4) 하부의 부분 즉, 소오스/드레인영역을 위한 불순물영역(32-14, 32-15)사이의 부분은 제4채널영역(32-24)으로 작용한다.
도 2c 및 도 3c를 참조하면, 게이트전극(36)을 포함한 게이트 절연막(34)상에 층간 절연막(38)을 형성한 다음, 상기 바디부(32L1, 32L2)의 에지부분에 형성된 불순물영역(32-11, 32-15)이 노출되도록 소오스/드레인 전극용 콘택홀(39-1), (39-2)을 형성한다. 이때, 콘택홀(39-1), (39-2)은 상기 반도체층(32)의 양측 에지부분에 형성된다. 즉, 다수의 바디부(332L1, 32L2)중 외곽부에 배열된 바디부의 에지에 각각 형성되는데, 이때 최외곽부에 배열된 바디부의 양측에지중 연결부에 의해 연결되지 않은 일측에지에 형성되어진다.
도 2d 및 도 3d를 참조하면, 상기 콘택홀(39-1), (39-2)을 통해 상기 노출된 불순물 영역(32-11), (32-15)과 콘택되는 소오스/드레인 전극(41-1), (41-2)을 형성한다. 이로써, 본 발명의 실시예에 따른 멀티플 게이트를 구비한 박막 트랜지스터가 제조된다.
상기한 바와같은 구조를 갖는 박막 트랜지스터가 p형 불순물영역(32-11 -32-15)으로 p형 불순물이 이온주입된 p형 박막 트랜지스터인 경우, 화살표(점선)로 표시한 바와같은 패스로 전류가 흐르게 된다.
도 4는 본 발명의 다른 실시예에 따른 멀티플 게이트의 박막 트랜지스터의 평면구조를 도시한 것이다. 본 발명의 다른 실시예에 따른 박막 트랜지스터는 일 실시예에서와 같이 반도체층(52)은 다수의 바디부(52L1, 52L2)가 다수의 연결부(52B)에 의해 연결되는 "ㄷ"자형태의 구조를 갖는데, 이에 국한되는 것이 아니라 다수의 바디부가 다수의 연결부에 의해 연결되는 지그재그형태의 구조를 갖을 수도 있다. 그리고, 게이트전극(56)은 상기 반도체층(52)과 교차하는 다수의 슬롯(56S1, 56S2, 56S3)을 구비한다.
즉, 상기 게이트 전극(36)이 상기 3개의 슬롯(56S1 - 56S3)이 상기 반도체층(52)의 바디부(52L1, 52L2)와 교차하도록 형성됨으로써, 멀티플 게이트 즉, 6개의 게이트(56-1 - 56-6)를 구현한다.
이와같이, 본 발명의 실시예에서는 반도체층을 지그재그형태로 형성하고 상기 반도체층과 교차하는 하나이상의 슬롯을 구비한 게이트 전극을 형성하여 줌으로써, M(반도체층의 바디부의 개수)xN(게이트 전극의 슬롯의 개수+1)의 멀티플 게이트의 구현이 가능하다. 이때, 상기 게이트 전극의 게이트의 수와 채널영역의 수는 서로 동일하며, 상기 슬롯의 수보다 크다.
상기한 바와같은 본 발명의 실시예에 따른 멀티플 게이트 박막 트랜지스터는 반도체층을 지그재그구조로 형성하고, 상기 반도체층과 교차하는 다수의 슬롯을 구비한 게이트전극이 상기 반도체층과 교차하도록 형성하여 줌으로써, 소자의 디멘죤의 증가없이 멀티플 게이트의 구현이 가능하다.
도 5는 본 발명의 실시예에 따른 멀티플 박막 트랜지스터의 누설전류 특성을 나타낸 것으로서, 단일 게이트구조보다 듀얼 게이트 또는 4폴드 게이트구조의 경우에 누설전류를 감소시킴을 알 수 있다. 특히 드레인 전류(Vd)가 5V이상인 영역에서는 단일 게이트구조에 비하여 본 발명의 듀얼 게이트 또는 4폴드 게이트구조가 누설전류를 10배이상 감소시킬 수 있음을 알 수 있다.
상기한 바와같은 본 발명의 멀티플 게이트 박막 트랜지스터에 따르면, 다수의 슬롯을 구비한 게이트전극을 지그재그형태의 반도체층을 교차하도록 형성하여, 디멘죤의 증가없이 멀티플 게이트를 구현하는 것이 가능하며, 이에 따라 누설전류를 감소시킬 수 있는 이점이 있다. 따라서, 개구율에 커다란 영향을 미치지 않고 누설전류를 억제하고 신뢰성을 향상시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 절연기판상에 형성된 지그재그형태의 반도체층과;
    상기 반도체층과 교차하는 적어도 하나의 슬롯을 구비하는 게이트전극을 포함하는 것을 특징으로 하는 멀티플 게이트를 구비한 박막 트랜지스터.
  2. 제1항에 있어서, 상기 반도체층은 상기 슬롯과 교차하는 다수의 바디부와; 서로 이웃하는 바디부를 연결하기 위한 연결부를 포함하며,
    상기 게이트전극은 상기 바디부와 오버랩된 부분이 게이트로 작용하여 멀티플 게이트를 포함하는 것을 특징으로 하는 멀티플 게이트를 구비한 박막 트랜지스터.
  3. 절연기판상에 형성된 지그재그형태의 반도체층과;
    상기 반도체층과 교차하는 하나이상의 게이트를 구비하는 게이트전극을 포함하는 것을 특징으로 하는 멀티플 게이트를 구비한 박막 트랜지스터.
  4. 제3항에 있어서, 상기 반도체층은 상기 게이트와 교차하는 다수의 바디부와; 서로 이웃하는 바디부를 연결하기 위한 다수의 연결부를 포함하며,
    상기 바디부중 상기 게이트전극의 각 게이트와 오버랩된 부분은 채널영역으로 작용하는 것을 특징으로 하는 멀티플 게이트를 구비한 박막 트랜지스터.
  5. 절연기판상에 형성된 지그재그형태의 반도체층과;
    상기 반도체을 포함한 기판상에 형성된 게이트 절연막과;
    상기 게이트 절연막상에 형성되고, 상기 반도체층과 교차하는 적어도 하나이상의 슬롯을 구비하는 게이트전극과;
    상기 게이트 전극을 포함한 게이트 절연막상에 형성되어, 상기 반도체층의 양에지부분을 노출시키는 콘택홀을 구비한 층간 절연막과;
    상기 층간 절연막상에 형성되어 상기 콘택홀을 통해 상기 반도체층과 콘택되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 멀티플 게이트를 구비한 박막 트랜지스터.
  6. 제5항에 있어서, 상기 반도체층은 상기 게이트와 교차하는 다수의 바디부와; 서로 이웃하는 바디부를 연결하기 위한 다수의 연결부를 포함하며,
    상기 게이트전극은 상기 바디부와 오버랩된 부분이 게이트로 작용하여 멀티플 게이트를 포함하며,
    상기 콘택홀은 상기 반도체층의 바디부중 최외곽에 배열된 바디부의 일측 에지에 형성되는 것을 특징으로 하는 멀티플 게이트를 구비한 박막 트랜지스터.
  7. 절연기판상에 형성된 지그재그형태의 반도체층과;
    상기 반도체을 포함한 기판상에 형성된 게이트 절연막과;
    상기 게이트 절연막상에 형성되고, 상기 반도체층과 교차하는 하나이상의 게이트를 구비하는 게이트전극과;
    상기 게이트 전극을 포함한 게이트 절연막상에 형성되어, 상기 반도체층의 양에지부분을 노출시키는 콘택홀을 구비한 층간 절연막과;
    상기 층간 절연막상에 형성되어 상기 콘택홀을 통해 상기 반도체층과 콘택되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 멀티플 게이트를 구비한 박막 트랜지스터.
  8. 제7항에 있어서, 상기 반도체층은 상기 게이트와 교차하는 다수의 바디부와; 서로 이웃하는 바디부를 연결하기 위한 다수의 연결부를 포함하며,
    상기 바디부중 상기 게이트전극의 각 게이트와 오버랩된 부분은 채널영역으로 작용하며, 상기 콘택홀은 상기 반도체층의 바디부중 최외곽에 배열된 바디부의 일측 에지에 형성되는 것을 특징으로 하는 멀티플 게이트를 구비한 박막 트랜지스터.
KR1020010081447A 2001-12-19 2001-12-19 멀티플 게이트 박막 트랜지스터 KR100611743B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010081447A KR100611743B1 (ko) 2001-12-19 2001-12-19 멀티플 게이트 박막 트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010081447A KR100611743B1 (ko) 2001-12-19 2001-12-19 멀티플 게이트 박막 트랜지스터

Publications (2)

Publication Number Publication Date
KR20030050907A true KR20030050907A (ko) 2003-06-25
KR100611743B1 KR100611743B1 (ko) 2006-08-10

Family

ID=29576590

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010081447A KR100611743B1 (ko) 2001-12-19 2001-12-19 멀티플 게이트 박막 트랜지스터

Country Status (1)

Country Link
KR (1) KR100611743B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150073612A (ko) * 2013-12-23 2015-07-01 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 어레이 기판 및 이의 제조 방법
CN105742294A (zh) * 2016-03-23 2016-07-06 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102151751B1 (ko) 2013-07-19 2020-10-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0738118A (ja) * 1992-12-22 1995-02-07 Korea Electron Telecommun 薄膜トランジスタの製造方法
TW344901B (en) * 1995-02-15 1998-11-11 Handotai Energy Kenkyusho Kk Active matrix display device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150073612A (ko) * 2013-12-23 2015-07-01 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 어레이 기판 및 이의 제조 방법
CN105742294A (zh) * 2016-03-23 2016-07-06 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板
CN105742294B (zh) * 2016-03-23 2019-01-15 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板

Also Published As

Publication number Publication date
KR100611743B1 (ko) 2006-08-10

Similar Documents

Publication Publication Date Title
JP2689888B2 (ja) 半導体装置及びその製造方法
JP3943604B2 (ja) ラテラルｍｏｓｆｅｔ
JPH09186341A (ja) 薄膜トランジスタ及びその製造方法
US6767779B2 (en) Asymmetrical MOSFET layout for high currents and high speed operation
JPS6292370A (ja) 薄膜トランジスタ
JPH0217675A (ja) 半導体装置
JPS60134466A (ja) 半導体装置およびその製造方法
US6437395B2 (en) Process for the manufacturing of an electrically programmable non-volatile memory device
JPH04107867A (ja) 半導体装置
KR100611743B1 (ko) 멀티플 게이트 박막 트랜지스터
JP3448138B2 (ja) 半導体装置の製造方法
US6100566A (en) Multi-layer semiconductor device and method for fabricating the same
JPH0595116A (ja) 半導体装置及びその製造方法
JP3161120B2 (ja) メモリセル
JPH04241463A (ja) 半導体装置
KR100255159B1 (ko) 플래쉬 이이피롬 셀 어레이의 소오스 라인 세그먼트 트랜지스터 제조 방법
KR100255147B1 (ko) 플래쉬 메모리 셀 어레이 및 그 제조 방법
JP2701828B2 (ja) 半導体装置及びその製造方法
JPS6313352B2 (ko)
JPH07122743A (ja) 半導体集積回路装置およびその製造方法
KR940022796A (ko) 트랜지스터 격리방법
JPS63310173A (ja) 半導体装置及びその製造方法
KR930000717B1 (ko) 적층형 커패시터를 갖는 디램
JPS6218767A (ja) 縦形半導体装置及びその製造方法
JPH05110075A (ja) 絶縁ゲート型電界効果トランジスタ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120730

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180802

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190801

Year of fee payment: 14