KR100255147B1 - 플래쉬 메모리 셀 어레이 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀 어레이 및 그 제조 방법에 관한 것이다.
8개, 16개 또는 32개의 셀 마다 반복적으로 형성되는 소오스 콘택의 공정 마진을 확보하기 위하여, 소오스 콘택 주변을 지나는 워드 라인이 굴곡지게 형성되므로 인하여 굴곡진 부분만큼 저항의 증가를 가져와 고속의 스피드를 요구하는 소자 제조의 실현을 어렵게 하고, 또한 소오스 콘택에 인접한 셀의 경우에는 굴곡진 워드 라인의 영향으로 다른 셀과 주위의 환경이 달려져 소오스 콘택에서 멀리 떨어진 셀들과 다른 전기적 특성으로 인하여 소자의 신뢰성을 저하시키는 문제가 있다. 이를 해결하기 위하여 본 발명은 플래쉬 메모리 셀에서 소오스 콘택을 드레인 콘택과 동일 선상에 위치시켜 워드 라인을 직선으로 구현시킨다. 한편, 소오스 콘택의 주변에 셀의 소오스 전류가 통과할 디플리션(depletion) 트랜지스터를 구성시킨다.
Description
본 발명은 플래쉬 메모리 셀 어레이 및 그 제조 방법에 관한 것으로, 특히 셀의 동작 속도 및 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀 어레이 및 그 제조 방법에 관한 것이다.
일반적으로, 단위 플래쉬 메모리 셀은 플로팅 게이트, 컨트롤 게이트, 소오스 및 드레인으로 구성된다. 이러한 단위 플래쉬 메모리 셀을 행렬로 배열시켜 플래쉬 메모리 셀 어레이를 구성하게 되고, 8개, 16개 또는 32개의 드레인 비트 라인에 대해 소오스 비트 라인이 하나씩 반복적으로 구비된다. 즉, 8개, 16개 또는 32개의 셀마다 소오스 콘택이 반복적으로 형성된다.
제1도는 자기 정렬 소오스 공정을 이용하는 종래 적층형 플래쉬 메모리 셀 어레이 레이아웃(Array Layout)이다.
제1도를 참조하면, 소자분리 공정을 통해 액티브 영역(active ragion; 1)이 정이된다. 액티브 영역(1)은 세로 방향으로 다수개 배열된다. 컨트롤 게이트로 사용되는 워드 라인(3)은 액티브 영역(1)에 교차되며, 가로 방향으로 다수개 배열된다. 액티브 영역(1)의 워드 라인(3) 아래 각각에는 플로팅 게이트(2)가 형성된다. 워드 라인(3) 일측부의 액티브 영역들(1) 각각에는 드레인(4)이 하나씩 형성되고, 워드 라인(3)의 다른측부에는 워드 라인(3)과 동일 방향으로 공통 소오스(5)가 형성된다. 드레인들(4) 각각에는 드레인 콘택(6)이 형성되고, 공통 소오스(5)에는 8개, 16개 또는 32개의 드레인 콘택(6)에 대하여 소오스 콘택(7)이 하나씩 구비된다. 메탈 콘택 공정을 통해 드레인 비트 라인(도시 않음)과 소오스 비트 라인(도시않음)이 워드 라인(3)에 교차되도록 세로 방향으로 다수개 형성되는데, 8개, 16개 또는 32개의 드레인 비트 라인마다 소오스 비트 라인이 하나씩 반복적으로 형성된다.
상기한 플래쉬 메모리 셀 어레이는 소오스 콘택(7)이 드레인 콘택(6)과 다른 선상에 위치되며, 고집적 플래쉬 메모리 셀 어레이에서 소어스 콘택(7)의 공정 마진을 확보하기 위하여 소오스 콘택(7)의 주변을 지나는 워드 라인(3)이 소오스 콘택(7)에 대하여 바깥쪽으로 굴곡지게 형성되므로 인하여 직선 형태의 워드 라인(3)에 비하여 굴곡진 부분만큼 저항이 증가하고, 따라서 시정수 지연(RC Delay)에 의한 액세스 타임(Access Time)이 증가하여 고속의 스피드를 요구하는 소자 제조의 실현을 어렵게 하고, 또한 소오스 콘택(7)에 인접한 주(main) 셀 어레이에 속한 셀의 경우에는 굴곡진 워드 라인(3)의 영향으로 다른 셀과 주위의 환경이 달라져 소오스 콘택(7)에서 멀리 떨어진 셀들과 다른 전기적 특성으로 인하여 소자의 신뢰성을 저하시키는 문제가 있다.
따라서, 본 발명은 워드 라인을 직선 형태로 구현시켜 셀의 동작 속도 및 신뢰성을 향상시키면서 고집적화를 실현시킬 수 있는 플래쉬 메모리 셀 어레이 및 그 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 플래쉬 메모리 셀 어레이는 액티브 영역들 각각의 플로팅 게이트, 컨트롤 게이트, 드레인 및 소오스로 단위 셀을 구성하되, 상기 각 단위 셀의 컨트롤 게이트는 상호 연결되어 워드 라인을 이루고, 상기 드레인은 상기 단위 셀 각각에 독립적으로 존재하고, 상기 각 단위 셀의 소오스는 상호 연결되어 상기 각 단위의 셀에 공통으로 사용되고; 상기 드레인들 각각에 드레인 콘택이 형성되되, 상기 드레인 콘택은 8개, 16개 또는 32개의 하나의 그룹을 이루고; 상기 그룹과 그룹 사이의 상기 액티브 영역에 셀 전류가 통과할 디플리션 트랜지스터의 채널로 사용되는 불순물 확산 영역이 형성되되, 상기 불순물 확산 영역은 상기 공통 소오스와 연결되고; 상기 불순물 확산 영역에 소오스 콘택이 형성되되, 상기 소오스 콘택은 상기 드레인 콘택과 동일 선상에 위치되고; 상기 소오스 콘택과 상기 공통 소오스 사이에 디플리션 트랜지스터의 게이트가 형성되되, 상기 디플리션 트랜지스터의 게이트는 상기 워드 라인의 일부로 이루어지는 것을 특징으로 한다.
상기한 플래쉬 메모리 셀 어레이 제조 방법은 반도체 기판 상에 소자분리 공정으로 필드 산화막을 형성하여 세로 방향으로 배열된 다수의 액티브 영역을 정의한 후, 터널 산화막, 제1폴리실리콘막을 순차적으로 형성하는 단계; 필드 산화막 부분과 8, 16 또는 32번째 액티브 영역 부분의 상기 제1폴리실리콘막 및 터널 산화막을 순차적으로 식각하여 제1폴리실리콘막 패턴을 형성하는 단계; 상기 불순물 확산 영역을 형성한 후의 전체 상부에 유전체막을 형성하는 단계; 상기 8, 16 또는 32번째 액티브 영역에 불순물 확산 영역을 형성하는 단계; 상기 8, 16 또는 32번째 액티브 영역 부분의 상기 유전체막을 식각한 후, 상기 불순물 확산 영역 상에 디플리션 트랜지스터의 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 형성한 후의 전체 상부면에 제2폴리실리콘막 및 난반사막을 순차적으로 형성하는 단계; 상기 난반사막 및 제2폴리실리콘막의 선택된 부분을 순차적으로 식각하여 상기 제2폴리실리콘막으로 된 워드 라인을 형성하되, 상기 워드 라인은 가로 방향으로 다수개 배열되며, 상기 게이트 산화막 상부에는 워드 라인이 디플리션 트랜지스터 게이트가 되는 단계; 상기 8, 16 또는 32번째 액티브 영역을 보호한 후 상기 유전체막의 노출된 부분, 상기 제1폴리실리콘막 패턴의 노출된 부분 및 상기 터널 산화막의 노출된 부분을 자기 정렬 식각공정으로 순차적으로 식각하여 상기 제1폴리실리콘막으로 된 플로팅 게이트를 형성하는 단계; 소오스 자기 정렬 식각공정과 이온 주입 공정으로 드레인들과 공통 소오스들을 형성한 후의 전체 구조상에 층간 절연막을 형성하는 단계; 금속 콘택 형성 공정으로 상기 드레인들 각각에 드레인 콘택을 형성하고, 동시에 상기 불순물 확산 영역에 소오스 콘택을 형성하되, 상기 드레인 콘택과 상기 소오스 콘택은 동일 선상에 형성되는 단계; 및 금속 배선 형성 공정을 통해 드레인 비트 라인과 소오트 비트 라인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
제1도는 종래 플래쉬 메모리 셀 어레이 레이아웃.
제2도는 본 발명에 따른 플래쉬 메모리 셀의 레이아웃.
제3(a)도 내지 제3(g)도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 제2도의 A-A′선을 따라 절취한 단면도.
제4(a)도 내지 제4(c)도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 제2도의 B-B′선을 따라 절취한 단면도.
제5(a)도 내지 제5(c)도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 제2도의 C-C′선을 따라 절취한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 액티브 영역 2,12 : 플로팅 게이트
12A : 제1폴리실리콘막 12B : 제1폴리실리콘막 패턴
3,13 : 워드 라인(컨트롤 게이트) 13A : 제1폴리실리콘막
4,14 : 드레인 5,15 : 공통 소오스
6,16 : 드레인 콘택 7,17 : 소오스 콘택
18 : 불순물 확산 영역(디플리션 트랜지스터의 채널용)
21 : 반도체 기판 22 : 필드 산화막
23 : 터널 산화막 24 : 유전체막
25 : 디플리션 트랜지스터의 게이트 산화막
26 : 난반사막 27 : 홈
28 : 층간 절연막 29A,29B : 소오스 및 드레인 비트 라인
113 : 디플리션 트랜지스터의 게이트 31 : 제1감광막 패턴
32 : 제2감광막 패턴 33 : 제3감광막 패턴
34 : 제4감광막 패턴 35 : 제5감광막 패턴
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 플래쉬 메모리 셀의 레이아웃이고, 제3(a)도 내지 제3(g)도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 제2도의 A-A′선을 따라 절취한 단면도이며, 제4(a)도 내지 제4(c)도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 제2도의 B-B′선을 따라 절취한 단면도이고, 제5(a)도 내지 제5(c)도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 제2도의 C-C′선을 따라 절취한 단면도이다.
본 발명의 플래쉬 메모리 셀 어레이의 구성을 제2도를 참조하여 설명하면 다음과 같다.
소자분리 공정을 통해 액티브 영역(11)이 정의된다. 액티브 영역(11)은 세로 방향으로 다수개 배열된다. 컨트롤 게이트로 사용되는 워드 라인(13)은 액티브 영역(11)에 교차되며, 가로 방향으로 다수개 배열된다. 액티브 영역(11)의 워드 라인(13) 아래 각각에는 플로팅 게이트(12)가 형성된다. 워드 라인(13) 일측부의 액티브 영역들(11) 각각에는 드레인(14)이 하나씩 형성되고, 워드 라인(13)의 다른측부에는 워드 라인(13)과 동일 방향으로 공통 소오스(15)가 형성된다. 드레인들(14) 각각에는 드레인 콘택(16)이 형성되고, 8개, 16개 또는 32개의 드레인 콘택(16)을 하나의 그룹으로 정의할 경우 이들 그룹과 그룹 사이의 액티브 영역(11)에는 소오스 콘택(17)이 형성된다. 즉, 소오스 콘택(17)은 드레인 콘택(16)과 동일 선상에 형성된다. 소오스 콘택(17)이 형성되는 부분의 액티브 영역(16)의 반도체 기판에는 소우스(15)와 연결되는 불순물 확산 영역(18)이 형성되며, 불순물 확산 영역(18)은 셀 전류가 통과할 디플리션(depletion) 트랜지스터의 채널이 된다. 소오스 콘택(17)의 주변을 지나는 워드 라인(13) 부분은 디플리션 트랜지스터의 게이트(113) 역할을 한다. 메탈 콘택 공정을 통해 드레인 비트 라인(도시 않음)과 소오스 비트 라인(도시 않음)이 워드 라인(13)에 교차되도록 세로 방향으로 다수개 형성되는데, 8개, 16개 또는 32개의 드레인 비트 라인마다 소오스 비트 라인이 하나씩 반복적으로 형성된다.
상기한 본 발명의 플래쉬 메모리 셀 어레이는 소오스 콘택(17)을 드레인 콘택(16)과 동일 선상에 위치시키므로써, 소오스 콘택(17)의 공정 마진을 고려할 필요가 없어 이 부분을 지나는 워드 라인(13)을 직선으로 구현시킬 수 있다.
상기한 구성을 갖는 본 발명의 플래쉬 메모리 셀 어레이의 제조 방법을 첨부 도면을 참조하여 설명하면 다음과 같다.
반도체 기판(21)상에 소자분리 공정으로 필드 산화막(22)을 형성하여 액티브 영역(11)을 정의한다. 액티브 영역(11)은 세로 방향으로 다수개 배열된다. 다수의 액티브 영역(11)의 반도체 기판(21)상에 터널 산화막(23)을 형성한 후, 터널 산화막(23)을 포함한 전체상부에 제1폴리실리콘막(12A)을 형성한다(제2도 및 제3(a)도 참조).
플로팅 게이트 마스크를 사용한 리소그라피(lithography) 공정으로 필드 산화막(21) 부분과 8, 16 또는 32번째 액티브 영역(11) 즉, 소오스 콘택(17)이 형성될 액티브 영역(11)이 개방(open)되는제1감광막 패턴(31)을 제1폴리실리콘막(12A)상에 형성한다. 제1감광막 패턴(31)을 식각 마스크로 한 식각 공정으로 제1폴리실리콘막(12A) 및 터널 산화막(23)을 순차적으로 식각하고, 이로 인하여 제1폴리실리콘막 패턴(12B)이 형성된다. 이후, 소오스 콘택(17)이 형성될 액티브 영역(11)의 반도체 기판(21)에 불순물 이온을 주입하여 불순물 확산 영역(18)을 형성한다. 불순물 확산 영역(18)은 셀 전류가 통과할 디플리션 트랜지스터의 채널 역할을 한다(제2도 및 제3(b)도 참조).
제1감광막 패턴(31)을 제거한 후의 전체 상부면에 유전체막(24)을 형성한다. 소오스 콘택(17)의 형성될 액티브 영역(11) 부분이 충분히 개방되는{제2도의 점선부분(340)의 내부가 개방되는} 제2감광막 패턴(32)을 유전체막(24)상에 형성한다. 제2감광막 패턴(32)을 식각 마스크로 한 식각 공정으로 유전체막(26)을 식각한 후, 산화고정으로 통해 소오스 콘택(17)이 형성될 액티브 영역(11)의 반도체 기판(21) 상에 디플리션 트랜지스터의 게이트 산화막(25)을 형성한다(제2도 및 제3(c)도 참조).
상기에서, 유전체막(24)은 ONO(Oxide-Nitride-Oxide)구조로 이루어진다. 제2감광막 패턴(32)을 형성하기 위한 마스크 공정은 주변 회로 영역(도시않됨)에 형성되는 트랜지스터중 저 전압 동작을 위한 트랜지스터의 게이트 산화막이 형성될 부분의 유전체막(24)을 제거할 목적으로 사용하는 마스크를 이용할 수 있다. 디플리션 트랜지스터의 게이트 산화막(25)은 주변회로 영역(도시않됨)에 형성될 트랜지스터의 게이트 산화막 형성공정시에 형성된다.
제2감광막 패턴(32)을 제거한 후의 전체 상부면에 제2폴리실리콘막(13A) 및 난반사막(26)을 순차적으로 형성한다(제3(d)도 참조).
상기에서, 제2폴리실리콘막(13A)은 셀의 워드 라인용으로 사용되는데, 워드 라인용으로 제2폴리실리콘막(13A)상에 금속 실리사이드막(도시않됨)을 형성하여 저항이 낮은 폴리사이드막을 적용할 수 있다.
컨트롤 게이트 마스크를 사용한 리소그라피 공정으로 제3감광막 패턴(33)을 난반사막(26)상에 형성한다. 제3감광막 패턴(33)을 마스크로 한 식각공정으로 난반사막(26) 및 제2폴리실리콘막(13A)을 순차적으로 식각하고, 이로 인하여 제2폴리실리콘막(13A)으로 된 워드 라인(13)이 형성된다. 컨트롤 게이트 및 디플리션 트랜지스터의 게이트로 사용되는 워드 라인(13)은 액티브 영역(11)에 교차되며, 가로 방향으로 다수개 배열된다. 소오스 콘택(17)이 형성될 액티브 영역(11) 상부를 지나는 워드 라인(13) 부분이 디플리션 트랜지스터의 게이트 전극(113) 역할을 한다. 워드 라인(13)을 형성하기 위한 식각공정으로 소오스 콘택(17)이형성될 액티브 영역(11)에는 디플리션 트랜지스터의 게이트 산화막(25)이 노출되고, 나머지 영역에는 유전체막(24)이 노출된다(제2도, 제3(e)도, 제4(a)도 및 제5(a)도 참조).
제3감광막 패턴(33)을 제거하고, 소오스 콘택(17)이 형성될 액티브 영역(11)을 충분히 덮는(close){제2도의 점선부분(340)의 내부가 덮이는} 제4감광막 패턴(34)을 형성한 후 유전체막(24)의 노출된 부분, 제1폴리실리콘막 패턴(12B)의 노출된 부분 및 터널 산화막(23)의 노출된 부분을 자기 정렬 식각공정으로 순차적으로 식각하고, 이로 인하여 제1폴리실리콘막(12A)으로 된 플로팅 게이트(12)가 형성된다(제2도, 제3(f)도, 제4(b)도 및 제5(b)도 참조).
제4감광막 패턴(34)을 제거하고, 공통 소오스(15)가 형성될 부분이 충분히 개방된 제5감광막 패턴(35)을 형성한 후 필드 산화막(22)의 노출된 부분을 자기정렬 식각공정으로 제거하고, 이로 인하여 필드 산화막(22)이 제거된 반도체 기판(21)에 홈(27)이 형성된다(제2도, 제3(g)도, 제4(c)도 및 제5(c)도 참조)
제5감광막 패턴(35)을 제거하고, 소오스/드레인 불순물 이온 주입 마스크 공정으로 드레인들(14)과 공통 소오스들(15)을 형성한 후의 전체 구조상에 층간 절연막(28)을 형성한다. 공통 소오스(15)는 불순물 확산 영역(18)과 연결된다. 금속 콘택 형성 공정으로 층간 절연막(28)의 선택된 부분을 식각하여 드레인들(14) 각각에는 드레인 코택(16)이 형성되고, 8개, 16개 또는 32개의 드레인 콘택들(16)을 하나의 그룹으로 정의할 경우 이들 그룹과 그룹 사이의 불순물 확산 영역(18)에는 소오스 콘택(17)이 형성된다. 즉 소오스 콘택(17)은 드레인 콘택(16)과 동일 선상에 형성된다. 금속 배선 형성 공정을 통해 드레인 콘택(16)중 가로 방향으로 배열된 드레인 콘택(16)을 연결하는 드레인 비트 라인(29B)과 소오스 콘택(17)을 연결하는 소오스 비트 라인(29A)이 형성된다. 이들 비트 라인들(29A 및 29B)은 워드 라인(13)에 교차되도록 세로 방향으로 다수개 형성되는데, 8개, 16개 또는 32개의 드레인 비트 라인(29B)마다 소오스 비트 라인(29A)이 하나씩 반복적으로 형성된다.
한편, 플로팅 게이트 마스크를 사용한 제1폴리실리콘막 식각 공정시 기존의 공정과 같이 필드 산화막 부분의 제1폴리실리콘막을 제거하고, 이후 디플리션 트랜지스터 지역의 불순물 확산 영역을 형성하기 위한 이온주입시 제1폴리실리콘막을 통과하도록 진행시키면 자기정렬 식각시 소오스 콘택이 형성될 액티브 영역을 보호하지 않고 식각을 실시할 수 있으며, 기판의 손상을 방지할 수 있다. 이 경우에는 플로팅 게이트와 컨트롤 게이트를 모두 갖는 디플리션 트랜지스터가 만들어진다.
상술한 바와 같이, 본 발명은 소우스 콘택을 드레인 콘택과 동일 선상에 위치 시켜 소오스 콘택 형성을 위한 공정 마진을 고려할 필요가 없어 워드 라인을 직선으로 형성할 수 있으므로써, 셀의 동작 속도 및 신뢰성을 향상시키면서 고집적화를 실현시킬 수 있다.
Claims (8)
- 액티브 영역들 각각에 플로팅 게이트, 컨트롤 게이트, 드레인 및 소오스로 단위 셀을 구성하되, 상기 각 단위 셀의 컨트롤 게이트는 상호 연결되어 워드 라인을 이루고, 상기 드레인은 상기 단위 셀 각각에 독립적으로 존재하고, 상기 각 단위 셀의 소오스는 상호 연결되어 상기 각 단위 셀에 공통으로 사용되고; 상기 드레인들 각각에 드레인 콘택이 형성되되, 상기 드레인 콘택은 8개, 16개 또는 32개의 하나의 그룹을 이루고; 상기 그룹과 그룹 사이의 상기 액티브 영역에 셀 전류가 통과할 디플리션 트랜지스터의 채널로 사용되는 불순물 확산 영역이 형성되되, 상기 불순물 확산 영역은 상기 공통 소오스와 연결되고; 상기 불순물 확산 영역에 소오스 콘택이 형성되되, 상기 소오스 콘택은 상기 드레인 콘택과 동일 선상에 위치되고; 상기 소오스 콘택과 상기 공통 소오스 사이에 디플리션 트랜지스터의 게이트가 형성되되, 상기 디플리션 트랜지스터의 게이트는 상기 워드 라인의 일부로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀 어레이.
- 제1항에 있어서, 상기 워드 라인은 상기 각 단위 셀들의 컨트롤 게이트와 상기 디플리션 트랜지스터의 게이트를 포함하여 직선으로 형성된 것을 특징으로 하는 플래쉬 메모리 셀 어레이.
- 반도체 기판 상에 소자분리 공정으로 필드 산화막을 형성하여 세로 방향으로 배열된 다수의 액티브 영역을 정의한 후, 터널 산화막, 제1폴리실리콘막을 순차적으로 형성하는 단계; 필드 산화막 부분과 8, 16 또는 32번째 액티브 영역 부분의 상기 제1폴리실리콘막 및 터널 산화막을 순차적으로 식각하여 제1폴리실리콘막 패턴을 형성하는 단계; 상기 8, 16 또는 32번째 액티브 영역에 불순물 확산 영역을 형성하는 단계; 상기 불순물 확산 영역을 형성한 후의 전체 상부에 유전체막을 형상하는 단계; 상기 8, 16 또는 32번째 액티브 영역 부분의 상기 유전체막을 식각한 후, 상기 불순물 확산 영역 상에 디플리션 트랜지스터의 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 형성한 후의 전체 상부면에 제2폴리실리콘막 및 난반사막을 순차적으로 형성하는 단계; 상기 난반사막 및 제2폴리실리콘막의 선택된 부분을 순차적으로 식각하여 상기 제2폴리실리콘막으로 된 워드 라인을 형성하되, 상기 워드 라인은 가로 방향으로 다수개 배열되며, 상기 게이트 산화막 상부에는 워드 라인이 디플리션 트랜지스터 게이트가 되는 단계; 상기 8, 16 또는 32번째 액티브 영역을 보호한 후 상기 유전체막의 노출된 부분, 상기 제1폴리실리콘막 패턴의 노출된 부분 및 상기 터널 산화막의 노출된 부분을 자기 정렬 식각공정으로 순차적으로 식각하여 상기 제1폴리실리콘막으로 된 플로팅 게이트를 형성하는 단계; 소오스 자기 정렬 식각공정과 이온 주입 공정으로 드레인들과 공통 소오스들을 형성한 후의 전체 구조상에 층간 절연막을 형성하는 단계; 금속 콘택 형성 공정으로 상기 드레인들 각각에 드레인 콘택을 형성하고, 동시에 상기 불순물 확산 영역에 소오스 콘택을 형성하되, 상기 드레인 콘택과 상기 소오스 콘택은 동일 선상에 형성되는 단계; 및 금속 배선 형성 공정을 통해 드레인 비트 라인과 소오트 비트 라인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀 어레이 제조 방법.
- 제3항에 있어서, 상기 불순물 확산 영역은 상기 공통 소오스와 연결되며, 디플리션 트랜지스터의 채널 역할을 하는 것을 특징으로 하는 플래쉬 메모리 셀 어레이 제조 방법.
- 제3항에 있어서, 상기 디플리션 트랜지스터의 게이트 산화막은 주변회로 영역 형성되는 트랜지스트의 게이트 산화막 형성공정시에 형성되는 것을 특징으로 하는 플래쉬 메모리 셀 어레이 제조 방법.
- 제3항에 있어서, 상기 유전체막은 ONO 구조로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀 어레이 제조 방법.
- 제3항에 있어서, 상기 드레인 비트 라인 및 소오스 비트 라인은 상기 워드 라인에 교차되도록 세로 방향으로 다수개 형성되되, 8개, 16개 또는 32개의 상기 드레인 비트 라인마다 상기 소오스 비트 라인이 하나씩 반복적으로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀 어레이 제조 방법.
- 제3항에 있어서, 상기 워드 라인은 직선으로 형성된 것을 특징으로 하는 플래쉬 메모리 셀 어레이 제조 방법.
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| Publication Number | Publication Date |
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Cited By (2)
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|---|---|---|---|---|
| US7902593B2 (en) | 2006-09-26 | 2011-03-08 | Samsung Electronics Co., Ltd. | Memory device and method of manufacturing the same |
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-
1997
- 1997-08-30 KR KR1019970043849A patent/KR100255147B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902593B2 (en) | 2006-09-26 | 2011-03-08 | Samsung Electronics Co., Ltd. | Memory device and method of manufacturing the same |
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| Publication number | Publication date |
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