JP4741225B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、一般に半導体装置の製造方法に関し、より特定的には、均一でなおかつ効率のよいシリサイドの形成が行えるように改良された半導体装置の製造方法に関する。

近年、半導体集積回路の微細化、高集積化により、ＭＯＳＦＥＴにおけるソース・ドレイン、ゲート部の低抵抗化のため、表面に自己整合的にシリサイド膜を形成するいわゆるサリサイド（Self Aligned Silicide）技術が採用されている。

チタンシリサイドは、サリサイド技術での代表的な材料である。チタンシリサイドは０．２５ｕｍ前後の細線になるとシート抵抗が上昇する、いわゆる細線効果がみられる。チタンシリサイドプロセスは、通常、２段階のアニールにより行う。１段目のアニール（６００℃程度）で高抵抗相Ｃ４９を形成し、２段目のアニール（８００℃程度）で低抵抗相であるＣ５４を得る。Ｃ５４は、Ｃ４９の３つのグレインにおいて、粒界が交わる、いわゆる３重点を基点に成長する。Ｃ４９のグレインサイズが線幅より大きい場合、シリサイド内の三重点が存在しにくくなる。このため、Ｃ５４が形成されにくくなり、Ｃ５４を形成するためにはより高温が必要となる。しかしながら、９００℃程度の高温でアニールを行った場合、凝集により、グレインが島状になるため、結果として、低抵抗のシリサイドは得られなくなる。

細線効果の問題に対し、シリサイド形成の直前にイオン注入によるシリコン表面を非晶質化する技術が提案された。この技術ではＣ４９が微結晶化されるため、細線部にも三重点が存在しやすくなり、細線効果が抑制される。

以上のように、シリサイド形成前にシリコン表面を非晶質化することは、シリサイド形成の安定化と特性改善に有効である。しかしながら、実際には、シリサイド形成前の半導体デバイス表面には様々なパターンが形成されており、下記のような問題がある。

すなわち、垂直方向のみからのイオン注入によりシリコンの非晶質化を行った場合、フィールド酸化膜のエッジ部において、形成されるシリサイドに対し非晶質化されたシリコンが不足するようになり、十分なシリコンが供給されないことにより、形成されるシリサイドが制限を受けるようになる。

このような問題点を解決する１つの方法として、図１１に示すイオン注入方法が提案されている（例えば、特許文献１参照）。

図１１（Ａ）を参照して、まず、ｐ型のシリコン基板３０１の非活性領域にフィールド酸化膜３０２を形成し、このフィールド酸化膜３０２で囲まれた活性領域にゲート絶縁膜３０３を形成する。

次に、リンのドープされたポリシリコン膜を形成し、これをパターニングしてゲート電極３０４を形成する。続いて、フィールド酸化膜３０２およびゲート電極３０４をマスクとしてリンをイオン注入してＬＤＤ領域を形成する。次いで、シリコン酸化膜の堆積と異方性エッチングによりゲート電極３０４の側壁に側壁酸化膜３０５を形成する。次に、フィールド酸化膜３０２、ゲート電極３０４およびサイドウォール３０５をマスクとしてヒ素をイオン注入して拡散層を形成する。

続いて、シリコンイオンを注入してゲートポリシリコン上、ソース・ドレイン上に非晶質シリコン層３０６を形成する。このとき、基板表面はイオンビーム３０８に対して４５°程度傾けられており、さらに基板表面は、イオンビーム方向の回転軸を中心に回転しつつイオンビーム３０８の照射を受ける。シリコンが斜め方向からイオン注入されたことにより、非晶質シリコン層３０６は、基板表面のみならずフィールド酸化膜３０２の下および側壁酸化膜３０５の下にまで広がって形成される。

次に、図１１(Ａ)と（Ｂ）を参照して、チタンをＤＣマグネトロンスパッタ法等により基板全面に膜厚３０ｎｍに堆積してチタン膜を形成する。続いて、６５０℃から７００℃の温度にて２０秒から６０秒の熱処理を施して、非晶質シリコン層３０５のシリコンとチタンとを反応させ、非晶質化したソース・ドレインの表面およびゲート電極３０４の表面にチタンシリサイド膜３０７を形成する。このとき、非晶質シリコン層３０６はフィールド酸化膜３０２の下およびサイドウォール３０５の下にも存在しているため、チタンシリサイド形成に必要なシリコンの供給がフィールド酸化膜３０２の端部およびサイドウォール３０５の端部においても十分になされ、そのため、狭い拡散層上においても十分な膜厚のチタンシリサイド膜３０７が安定して形成されるようになる。その後、アンモニア／過酸化水素の水溶液中にて処理を行って未反応のチタン膜を除去する。この後、チタンシリサイドをより安定な構造とするために８００℃から９００℃の温度にて５秒から２０秒程度の熱処理を施す。

また、上記問題点を解決する別の方法として、図１２に示す非晶質化のためのイオン注入方法が提案されている（例えば、特許文献２参照）。図１２では、例えば、ツイスト角Φの方向に対し９０°ステップで、チルト角θを２５°前後にして、非晶質化のためのイオンビームの注入を実施している。

特開平７−２３０９６９号公報

ＵＳ ６，２０４，１３２

しかしながら、特許文献１の技術では、チルト角を４５°に傾けて、非晶質化のためのイオンビームの注入を行うが、パターン内にアスペクト比１以上の溝構造、例えば、活性領域内の溝やゲート電極間のスペース部に存在する活性領域、あるいは、それぞれが組み合わさった構造がある場合、影ができる場合が多く発生し、イオンビームが入らない領域ができてしまうという問題点があった。また、連続的な基板の回転による注入を行うことも提案されているが、回転中に部分的に影になる場合が発生し、ひいては非晶質化が不十分な部分が生じ、シリサイド形成にばらつきを生じる。また、影が発生する場面が多く存在すると、製造上非効率になる。

特許文献２の技術においては、決められたステップ幅の基板の回転による注入を行うとしているが、ツイスト角０°の位置とゲート電極の方向の関係が明確でない。ツイスト角０°の位置の定義は注入装置により異なる。また、ゲート電極方向も設計による。ツイスト角０°の定義を行わない場合、上記、溝構造内部や、ゲート電極間のスペース部に存在する活性領域、あるいは、それぞれが組み合わさった構造がある場合、影ができる場合が発生する。

この発明は上記のような問題点を解決するためになされたもので、イオン注入の際に影が発生する場面においても、非晶質化を十分に行うことができるように改良された半導体装置の製造方法を提供することを目的とする。

この発明の他の目的は、段差部や側壁部を有する活性領域あるいはゲート電極間のスペース部の活性領域に対し、均一でなおかつ、効率よいシリサイドの形成が行えるように改良された半導体装置の製造方法を提供することにある。

この発明の他の目的は、局所配線構造を有する半導体装置の製造方法を提供することにある。

この発明の第１の局面に従う発明は、シリコン基板と、上記シリコン基板の上に設けられ、１方向に延びるシリコンゲート電極と、上記シリコン基板の表面に互いに離されて設けられ、それぞれ上記シリコンゲート電極と直交する少なくとも２つの活性領域と、上記シリコン基板の表面に上記２つの活性領域を結ぶように設けられ、上記シリコンゲート電極が延びる方向の長さがａ、深さがｂであり、かつ上記シリコン基板の表面の法線方向に対し0°≦α＜90°で定義される壁面および底面をもつ溝とを備え、上記溝の壁面および底面、ソース・ドレイン並びに上記シリコンゲート電極の表面がシリサイド化されている半導体装置を製造する方法にかかる。そして、シリサイド形成前に、上記シリコンゲート電極が延びる方向と平行な２回対称のツイスト角、且つ、基板面に対して-α＜θ≦arctan｛ａ／〔２×（ｂ＋ｘ）〕｝を満たすチルト角θによるイオン注入により、上記溝の壁面および底面、上記ソース・ドレイン並びに上記シリコンゲート電極の表面に、少なくとも上記溝の底面において深さがｘになるように、非晶質層を形成することを特徴とする。

溝の部分は影になりやすいが、シリサイド前の非晶質化イオンの注入の角度（チルト角θ、ツイスト角）に制限を設けることにより、溝の壁面および底面が均一に非晶質化され、溝部分においても均一なシリサイドを効率よく形成することができる。なお、溝の部分をシリサイド化し、低抵抗化するのは、フィールド領域内の一部のシリコン表面を使って、上記２つの活性領域を局所的に接続するためである。したがって、本発明は、局所配線を有する半導体装置の製造方法に有効である。すなわち、分離したい部分と局所的に接続したい部分が異なるような場合、例えば、隣り合うトランジスタでドレインのみ接続し、ソースは分離したいような場合等に有効である。

上記シリコン基板は（１００）面を表面に有し、＜１１０＞方位にノッチを有するものが好ましい。この場合、上記シリコンゲート電極は、＜１１０＞方位と平行に延びる。

この発明の第２の局面に従う半導体装置の製造方法は、シリコン基板と、上記シリコン基板の上に設けられ、互いに直交する２方向に延びる第１および第２シリコンゲート電極と、上記シリコン基板の表面に互いに離されて設けられ、それぞれ上記第１シリコンゲート電極と直交する少なくとも２つの第１活性領域と、上記シリコン基板の表面に互いに離されて設けられ、それぞれ上記第２シリコンゲート電極と直交する少なくとも２つの第２活性領域と、上記シリコン基板の表面に上記２つの第１活性領域を結ぶように設けられ、上記第１シリコンゲート電極が延びる方向の長さがａ、深さがｂであり、かつ上記シリコン基板の表面の法線方向に対し0°≦α＜90°で定義される壁面および底面をもつ第１の溝と、上記シリコン基板の表面に上記２つの第２活性領域を結ぶように設けられ、上記第２シリコンゲート電極が延びる方向の長さがａ、深さがｂであり、かつ上記シリコン基板の表面の法線方向に対し0°≦α＜90°で定義される壁面および底面をもつ第２の溝と、を備え、上記第１および第２の溝の壁面および底面、ソース・ドレイン並びに上記第１および第２シリコンゲート電極の表面がシリサイド化されている半導体装置を製造する方法において、シリサイド形成前に、上記第１又は第２シリコンゲート電極が延びる方向と平行な２回対称のツイスト角、且つ、基板面に対して-α＜θ≦arctan｛ａ／〔２×（ｂ＋ｘ）〕｝を満たすチルト角θによるイオン注入により、上記第１および第２の溝の壁面および底面、上記ソース・ドレイン並びに上記第１および第２シリコンゲート電極の表面に、少なくとも上記第１および第２の溝の底面において深さがｘになるように、非晶質層を形成することを特徴とする。

それぞれの活性領域内において、溝の部分は影になりやすいが、シリサイド前の非晶質化イオンの注入の角度（チルト角θ、ツイスト角φ）に制限を設けることにより、それぞれの溝の壁面および底面が均一に非晶質化され、溝部分においても均一なシリサイドを効率よく形成することができる。

上記シリコン基板は（１００）面を表面に有し、＜１１０＞方位にノッチを有するものが好ましい。この場合、上記シリコンゲート電極の一方は、＜１１０＞方位と平行に延びる。

この発明の第３の局面に従う半導体装置の製造方法は、シリコン基板と、上記シリコン基板の上に設けられ、互いに直交する２方向に延びる第１および第２シリコンゲート電極と、上記シリコン基板の表面に互いに離されて設けられ、それぞれ上記第１シリコンゲート電極と直交する少なくとも２つの第１活性領域と、上記シリコン基板の表面に互いに離されて設けられ、それぞれ上記第２シリコンゲート電極と直交する少なくとも２つの第２活性領域と、上記シリコン基板の表面に上記２つの第１活性領域を結ぶように設けられ、上記第１シリコンゲート電極が延びる方向の長さがａ、深さがｂであり、かつ上記シリコン基板の表面の法線方向に対し0°≦α＜90°で定義される壁面および底面をもつ第１の溝と、上記シリコン基板の表面に上記２つの第２活性領域を結ぶように設けられ、上記第２シリコンゲート電極が延びる方向の長さがａ、深さがｂであり、かつ上記シリコン基板の表面の法線方向に対し0°≦α＜90°で定義される壁面および底面をもつ第２の溝とを備え、上記第１および第２の溝の壁面および底面、ソース・ドレイン並びに上記第１および第２シリコンゲート電極の表面がシリサイド化されている半導体装置を製造する方法において、シリサイド形成前に、上記第１活性領域に第１レジストマスクを形成し、上記第２シリコンゲート電極が延びる方向と平行な２回対称のツイスト角、且つ、基板面に対して-α＜θ≦arctan｛ａ／〔２×（ｂ＋ｘ）〕｝のチルト角θによるイオン注入により、上記第２の溝の壁面および底面、上記ソース・ドレイン並びに上記第２シリコンゲート電極の表面に、少なくとも上記第２の溝の底面において深さがｘになるように、非晶質層を形成し、上記第１レジストマスクを除去した後、上記第２活性領域に第２レジストマスクを形成し、上記第１シリコンゲート電極が延びる方向と平行な２回対称のツイスト角、且つ、基板面に対して-α＜θ≦arctan｛ａ／〔２×（ｂ＋ｘ）〕｝のチルト角θによるイオン注入により、上記第１の溝の壁面および底面、ソース・ドレイン並びに上記第１シリコンゲート電極の表面に、少なくとも上記第１の溝の底面において深さがｘになるように、非晶質層を形成し、上記第２レジストマスクを除去することを特徴とする。

このように構成することにより、上記第２の局面に従う半導体装置の製造方法に比べて、より注入量の精度を高めることができる。

この発明の第４の局面に従う半導体装置の製造方法は、絶縁層を有する基板と、上記絶縁層の上に設けられ、高さがｂであり、かつ上記基板の表面の法線方向に対し0°≦α＜90°で定義される壁面と該壁面を接続する上面を有する、活性領域となる少なくとも２つのテーパ状シリコン突出体とを備え、上記２つのテーパ状シリコン突出体は、シリコンゲート電極が延びる方向に、その上面同士が最小間隔ａを隔てるように、互いに離されており、上記テーパ状シリコン突出体の壁面および上面並びに上記シリコンゲート電極の表面がシリサイド化されている半導体装置を製造する方法において、シリサイド形成前に、上記シリコンゲート電極が延びる方向と平行な２回対称のツイスト角、且つ、基板面に対して-α＜θ≦arctan｛〔ａ―（ｂ×tanα）〕／ｂ｝｝のチルト角θによるイオン注入により、上記テーパ状シリコン突出体の壁面および上面並びに上記シリコンゲート電極の表面に非晶質層を形成することを特徴とする。

テーパ状シリコン突出体の壁面は隣のテーパ状シリコン突出体の影響を受けて影になりやすいが、シリサイド前の非晶質化イオンの注入の角度（チルト角θ、ツイスト角）に制限を設けることにより、隣り合ういずれのテーパ状シリコン突出体の壁面も均一に非晶質化され、ひいては均一なシリサイドを効率よく形成することができる。

上記基板は（１００）面を表面に有し、＜１１０＞方位にノッチを有するＳＯＩ基板を含む。

上記非晶質層を形成するイオンは、フッ素イオン、アルゴンイオン、シリコンイオン、ゲルマニウムイオン、砒素イオン、アンチモンイオンおよびインジウムイオンからなる群から選択されるのが好ましい。

上記シリサイド化をするための金属は、チタン、コバルト、タングステン、モリブデン、タンタル、白金、ニッケル、イリジウム、ジルコニウムのいずれか、あるいは各々の合金を含むのが好ましい。

上記イオン注入は、コーン角を有さないシリアルタイプの注入機により行われるのが好ましい。

この発明によれば、非晶質化のためのイオン注入の際に影のできやすい溝やテーパ状シリコン突出体の表面を、均一に非晶質化でき、均一なシリサイドをその表面に効率よく形成することができる

非晶質化のためのイオン注入の際に影のできやすい溝やテーパ状シリコン突出体の表面を均一に非晶質化するという目的を、シリサイド前の非晶質化イオン注入の角度（チルト角、ツイスト角）に制限を設けることにより実現した。

以下、本発明の実施例について、図面を参照して説明する。

図１は、実施例１において用いる（１００）面を表面に有し、＜１１０＞方位にノッチ（ファセット）を有するシリコン基板の概念図である。図２は、本実施例で製造される半導体装置の、シリサイド形成前の上面図であり、加えてコンタクトホールの形成位置を示す。図２中、局所配線部１１４を形成するための、フォトレジストパターンの窓あけ部Ｅを形成する位置を太い点線で示す。図３および図４は、本実施例にかかる半導体装置の製造方法の工程を、図２におけるＡ−Ｂ線およびＣ−Ｄ線に沿う断面図で示したものである。本実施例では、隣り合う活性領域１１３間がシャロートレンチ分離によって分離されている場合を例示して説明する。

これらの図を参照して、実施例１にかかる半導体装置の製造方法について説明する。

図３（Ａ）を参照して、Ｐ型シリコン基板１０１の表面の、活性領域１１３を他の活性領域１１３から分離するフィールド領域に、シャロートレンチ分離を形成するための溝４０２を設ける。溝４０２の中にフィールド酸化膜１０２を３００ｎｍ形成する。

図３（Ｂ）を参照して、２〜２０ｎｍのゲート酸化膜１０３を形成する。その上にゲート電極１０４となるポリシリコンを２００ｎｍ堆積し、ポリシリコンをＮ＋型とするため、リン（Ｐ）を１×１０¹⁵／ｃｍ²注入する。

つづいて図３（Ｃ）を参照して、フォトリソグラフィおよびドライエッチングにより、ポリシリコンをパターニングし、シリコンゲート電極１０４を形成する。この際、シリコンゲート電極１０４の方向は、図２を参照して、＜１１０＞方位、即ち、シリコン基板のファセットを下にして基板全面を見渡した場合、縦方向になるように形成する。

次に、図３（Ｄ）を参照して、フォトレジストパターン１０５を形成する。フォトレジストパターン１０５は、局所配線部１１４を形成する部分に窓あけ部Ｅを有する。フォトレジストパターン１０５とポリシリコン１０４をマスクとして、隣り合うシリコンゲート電極間に挟まれた部分のゲート絶縁膜１０３と、溝４０２の内、局所配線を形成する局所配線部１１４におけるフィールド酸化膜１０２を異方性エッチングにより、選択的に取り除く。この段階で、図２中のＪ−Ｋ断面図では、フィールド酸化膜１０２には、シリコン基板１０１に対してほぼ９０°の壁面ができる。なお、局所配線部１１４を形成する部分以外においては、フィールド酸化膜１０２を除去しない。これにより、局所配線部１１４が形成される部分において、溝４０２のシリコン表面が露出する。その後、露出面に砒素を２０ｋｅＶで５×１０¹³／ｃｍ²注入し、ＬＤＤ部を形成する（図示せず）。

図４（Ｅ）を参照して、全面にＣＶＤ酸化膜を１００ｎｍ堆積し、続いて、これを異方性エッチングし、シリコンゲート電極１０４の側壁に側壁酸化膜１０６を残す。なお、ここで、溝４０２の壁面の傾斜角度によっては、酸化膜が溝４０２の側壁に残り、後のシリサイド形成ができなくなることもあるため、シリコンゲート電極１０４の側壁に形成された側壁酸化膜１０６が消失しない程度で、等方性エッチングを加えてもよい。次に、全面にヒ素を３０ｋｅＶで５×１０¹⁵／ｃｍ²注入し、ソース/ドレイン領域を形成する。次に１０００℃、１０秒で活性化アニールを施す。

次に、図４（Ｅ）と図５と図１２を参照して、ファセット方向を０度として、ツイスト角０°および１８０°の２ステップにより、注入角度θを−α＜θ≦arctan｛ａ／〔２×（ｂ＋ｘ）〕｝の範囲にして、非晶質化イオンであるアルゴンイオン１０７を２０ｋｅＶで５×１０¹⁵／ｃｍ²注入する。θは、例えば、７°〜４５°とする。

ここで、図５を用い、基板１０１内の溝部４０２への注入イオンビーム１０７の注入角度等、各数値の定義について説明する。角度αはトレンチ壁面の、基板面の法線方向、すなわち＜１００＞方向に対する傾き角で０°〜９０°で定義され、更に詳しくは、０°〜４０°である。角度αは、上記非晶質化イオン注入の直前の状態で定義される。すなわち、非晶質化イオン注入の前に異方性エッチング等による若干のシリコンのエッチングを加えることにより、最終的なαの値を決定することもある。ａはシリコンゲート電極１０４が延びる方向、すなわち＜１１０＞方向の溝４０２の長さ、つまり隣り合う活性領域表面の間の幅でデザインルールで規定されるが、より詳しくは、２０ｎｍ〜３００ｎｍである。ｂは溝４０２の深さで５０ｎｍ〜４００ｎｍ、ｘは非晶質層の厚みで２ｎｍ〜１００ｎｍである。

図４（Ｅ）を再び参照して、上記アルゴンイオン注入により、ゲート電極１０４およびドレインおよび、局所配線部１１４を形成すべき部分における溝４０２の側壁および底部に非晶質シリコン層１０８が形成される。溝４０２の部分は影になりやすいが、上述のようにシリサイド前の非晶質化イオン注入の角度（チルト角、ツイスト角）に制限を設けることにより、溝４０２の壁面および底面が均一に非晶質化される。

つづいて、図４（Ｆ）を参照して、シリコンの露出している部分の自然酸化膜を希フッ酸により除去した後、全面にスパッタ法により、コバルト（Ｃｏ）を１５ｎｍ堆積し、さらにＩｎ−ｓｉｔｕで、コバルトの酸化防止のため、チタン窒化膜（ＴｉＮ）を２０ｎｍ堆積する。つづいて５００℃で１分間アニールし、シリコンとコバルトが接している領域でコバルトシリサイド（ＣｏＳｉ）を形成する。つづいて、硫酸と過酸化水素水の混合液で未反応のコバルトおよびチタン窒化膜を取り除く。つづいて、７００℃で１分間アニールし、低抵抗なコバルトシリサイド（ＣｏＳｉ₂）１０９を形成する。これによって、局所配線部１１４を形成すべき部分において、溝４０２の表面がシリサイド化され、導電性のコバルトシリサイド膜である局所配線１１４ａが形成される。この、フィールド領域内の一部のシリコン表面を使った局所配線１１４ａにより、隣り合うトランジスタのソースまたはドレインが局所的に接続される。

つづいて、図４（Ｇ）を参照して、層間絶縁膜１１２としてＣＶＤ酸化膜を１２００ｎｍ堆積し、ＣＭＰ（ケミカル／メカニカル研磨）によりこれを平坦化し、コンタクトホール１１０を形成し、配線１１１を形成する。

以上により、シャロートレンチで形成されたフィールド領域内の一部のシリコン表面を利用して形成した局所配線１１４ａを有する半導体装置が完成する。

実施例１では、シリコンゲート電極が一方向のみに並んだ半導体装置を示しているが、この発明はこれに限られるものでない。すなわち、本発明は、図６で示されるような同一基板上に、９０°回転したパターンを同時に配置した場合にも適用される。この場合、図４（Ｅ）と同様の工程でツイスト角０°、１８０°で非晶質化のためのイオン注入をし、これにに加えて、ツイスト角９０°、２７０°で非晶質化のためのイオン注入を行うことにより、いずれのパターンにおいても、均一にアモルファス層を形成することが可能である。

また、より注入量の精度を高めるため、個々のパターンを随時レジストパターンで覆い、完全に、０°および１８０°の注入を行う領域と９０°、２７０°の注入を行う領域を分けて、それぞれ非晶質化のためのイオン注入をすることも可能である。なお、図６において、図２に示す部分と同一または相当する部分には、同一の参照番号を付し、その説明を繰り返さない。

また、上記実施例１および２ではＮＭＯＳのみの記載になっているが、ＰＭＯＳでも同様に形成し、ＣＭＯＳ回路を得ることも可能である。

図７は、本発明の実施例３にかかる、ＳＯＩを用いたトランジスタの平面図である。図８および図９は、実施例３にかかる半導体装置の製造方法の工程を、図７におけるＦ−Ｇ線およびＨ−Ｉ線に沿う断面図で示したものである。

次に、実施例３にかかる半導体装置の製造方法について、これらの図を参照して説明する。

まず、図８（Ａ）を参照して、支持基板６０３上に埋め込み酸化膜６０２を介して形成されたｐ型ＳＯＩ層６０１が形成されたＳＯＩ基板（例えば、SIMOX：Separation by Implanted Oxygen）の、ＳＯＩ層６０１の厚さを酸化及びウエット処理により、約６０ｎｍに制御する。または、酸素注入の深さ位置をＳＯＩ層６０１が６０ｎｍとなる位置に酸素を注入する。ＳＯＩ基板は、（１００）面を表面に有し、＜１１０＞方位にノッチを有するように形成する。続いて、フィールド領域となる部分のＳＯＩ層をフォトリソグラフィおよびエッチングによりテーパ形状で除去する。

図７と図８（Ｂ）を参照して、ゲート酸化膜６０４を６ｎｍ形成後、ポリシリコンを約２００ｎｍ成膜し、フォトリソグラフィおよびエッチングによりゲート電極６０５を互いに直交するように形成する。一方のゲート電極６０５が延びる方向は、＜１１０＞方向である。つづいて、注入エネルギーを１０ｋｅＶ、ドーズ量を３×１０¹³/ｃｍ²でリンをイオン注入し、ＬＤＤ部を形成する。続いて、ＣＶＤ酸化膜を全面に約１００ｎｍ形成し、これを異方性エッチングし、ゲート電極６０５の側壁に側壁酸化膜６０６を形成する。つづいて、ソース／ドレイン領域及びゲート電極へ注入エネルギーを３０ｋｅＶ、ドーズ量を３×１０¹⁵／ｃｍ²でヒ素をイオン注入する。

図８（Ｃ）と図１０と図１２を参照して、ファセット方向を０度として、ツイスト角Φを０°、９０°、１８０°、２７０°の４ステップにして、注入角度θを-α＜θ≦arctan｛〔ａ―（ｂ×tanα）〕／ｂ｝の範囲にし、アルゴンイオンを２０ｋｅＶで５×１０¹⁵／ｃｍ²注入する。θは、例えば、７°〜４５°とする。

ここで、図１０を用い、基板７０３上のＳＯＩ７０２エッジ部への注入イオンビーム７０１の注入角度等、各数値の定義について示す。αは、ＳＯＩエッジ壁面の、基板面の法線方向に対する傾き角で０°〜９０°で定義され、更に詳しくは、０°〜６０°である。ａは隣り合う活性領域の上表面の間の幅でデザインルールで規定されるが、より詳しくは、２０ｎｍ〜３００ｎｍ、ｂはＳＯＩの厚みで２０ｎｍ〜２００ｎｍである。

この注入により、図９（Ｃ）を参照して、ゲート電極６０５の上表面およびドレインおよび共通ソース線に非晶質シリコン層６０７が形成される。テーパ状シリコン突出体６０１の壁面は隣のテーパ状シリコン突出体６０１の影響を受けて影になりやすいが、上述のようにシリサイド前の非晶質化イオン注入の角度（チルト角、ツイスト角）に制限を設けることにより、隣り合ういずれのテーパ状シリコン突出体６０１の壁面も均一に非晶質化される。

つづいて、図９（Ｄ）を参照して、シリコンの露出している部分の自然酸化膜を希フッ酸により除去した後、全面にスパッタ法により、コバルト（Ｃｏ）を１５ｎｍ堆積し、さらにＩｎ−ｓｉｔｕで、コバルトの酸化防止のため、チタン窒化膜（ＴｉＮ）を２０ｎｍ堆積する。つづいて５００℃で１分間アニールし、シリコンとコバルトが接している領域でコバルトシリサイド（ＣｏＳｉ）を形成する。つづいて、硫酸と過酸化水素水の混合液で未反応のコバルトおよびチタン窒化膜を取り除く。つづいて、７００℃で１分間アニールし、低抵抗なコバルトシリサイド（ＣｏＳｉ₂）６０８を形成する。

つづいて図９（Ｅ）を参照して、層間絶縁膜６１０としてＣＶＤ酸化膜を１２００ｎｍ堆積し、ＣＭＰ（ケミカル／メカニカル研磨）によりこれを平坦化する。その後層間絶縁膜６１０中にコンタクトホールを形成し、配線６０９を形成する。

以上の実施例ではＮＭＯＳの形成方法が示されているが、ＰＭＯＳを塔載したＣＭＯＳ回路にも適用できる。

今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明によれば、活性領域の段差部や側壁部、ゲート電極間のスペース部の活性領域に対し、非晶質化のためのイオン注入の角度、基板のツイスト方向が定義されているため、均一でなおかつ、効率よいシリサイドの形成が行える。

実施例１において用いる、（１００）面を表面に有し、＜１１０＞方位にノッチ（ファセット）を有するシリコン基板の概念図である。 実施例１で製造される半導体装置の、シリサイド形成前の上面図である。 実施例１にかかる半導体装置の製造方法の工程（Ａ）〜（Ｄ）の断面図である。 実施例１にかかる半導体装置の製造方法の工程（Ｅ）〜（Ｇ）の断面図である。 実施例1の非晶質化のための注入角度の式を説明するための断面図である。 実施例２にかかる半導体装置の部分的平面図である。 実施例３にかかる半導体装置の部分的平面図である。 実施例３にかかる半導体装置の製造方法の工程（Ａ）〜（Ｃ）の断面図である。 実施例３にかかる半導体装置の製造方法の工程（Ｄ）〜（Ｅ）の断面図である。 実施例３における非晶質化のための注入角度の式を示す断面図である。 非晶質化のための従来のイオン注入方法を説明するための図である。 非晶質化のための他の従来のイオン注入方法を説明するための図である。

符号の説明

１０１ Ｐ型シリコン基板
１０２ フィールド酸化膜
１０３ ゲート酸化膜
１０４ ポリシリコン膜、ポリシリコンゲート
１０５ フォトレジストパターン
１０６ 側壁酸化膜
１０７ 注入イオンビーム
１０８ 非晶質シリコン層
１０９ コバルトシリサイド層
１１０ コンタクトホール
１１１ 配線
１１２ 層間絶縁膜
１１３ 活性領域
１１４ 局所配線部
１１４ａ 局所配線
４０２ 溝部

Claims (11)

1. シリコン基板と、
   前記シリコン基板の上に設けられ、１方向に延びるシリコンゲート電極と、
   前記シリコン基板の表面に互いに離されて設けられ、それぞれ前記シリコンゲート電極と直交する少なくとも２つの活性領域と、
   前記シリコン基板の表面に前記２つの活性領域を結ぶように設けられ、前記シリコンゲート電極が延びる方向の長さがａ、深さがｂであり、かつ前記シリコン基板の表面の法線方向に対し0°≦α＜90°で定義される壁面および底面をもつ溝とを備え、
   前記溝の壁面および底面、ソース・ドレイン並びに前記シリコンゲート電極の表面がシリサイド化されている半導体装置を製造する方法において、
   シリサイド形成前に、前記シリコンゲート電極が延びる方向と平行な２回対称のツイスト角、且つ、基板面に対して-α＜θ≦arctan｛ａ／〔２×（ｂ＋ｘ）〕｝を満たすチルト角θによるイオン注入により、前記溝の壁面および底面、前記ソース・ドレイン並びに前記シリコンゲート電極の表面に、少なくとも前記溝の底面において深さがｘになるように、非晶質層を形成することを特徴とする半導体装置の製造方法。
2. シリコン基板と、
   前記シリコン基板の上に設けられ、互いに直交する２方向に延びる第１および第２シリコンゲート電極と、
   前記シリコン基板の表面に互いに離されて設けられ、それぞれ前記第１シリコンゲート電極と直交する少なくとも２つの第１活性領域と、
   前記シリコン基板の表面に互いに離されて設けられ、それぞれ前記第２シリコンゲート電極と直交する少なくとも２つの第２活性領域と、
   前記シリコン基板の表面に前記２つの第１活性領域を結ぶように設けられ、前記第１シリコンゲート電極が延びる方向の長さがａ、深さがｂであり、かつ前記シリコン基板の表面の法線方向に対し0°≦α＜90°で定義される壁面および底面をもつ第１の溝と、
   前記シリコン基板の表面に前記２つの第２活性領域を結ぶように設けられ、前記第２シリコンゲート電極が延びる方向の長さがａ、深さがｂであり、かつ前記シリコン基板の表面の法線方向に対し0°≦α＜90°で定義される壁面および底面をもつ第２の溝と、を備え、
   前記第１および第２の溝の壁面および底面、ソース・ドレイン並びに前記第１および第２シリコンゲート電極の表面がシリサイド化されている半導体装置を製造する方法において、
   シリサイド形成前に、前記第１又は第２シリコンゲート電極が延びる方向と平行な２回対称のツイスト角、且つ、基板面に対して-α＜θ≦arctan｛ａ／〔２×（ｂ＋ｘ）〕｝を満たすチルト角θによるイオン注入により、前記第１および第２の溝の壁面および底面、前記ソース・ドレイン並びに前記第１および第２シリコンゲート電極の表面に、少なくとも前記第１および第２の溝の底面において深さがｘになるように、非晶質層を形成することを特徴とする半導体装置の製造方法。
3. 前記半導体装置は、前記溝の表面がシリサイド化されてなる局所配線を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. シリコン基板と、
   前記シリコン基板の上に設けられ、互いに直交する２方向に延びる第１および第２シリコンゲート電極と、
   前記シリコン基板の表面に互いに離されて設けられ、それぞれ前記第１シリコンゲート電極と直交する少なくとも２つの第１活性領域と、
   前記シリコン基板の表面に互いに離されて設けられ、それぞれ前記第２シリコンゲート電極と直交する少なくとも２つの第２活性領域と、
   前記シリコン基板の表面に前記２つの第１活性領域を結ぶように設けられ、前記第１シリコンゲート電極が延びる方向の長さがａ、深さがｂであり、かつ前記シリコン基板の表面の法線方向に対し0°≦α＜90°で定義される壁面および底面をもつ第１の溝と、
   前記シリコン基板の表面に前記２つの第２活性領域を結ぶように設けられ、前記第２シリコンゲート電極が延びる方向の長さがａ、深さがｂであり、かつ前記シリコン基板の表面の法線方向に対し0°≦α＜90°で定義される壁面および底面をもつ第２の溝とを備え、
   前記第１および第２の溝の壁面および底面、ソース・ドレイン並びに前記第１および第２シリコンゲート電極の表面がシリサイド化されている半導体装置を製造する方法において、
   シリサイド形成前に、
   前記第１活性領域に第１レジストマスクを形成し、
   前記第２シリコンゲート電極が延びる方向と平行な２回対称のツイスト角、且つ、基板面に対して-α＜θ≦arctan｛ａ／〔２×（ｂ＋ｘ）〕｝のチルト角θによるイオン注入により、前記第２の溝の壁面および底面、前記ソース・ドレイン並びに前記第２シリコンゲート電極の表面に、少なくとも前記第２の溝の底面において深さがｘになるように、非晶質層を形成し、
   前記第１レジストマスクを除去した後、
   前記第２活性領域に第２レジストマスクを形成し、
   前記第１シリコンゲート電極が延びる方向と平行な２回対称のツイスト角、且つ、基板面に対して-α＜θ≦arctan｛ａ／〔２×（ｂ＋ｘ）〕｝のチルト角θによるイオン注入により、前記第１の溝の壁面および底面、ソース・ドレイン並びに前記第１シリコンゲート電極の表面に、少なくとも前記第１の溝の底面において深さがｘになるように、非晶質層を形成し、
   前記第２レジストマスクを除去することを特徴とする半導体装置の製造方法。
5. 絶縁層を有する基板と、
   前記絶縁層の上に設けられ、高さがｂであり、かつ前記基板の表面の法線方向に対し0°≦α＜90°で定義される壁面と該壁面を接続する上面を有する、活性領域となる少なくとも２つのテーパ状シリコン突出体とを備え、
   前記２つのテーパ状シリコン突出体は、シリコンゲート電極が延びる方向に、その上面同士が最小間隔ａを隔てるように、互いに離されており、
   前記テーパ状シリコン突出体の壁面および上面並びに前記シリコンゲート電極の表面がシリサイド化されている半導体装置を製造する方法において、
   シリサイド形成前に、前記シリコンゲート電極が延びる方向と平行な２回対称のツイスト角、且つ、基板面に対して-α＜θ≦arctan｛〔ａ―（ｂ×tanα）〕／ｂ｝｝のチルト角θによるイオン注入により、前記テーパ状シリコン突出体の壁面および上面並びに前記シリコンゲート電極の表面に非晶質層を形成することを特徴とする半導体装置の製造方法。
6. 前記基板は（１００）面を表面に有し、＜１１０＞方位にノッチを有するＳＯＩ基板を含む請求項５記載の半導体装置の製造方法。
7. 前記非晶質層を形成するイオンは、フッ素イオン、アルゴンイオン、シリコンイオン、ゲルマニウムイオン、砒素イオン、アンチモンイオンおよびインジウムイオンからなる群から選択されることを特徴とする請求項１から６のいずれか１項に記載の半導体装置の製造方法。
8. 前記シリサイド化をするための金属は、チタン、コバルト、タングステン、モリブデン、タンタル、白金、ニッケル、イリジウム、ジルコニウムのいずれか、あるいは各々の合金を含むことを特徴とする請求項１から７のいずれか１項に記載の半導体装置の製造方法。
9. 前記イオン注入は、コーン角を有さないシリアルタイプの注入機により行われることを特徴とする請求項１から８のいずれか１項に記載の半導体装置の製造方法。
10. 前記シリコン基板は（１００）面を表面に有し、＜１１０＞方位にノッチを有し、
    前記シリコンゲート電極は、＜１１０＞方位と平行に延びる請求項１に記載の半導体装置の製造方法。
11. 前記シリコン基板は（１００）面を表面に有し、＜１１０＞方位にノッチを有し、
    前記シリコンゲート電極の一方は、＜１１０＞方位と平行に延びる請求項２または４に記載の半導体装置の製造方法。

Images