JPH0689870A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0689870A JPH0689870A JP1303991A JP1303991A JPH0689870A JP H0689870 A JPH0689870 A JP H0689870A JP 1303991 A JP1303991 A JP 1303991A JP 1303991 A JP1303991 A JP 1303991A JP H0689870 A JPH0689870 A JP H0689870A
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- ion
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- ion implantation
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Abstract
(57)【要約】
【目的】 良好な電圧−電流特性を持ち、かつより浅い
Ｐ+ Ｎ接合の形成を可能とする半導体素子の製造方法を
提供することにある。 【構成】 第一のイオン注入の注入エネルギおよびドー
ズ量を非晶質層に対する残留結晶欠陥層の幅の比が最小
となるように設定し、このイオン注入を半導体表面に対
する法線について所定角度θだけ傾けて行い、非晶質層
を所望の厚さに形成するものである。
Ｐ+ Ｎ接合の形成を可能とする半導体素子の製造方法を
提供することにある。 【構成】 第一のイオン注入の注入エネルギおよびドー
ズ量を非晶質層に対する残留結晶欠陥層の幅の比が最小
となるように設定し、このイオン注入を半導体表面に対
する法線について所定角度θだけ傾けて行い、非晶質層
を所望の厚さに形成するものである。
Description
【０００１】
【産業上の利用分野】本発明は、微細ＬＳＩの製造に適
した半導体素子の製造方法に関するものであり、特に、
良好な電圧−電流特性を持つ浅いＰＮ接合を形成するこ
とのできる半導体素子の製造方法に関する。
した半導体素子の製造方法に関するものであり、特に、
良好な電圧−電流特性を持つ浅いＰＮ接合を形成するこ
とのできる半導体素子の製造方法に関する。
【０００２】
【従来の技術】現在、多くのＩＣメーカによって、ＩＣ
の集積度を上げるため微細ＬＳＩの研究開発が進められ
ている。ゲート長０．５μｍ程度以下の微細ＬＳＩを実
現するためには、ＭＯＳＦＥＴのソース、ドレインとし
ての接合は深さ０．１μｍ程度以下の浅い接合が不可欠
である。従来、この種の技術としては、特開昭６３−１
５５７２０号公報に記載されるものがあり、第４図にそ
の製造方法が、また、第５図にこの製造方法による場合
のＢの深さ方向の濃度分布が示されている。これらの図
において、４１はＮ型半導体（Ｓｉ）基板、４２はフィ
ールド酸化膜、４３はゲート酸化膜、４４は低抵抗多結
晶シリコンゲート電極、４５は非晶質膜、４６はソース
・ドレイン用Ｐ+ 層、４７は非晶質層形成のためのイオ
ン注入に伴う結晶欠陥、４８は層間絶縁膜、４９はＡｌ
電極である。この従来技術においては、Ｂのイオン注入
の際のチャネリングを抑えるために、まず、Ｓｉ+ イオ
ン等、半導体の電気特性に影響を与えない不活性イオン
を半導体基板４１に注入して半導体基板表面に非晶質層
４５を形成し（第４図（ｂ））、その後、電気的に活性
なＢＦ2 イオンを注入することによってＢを浅く打ち込
むようにしている（第４図（ｃ），第５図）。
の集積度を上げるため微細ＬＳＩの研究開発が進められ
ている。ゲート長０．５μｍ程度以下の微細ＬＳＩを実
現するためには、ＭＯＳＦＥＴのソース、ドレインとし
ての接合は深さ０．１μｍ程度以下の浅い接合が不可欠
である。従来、この種の技術としては、特開昭６３−１
５５７２０号公報に記載されるものがあり、第４図にそ
の製造方法が、また、第５図にこの製造方法による場合
のＢの深さ方向の濃度分布が示されている。これらの図
において、４１はＮ型半導体（Ｓｉ）基板、４２はフィ
ールド酸化膜、４３はゲート酸化膜、４４は低抵抗多結
晶シリコンゲート電極、４５は非晶質膜、４６はソース
・ドレイン用Ｐ+ 層、４７は非晶質層形成のためのイオ
ン注入に伴う結晶欠陥、４８は層間絶縁膜、４９はＡｌ
電極である。この従来技術においては、Ｂのイオン注入
の際のチャネリングを抑えるために、まず、Ｓｉ+ イオ
ン等、半導体の電気特性に影響を与えない不活性イオン
を半導体基板４１に注入して半導体基板表面に非晶質層
４５を形成し（第４図（ｂ））、その後、電気的に活性
なＢＦ2 イオンを注入することによってＢを浅く打ち込
むようにしている（第４図（ｃ），第５図）。
【０００３】しかしながら、このままでは、非晶質層形
成のためのイオン注入に伴い、非晶質層と結晶層の界面
近傍に生じる残留結晶欠陥４７（第４図（ｄ））のため
にリーク電流が増大し、電圧−電流特性が劣化する問題
がある。このため、この従来の方法では、Ｂを浅く打ち
込んだ後、熱処理を施して不純物を拡散させ、Ｐ+ Ｎ接
合を前記非晶質の深さよりもさらに深くすることによっ
て、欠陥部の影響を小さくしリーク電流を低く抑え、こ
れによって、低リーク電流の電圧−電流特性の良好な浅
いＰ+ Ｎ接合を形成しようとしている。
成のためのイオン注入に伴い、非晶質層と結晶層の界面
近傍に生じる残留結晶欠陥４７（第４図（ｄ））のため
にリーク電流が増大し、電圧−電流特性が劣化する問題
がある。このため、この従来の方法では、Ｂを浅く打ち
込んだ後、熱処理を施して不純物を拡散させ、Ｐ+ Ｎ接
合を前記非晶質の深さよりもさらに深くすることによっ
て、欠陥部の影響を小さくしリーク電流を低く抑え、こ
れによって、低リーク電流の電圧−電流特性の良好な浅
いＰ+ Ｎ接合を形成しようとしている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
方法によると、できるだけ浅いＰ+ Ｎ接合を形成したい
にもかかわらず、残留結晶欠陥部の影響を小さくするた
め、Ｐ+ Ｎ接合を前記残留結晶欠陥部の影響が充分小さ
くなる深さまでさらに深くしなければならないという問
題があった。 本発明は、良好な電圧−電流特性を持
ち、かつ、より浅いＰ+ Ｎ接合の形成を可能とする半導
体素子の製造方法を提供することを目的とする。
方法によると、できるだけ浅いＰ+ Ｎ接合を形成したい
にもかかわらず、残留結晶欠陥部の影響を小さくするた
め、Ｐ+ Ｎ接合を前記残留結晶欠陥部の影響が充分小さ
くなる深さまでさらに深くしなければならないという問
題があった。 本発明は、良好な電圧−電流特性を持
ち、かつ、より浅いＰ+ Ｎ接合の形成を可能とする半導
体素子の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記問題点を解
決するため、不活性な第一のイオンを注入して半導体表
面に非晶質層を形成した後、電気的に活性な第二のイオ
ンを注入し熱処理することによってＰＮ接合層を形成す
る半導体素子の製造方法において、前記第一のイオン注
入の注入エネルギおよびドーズ量を、非晶質層に対する
残留結晶欠陥層の幅の比が最小となるように設定すると
ともに、このイオン注入を半導体表面に対する法線につ
いて所定角度θだけ傾けて行い、非晶質層が所望の厚さ
に形成されるようにしたものである。
決するため、不活性な第一のイオンを注入して半導体表
面に非晶質層を形成した後、電気的に活性な第二のイオ
ンを注入し熱処理することによってＰＮ接合層を形成す
る半導体素子の製造方法において、前記第一のイオン注
入の注入エネルギおよびドーズ量を、非晶質層に対する
残留結晶欠陥層の幅の比が最小となるように設定すると
ともに、このイオン注入を半導体表面に対する法線につ
いて所定角度θだけ傾けて行い、非晶質層が所望の厚さ
に形成されるようにしたものである。
【０００６】
【作用】イオン注入を半導体表面に対する法線について
所定角度θだけ傾けて行い、厚さｔ0 の非晶質層を形成
する場合、θ＝０°のときの非晶質層の厚さをｔa ，θ
＝０°のときの残留結晶欠陥層幅をｔd とすると、残留
結晶欠陥層幅Ｔd は、Ｔd ＝（ｔd ／ｔa ）・ｔ0 とな
る。本発明におけるイオン注入の注入エネルギおよびド
ーズ量は、非晶質層に対する残留結晶欠陥層の幅の比ｔ
d ／ｔa が最小となるように設定されているため、本発
明の半導体素子の製造方法によれば残留結晶欠陥層の幅
が最小のものが得られる。したがって、残留結晶欠陥の
影響の少ない浅いＰＮ接合を形成することができる。
所定角度θだけ傾けて行い、厚さｔ0 の非晶質層を形成
する場合、θ＝０°のときの非晶質層の厚さをｔa ，θ
＝０°のときの残留結晶欠陥層幅をｔd とすると、残留
結晶欠陥層幅Ｔd は、Ｔd ＝（ｔd ／ｔa ）・ｔ0 とな
る。本発明におけるイオン注入の注入エネルギおよびド
ーズ量は、非晶質層に対する残留結晶欠陥層の幅の比ｔ
d ／ｔa が最小となるように設定されているため、本発
明の半導体素子の製造方法によれば残留結晶欠陥層の幅
が最小のものが得られる。したがって、残留結晶欠陥の
影響の少ない浅いＰＮ接合を形成することができる。
【０００７】
【実施例】本発明は、半導体の電気特性に影響を与えな
い不活性な第一のイオン、たとえばＳｉイオンを注入し
て半導体表面に非晶質層を形成した後、電気的に活性な
第二のイオン、たとえばＢＦ2 イオンを注入し熱処理す
ることによって浅いＰＮ接合層を形成する半導体素子の
製造方法において、第一のイオン注入の注入エネルギお
よびドーズ量を、非晶質層に対する残留結晶欠陥層の幅
の比が最小となるような条件で、かつ、このイオン注入
を半導体表面に対する法線について所定角度θだけ傾け
て行い、非晶質層が所望の厚さに形成されるようにした
ものである。残留結晶欠陥層幅ｔd 、非晶質層の厚さｔ
a およびこれらの比ｔd ／ｔa は、非晶質化のためのイ
オン注入条件（イオン注入エネルギ，ドーズ量）によっ
て異なった値をとる。
い不活性な第一のイオン、たとえばＳｉイオンを注入し
て半導体表面に非晶質層を形成した後、電気的に活性な
第二のイオン、たとえばＢＦ2 イオンを注入し熱処理す
ることによって浅いＰＮ接合層を形成する半導体素子の
製造方法において、第一のイオン注入の注入エネルギお
よびドーズ量を、非晶質層に対する残留結晶欠陥層の幅
の比が最小となるような条件で、かつ、このイオン注入
を半導体表面に対する法線について所定角度θだけ傾け
て行い、非晶質層が所望の厚さに形成されるようにした
ものである。残留結晶欠陥層幅ｔd 、非晶質層の厚さｔ
a およびこれらの比ｔd ／ｔa は、非晶質化のためのイ
オン注入条件（イオン注入エネルギ，ドーズ量）によっ
て異なった値をとる。
【０００８】第３図は、Ｓｉイオンをθ＝０°で注入し
た（イオン注入時基板温度 ８２Ｋ）場合のｔa ，ｔd
およびｔd ／ｔa のイオン注入エネルギ依存性およびド
ーズ量依存性を示すものである。なお、ｔa は実験値、
ｔd はシミュレーション値である。たとえば、厚さｔ0
＝２７０ｎｍの非晶質層を形成しようとする場合、θ＝
０°のとき、注入エネルギおよびドーズ量は、図よりそ
れぞれ１５０ｋｅＶ，１×１０15ｃｍ-2でよいことが分
かる。また、このとき残留結晶欠陥層の幅は４５ｎｍで
ある。
た（イオン注入時基板温度 ８２Ｋ）場合のｔa ，ｔd
およびｔd ／ｔa のイオン注入エネルギ依存性およびド
ーズ量依存性を示すものである。なお、ｔa は実験値、
ｔd はシミュレーション値である。たとえば、厚さｔ0
＝２７０ｎｍの非晶質層を形成しようとする場合、θ＝
０°のとき、注入エネルギおよびドーズ量は、図よりそ
れぞれ１５０ｋｅＶ，１×１０15ｃｍ-2でよいことが分
かる。また、このとき残留結晶欠陥層の幅は４５ｎｍで
ある。
【０００９】これに対し、注入エネルギを３００ｋｅ
Ｖ，ドーズ量を２×１０15ｃｍ-2，θを非晶質層の厚さ
ｔ0 が２７０ｎｍになるように５９°とした場合（５９
°＝ｃｏｓ-1（２７０／５４０））、残留結晶欠陥の幅
は３ｎｍ（＝５×ｃｏｓ５９°）となる。すなわち、イ
オン注入を斜めに行えば、垂直に行った場合よりも、注
入エネルギおよびドーズ量の違いに基く残留結晶欠陥層
幅の違いの分およびイオン注入を斜めに行った分だけ、
残留結晶欠陥を小さくすることができる。これを一般化
して言えば、以下のとおりである。すなわち、厚さｔ0
の非晶質層を形成しようとする場合、イオン注入角度を
θ、θ＝０°のときの残留結晶欠陥層幅をｔd とする
と、残留結晶欠陥層幅Ｔd は、 Ｔd ＝ｔd ｃｏｓθ ｔ0 ＝ｔa ｃｏｓθ（ｔa はθ＝０°のときの非晶質層
の厚さ）の関係より ｃｏｓθ＝ｔ0 ／ｔa よって、 Ｔd ＝（ｔd ／ｔa ）・
ｔ0 すなわち、残留結晶欠陥層幅Ｔd を最小とするために
は、θ＝０°のときの非晶質層厚さに対する残留結晶欠
陥層幅の比ｔd ／ｔa が最小となる条件を満足させると
ともに、このイオン注入を半導体表面に対する法線につ
いて所定角度θだけ傾けて行い、非晶質層を形成すれば
よいのである。
Ｖ，ドーズ量を２×１０15ｃｍ-2，θを非晶質層の厚さ
ｔ0 が２７０ｎｍになるように５９°とした場合（５９
°＝ｃｏｓ-1（２７０／５４０））、残留結晶欠陥の幅
は３ｎｍ（＝５×ｃｏｓ５９°）となる。すなわち、イ
オン注入を斜めに行えば、垂直に行った場合よりも、注
入エネルギおよびドーズ量の違いに基く残留結晶欠陥層
幅の違いの分およびイオン注入を斜めに行った分だけ、
残留結晶欠陥を小さくすることができる。これを一般化
して言えば、以下のとおりである。すなわち、厚さｔ0
の非晶質層を形成しようとする場合、イオン注入角度を
θ、θ＝０°のときの残留結晶欠陥層幅をｔd とする
と、残留結晶欠陥層幅Ｔd は、 Ｔd ＝ｔd ｃｏｓθ ｔ0 ＝ｔa ｃｏｓθ（ｔa はθ＝０°のときの非晶質層
の厚さ）の関係より ｃｏｓθ＝ｔ0 ／ｔa よって、 Ｔd ＝（ｔd ／ｔa ）・
ｔ0 すなわち、残留結晶欠陥層幅Ｔd を最小とするために
は、θ＝０°のときの非晶質層厚さに対する残留結晶欠
陥層幅の比ｔd ／ｔa が最小となる条件を満足させると
ともに、このイオン注入を半導体表面に対する法線につ
いて所定角度θだけ傾けて行い、非晶質層を形成すれば
よいのである。
【００１０】第３図より、この図に示した条件内での最
小のｔd ／ｔa は、１×１０-2である（注入エネルギ３
００ｋｅＶ，ドーズ量２×１０15ｃｍ-2，ｔa ＝５３０
ｎｍ，ｔd ＝５ｎｍ）。したがって、たとえば、ｔ0 ＝
１００ｎｍの非晶質層を形成しようとする場合、上記の
注入エネルギ，ドーズ量条件で、角度θを７９°（＝ｃ
ｏｓ-1（１００／５３０））としてイオン注入すれば、
残留結晶欠陥層の幅が１ｎｍと最小のものを得ることが
できる。
小のｔd ／ｔa は、１×１０-2である（注入エネルギ３
００ｋｅＶ，ドーズ量２×１０15ｃｍ-2，ｔa ＝５３０
ｎｍ，ｔd ＝５ｎｍ）。したがって、たとえば、ｔ0 ＝
１００ｎｍの非晶質層を形成しようとする場合、上記の
注入エネルギ，ドーズ量条件で、角度θを７９°（＝ｃ
ｏｓ-1（１００／５３０））としてイオン注入すれば、
残留結晶欠陥層の幅が１ｎｍと最小のものを得ることが
できる。
【００１１】第１図(a) 〜(e) は、本発明をＭＯＳＬＳ
Ｉ製造に適用した場合の一実施例であって、Ｐ−チャネ
ルＭＯＳＦＥＴの製造工程を示すものである。この図に
おいて、１は低抵抗多結晶シリコンゲート電極、２はゲ
ート酸化膜、３はフィールド酸化膜、４はＮ型Ｓｉ基
板、５は非晶質層、６はソース・ドレイン用Ｐ+ 層、７
は非晶質層形成のためのイオン注入に伴う結晶欠陥、８
は層間絶縁膜、９はＡｌ電極である。第１図(a) に示す
ように、通常のＭＯＳＬＳＩ製造プロセスによってＮ型
Ｓｉ基板４の表面に、フィールド酸化膜３、ゲート酸化
膜２を形成した後、低抵抗多結晶シリコンゲート電極１
を形成する。その後、第１図(b) に示すように、Ｎ型Ｓ
ｉ基板４を温度８２Ｋに保持した状態で、Ｓｉイオン
を、Ｎ型Ｓｉ基板４に対する法線について７９°傾け、
注入エネルギ３００ｋｅＶ，ドーズ量２×１０15ｃｍ-2
で注入する。この斜方注入は、第２図に拡大して示して
いるように、Ｎ型Ｓｉ基板４の法線ｚに対する傾き角度
θが７９°となるように、かつ、ゲート電極１の側面
（ｘｚ面）に平行な方向になされる。これによって、Ｎ
型Ｓｉ基板４のソース・ドレイン部に、深さ１００ｎｍ
の非晶質層５が形成される。
Ｉ製造に適用した場合の一実施例であって、Ｐ−チャネ
ルＭＯＳＦＥＴの製造工程を示すものである。この図に
おいて、１は低抵抗多結晶シリコンゲート電極、２はゲ
ート酸化膜、３はフィールド酸化膜、４はＮ型Ｓｉ基
板、５は非晶質層、６はソース・ドレイン用Ｐ+ 層、７
は非晶質層形成のためのイオン注入に伴う結晶欠陥、８
は層間絶縁膜、９はＡｌ電極である。第１図(a) に示す
ように、通常のＭＯＳＬＳＩ製造プロセスによってＮ型
Ｓｉ基板４の表面に、フィールド酸化膜３、ゲート酸化
膜２を形成した後、低抵抗多結晶シリコンゲート電極１
を形成する。その後、第１図(b) に示すように、Ｎ型Ｓ
ｉ基板４を温度８２Ｋに保持した状態で、Ｓｉイオン
を、Ｎ型Ｓｉ基板４に対する法線について７９°傾け、
注入エネルギ３００ｋｅＶ，ドーズ量２×１０15ｃｍ-2
で注入する。この斜方注入は、第２図に拡大して示して
いるように、Ｎ型Ｓｉ基板４の法線ｚに対する傾き角度
θが７９°となるように、かつ、ゲート電極１の側面
（ｘｚ面）に平行な方向になされる。これによって、Ｎ
型Ｓｉ基板４のソース・ドレイン部に、深さ１００ｎｍ
の非晶質層５が形成される。
【００１２】次に、第１図（ｃ）に示すように、ソース
・ドレインとして用いるＰ+ Ｎ接合形成のために、ＢＦ
2 イオンを１５ｋｅＶ，２×１０15ｃｍ-2の条件でイオ
ン注入する。このとき、Ｂの注入深さは９０ｎｍとな
る。その後、９００°Ｃ，１０秒のランプアニールを行
い、前記イオン注入により導入されたＢの活性化を行
う。このアニールによってＢは拡散され、第１図(d)に
示すように、深さ１０１ｎｍにある残留結晶欠陥７より
も深い、１０２ｎｍの深さにＰ+ Ｎ接合を形成する。こ
のようにソース・ドレイン用のＰ+ Ｎ接合を形成した
後、通常のＭＯＳＬＳＩ製造プロセスによって、層間絶
縁膜８、Ａｌ電極９が形成され、Ｐ−チャネルＭＯＳＦ
ＥＴが製造される。従来技術によって結晶欠陥の影響の
少ない良好な電圧−電流特性を持つ浅いＰ+ Ｎ接合を形
成するためには、接合深さを１１０ｎｍとする必要があ
ったが、上記の方法によれば、接合深さ１０２ｎｍでも
結晶欠陥の影響の少ないＰ+ Ｎ接合を形成することがで
きる。
・ドレインとして用いるＰ+ Ｎ接合形成のために、ＢＦ
2 イオンを１５ｋｅＶ，２×１０15ｃｍ-2の条件でイオ
ン注入する。このとき、Ｂの注入深さは９０ｎｍとな
る。その後、９００°Ｃ，１０秒のランプアニールを行
い、前記イオン注入により導入されたＢの活性化を行
う。このアニールによってＢは拡散され、第１図(d)に
示すように、深さ１０１ｎｍにある残留結晶欠陥７より
も深い、１０２ｎｍの深さにＰ+ Ｎ接合を形成する。こ
のようにソース・ドレイン用のＰ+ Ｎ接合を形成した
後、通常のＭＯＳＬＳＩ製造プロセスによって、層間絶
縁膜８、Ａｌ電極９が形成され、Ｐ−チャネルＭＯＳＦ
ＥＴが製造される。従来技術によって結晶欠陥の影響の
少ない良好な電圧−電流特性を持つ浅いＰ+ Ｎ接合を形
成するためには、接合深さを１１０ｎｍとする必要があ
ったが、上記の方法によれば、接合深さ１０２ｎｍでも
結晶欠陥の影響の少ないＰ+ Ｎ接合を形成することがで
きる。
【００１３】なお、上記実施例においては、非晶質化の
ためのイオン注入用イオン種としてＳｉについてのみ記
載したが、Ｇｅ，Ａｒ等、半導体の電気特性に影響を与
えないものであればよいことは言うまでもない。また、
ソース・ドレイン用の接合としてＰ+ Ｎ接合についての
み記載したが、Ｎ+ Ｐ接合を用いることも可能である。
接合形成用イオン種としてはＢＦ2 についてのみ記載し
たが、Ｂ等、他のイオン種をＰ+ Ｎ接合形成用として用
いることもできる。Ｎ+ Ｐ接合の場合には、Ｐ，ＡS 等
を用いればよい。また、熱処理方法としてはランプアニ
ールの他、加熱炉，高周波照射等によるサーマルアニー
ル、レーザビームアニール、電子ビームアニール等を用
いることもできる。
ためのイオン注入用イオン種としてＳｉについてのみ記
載したが、Ｇｅ，Ａｒ等、半導体の電気特性に影響を与
えないものであればよいことは言うまでもない。また、
ソース・ドレイン用の接合としてＰ+ Ｎ接合についての
み記載したが、Ｎ+ Ｐ接合を用いることも可能である。
接合形成用イオン種としてはＢＦ2 についてのみ記載し
たが、Ｂ等、他のイオン種をＰ+ Ｎ接合形成用として用
いることもできる。Ｎ+ Ｐ接合の場合には、Ｐ，ＡS 等
を用いればよい。また、熱処理方法としてはランプアニ
ールの他、加熱炉，高周波照射等によるサーマルアニー
ル、レーザビームアニール、電子ビームアニール等を用
いることもできる。
【００１４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、非晶質層と結晶の界面付近に生じる残留結晶欠
陥層の幅を小さく抑えることができ、これによって、良
好な電圧−電流特性を持ち、かつ、より浅い接合の形成
が可能となる。
よれば、非晶質層と結晶の界面付近に生じる残留結晶欠
陥層の幅を小さく抑えることができ、これによって、良
好な電圧−電流特性を持ち、かつ、より浅い接合の形成
が可能となる。
【図１】本発明による半導体素子の製造方法の一実施例
を示す工程図である。
を示す工程図である。
【図２】斜方イオン注入の一実施例を説明するための拡
大斜視図である。
大斜視図である。
【図３】Ｓｉイオンをθ＝０°で注入した場合の残留結
晶欠陥層幅ｔd 、非晶質層の厚さｔa およびこれらの比
ｔd ／ｔa のイオン注入エネルギ依存性およびドーズ量
依存性を示す特性図である。
晶欠陥層幅ｔd 、非晶質層の厚さｔa およびこれらの比
ｔd ／ｔa のイオン注入エネルギ依存性およびドーズ量
依存性を示す特性図である。
【図４】従来の半導体素子の製造方法の一例を示す工程
図である。
図である。
【図５】この従来例による場合のＢの深さ方向の濃度分
布を示す特性図である。
布を示す特性図である。
１ 低抵抗多結晶シリコンゲート電極 ２ ゲート酸化膜 ３ フィールド酸化膜 ４ Ｎ型Ｓｉ基板 ５ 非晶質層 ６ ソース・ドレイン用Ｐ+ 層 ７ 非晶質層形成のためのイオン注入に伴う結晶欠陥 ８ 層間絶縁膜 ９ Ａｌ電極
【手続補正書】
【提出日】平成５年９月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明による半導体素子の製造方法の一実施例
を示す工程図である。
を示す工程図である。
【図２】斜方イオン注入の一実施例を説明するための拡
大斜視図である。
大斜視図である。
【図３】Ｓｉイオンをθ＝０゜で注入した場合の残留結
晶欠陥層幅ｔｄ、非晶質層の厚さｔａおよびこれらの比
ｔｄ／ｔａのイオン注入エネルギ依存性およびドーズ量
依存性を示す特性図である。
晶欠陥層幅ｔｄ、非晶質層の厚さｔａおよびこれらの比
ｔｄ／ｔａのイオン注入エネルギ依存性およびドーズ量
依存性を示す特性図である。
【図４】従来の半導体素子の製造方法の一例を示す工程
図である。
図である。
【図５】この従来例による場合のＢの深さ方向の濃度分
布を示す特性図である。
布を示す特性図である。
【符号の説明】 １ 低抵抗多結晶シリコンゲート電極 ２ ゲート酸化膜 ３ フィールド酸化膜 ４ Ｎ型Ｓｉ基板 ５ 非晶質層 ６ ソース・ドレイン用Ｐ＋層 ７ 非晶質層形成のためのイオン注入に伴う結晶欠陥 ８ 層間絶縁膜 ９ Ａｌ電極
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図５】
【図４】
Claims (1)
- 【請求項１】 不活性な第一のイオンを注入して半導体
表面に非晶質層を形成した後、電気的に活性な第二のイ
オンを注入し熱処理することによってＰＮ接合層を形成
する半導体素子の製造方法において、 前記第一のイオン注入の注入エネルギおよびドーズ量
は、非晶質層に対する残留結晶欠陥層の幅の比が最小と
なるように設定されるとともに、前記第一のイオン注入
が半導体表面に対する法線について所定角度傾いてなさ
れ、非晶質層が所望の厚さに形成されることを特徴とす
る半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1303991A JPH0689870A (ja) | 1991-01-10 | 1991-01-10 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1303991A JPH0689870A (ja) | 1991-01-10 | 1991-01-10 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689870A true JPH0689870A (ja) | 1994-03-29 |
Family
ID=11821974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1303991A Pending JPH0689870A (ja) | 1991-01-10 | 1991-01-10 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689870A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915196A (en) * | 1995-11-10 | 1999-06-22 | Nec Corporation | Method of forming shallow diffusion layers in a semiconductor substrate in the vicinity of a gate electrode |
| US6051460A (en) * | 1997-11-12 | 2000-04-18 | Advanced Micro Devices, Inc. | Preventing boron penetration through thin gate oxide of P-channel devices by doping polygate with silicon |
| US6475887B1 (en) * | 1993-09-16 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2006173374A (ja) * | 2004-12-16 | 2006-06-29 | Sharp Corp | 半導体装置の製造方法 |
| US7135423B2 (en) | 2002-05-09 | 2006-11-14 | Varian Semiconductor Equipment Associates, Inc | Methods for forming low resistivity, ultrashallow junctions with low damage |
| CN100339963C (zh) * | 2004-01-27 | 2007-09-26 | 尔必达存储器株式会社 | 制造半导体器件的方法 |
| JP2008524840A (ja) * | 2004-12-17 | 2008-07-10 | アプライド マテリアルズ インコーポレイテッド | 過渡的増速拡散を削減するためのイオン注入方法 |
-
1991
- 1991-01-10 JP JP1303991A patent/JPH0689870A/ja active Pending
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| JP4741225B2 (ja) * | 2004-12-16 | 2011-08-03 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2008524840A (ja) * | 2004-12-17 | 2008-07-10 | アプライド マテリアルズ インコーポレイテッド | 過渡的増速拡散を削減するためのイオン注入方法 |
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