JP2997791B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型トランジスタ
等の半導体素子の製造方法に関するものである。
等の半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置は半導体基板に対して横方向
に微細化されるとともに縦方向に微細化される。縦方向
に微細化して、ソース・ドレイン拡散層と半導体基板と
のＰ+Ｎ接合の深さを浅く形成する方法を図３の製造工
程図により説明する。図ではＰチャネル形のトランジス
タよりなる半導体装置３０の製造方法を説明する。ま
ず、Ｎ形の半導体基板３１の上面にゲート絶縁膜３２を
形成する。続いてゲート絶縁膜３２の上面にゲート３３
を形成する。次いでゲート絶縁膜３２を通してゲート３
３の両側で半導体基板３１の上層に、半導体基板３１に
対して不活性なイオンとしてシリコン（Ｓｉ+ ）等の不
純物をイオン注入する。そして半導体基板３１の上層を
非晶質化して、非晶質層３４を形成する。このとき、非
晶質層３４と半導体基板３１との界面よりも半導体基板
３１側に結晶欠陥層３５が発生する。
に微細化されるとともに縦方向に微細化される。縦方向
に微細化して、ソース・ドレイン拡散層と半導体基板と
のＰ+Ｎ接合の深さを浅く形成する方法を図３の製造工
程図により説明する。図ではＰチャネル形のトランジス
タよりなる半導体装置３０の製造方法を説明する。ま
ず、Ｎ形の半導体基板３１の上面にゲート絶縁膜３２を
形成する。続いてゲート絶縁膜３２の上面にゲート３３
を形成する。次いでゲート絶縁膜３２を通してゲート３
３の両側で半導体基板３１の上層に、半導体基板３１に
対して不活性なイオンとしてシリコン（Ｓｉ+ ）等の不
純物をイオン注入する。そして半導体基板３１の上層を
非晶質化して、非晶質層３４を形成する。このとき、非
晶質層３４と半導体基板３１との界面よりも半導体基板
３１側に結晶欠陥層３５が発生する。
【０００３】次いで、非晶質層３４にＰ形の不純物とし
てフッ化ホウ素イオン（ＢＦ2 + ）をイオン注入して、
非晶質層３４にＰ形のイオン注入層３６を形成する。
てフッ化ホウ素イオン（ＢＦ2 + ）をイオン注入して、
非晶質層３４にＰ形のイオン注入層３６を形成する。
【０００４】その後ランプアニール処理を行って、非晶
質層（２点鎖線部分）３４を単結晶化する。それととも
にＰ形のイオン注入層（破線部分）３６中のホウ素
（Ｂ）を活性化して非晶質層３４よりも深く拡散し、Ｐ
+ ソース・ドレイン拡散層３７，３８を形成する。この
ソース・ドレイン拡散層３７，３８は結晶欠陥層３５を
含む状態に形成される。
質層（２点鎖線部分）３４を単結晶化する。それととも
にＰ形のイオン注入層（破線部分）３６中のホウ素
（Ｂ）を活性化して非晶質層３４よりも深く拡散し、Ｐ
+ ソース・ドレイン拡散層３７，３８を形成する。この
ソース・ドレイン拡散層３７，３８は結晶欠陥層３５を
含む状態に形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記半
導体装置の製造方法では、結晶欠陥層が深さ方向に幅を
有して存在するために、ソース・ドレイン拡散層中に全
ての結晶欠陥層を含ませることが困難である。このた
め、結晶欠陥層の結晶欠陥が接合空乏層に掛かって逆バ
イアスリーク電流を十分に低減できない。この結果、リ
ーク電流が生じて接合の耐圧は非常に低下する。本発明
は、上記課題を解決するためになされたもので、耐圧特
性に優れた半導体装置の製造方法を提供することを目的
とする。
導体装置の製造方法では、結晶欠陥層が深さ方向に幅を
有して存在するために、ソース・ドレイン拡散層中に全
ての結晶欠陥層を含ませることが困難である。このた
め、結晶欠陥層の結晶欠陥が接合空乏層に掛かって逆バ
イアスリーク電流を十分に低減できない。この結果、リ
ーク電流が生じて接合の耐圧は非常に低下する。本発明
は、上記課題を解決するためになされたもので、耐圧特
性に優れた半導体装置の製造方法を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、第１導電
形の半導体基板の上面にゲート絶縁膜を介して形成した
ゲートの両側で半導体基板の上層に半導体装置の電気的
特性に影響を与えない不活性な第１の不純物をイオン注
入して非晶質層を形成する。次いで、非晶質層の深さよ
りも浅い位置で当該非晶質層に第２導電形の不純物をイ
オン注入する。続いて非晶質層と半導体基板との界面よ
りも半導体基板側に発生する転移等の結晶欠陥層に炭素
およびフッ素のうちの一方または両方よりなる第２の不
純物をイオン注入する。その後半導体基板を熱処理し、
第２の不純物を拡散して結晶欠陥層の結晶欠陥を低減さ
せるとともに第２導電形の不純物を拡散してソース・ド
レイン拡散層を形成し、かつ非晶質層を単結晶化する。
成するためになされたものである。すなわち、第１導電
形の半導体基板の上面にゲート絶縁膜を介して形成した
ゲートの両側で半導体基板の上層に半導体装置の電気的
特性に影響を与えない不活性な第１の不純物をイオン注
入して非晶質層を形成する。次いで、非晶質層の深さよ
りも浅い位置で当該非晶質層に第２導電形の不純物をイ
オン注入する。続いて非晶質層と半導体基板との界面よ
りも半導体基板側に発生する転移等の結晶欠陥層に炭素
およびフッ素のうちの一方または両方よりなる第２の不
純物をイオン注入する。その後半導体基板を熱処理し、
第２の不純物を拡散して結晶欠陥層の結晶欠陥を低減さ
せるとともに第２導電形の不純物を拡散してソース・ド
レイン拡散層を形成し、かつ非晶質層を単結晶化する。
【０００７】
【作用】上記した半導体装置の製造方法では、結晶欠陥
層に炭素およびフッ素のうちの一方または両方よりなる
第２の不純物をイオン注入した後に熱処理を行うことに
よって、イオン注入した上記第２の不純物が結晶欠陥層
に拡散し、転移等の結晶欠陥を低減する。このため、ゲ
ートに負のバイアス電圧を印加した場合には逆バイアス
リーク電流値が小さくなる。
層に炭素およびフッ素のうちの一方または両方よりなる
第２の不純物をイオン注入した後に熱処理を行うことに
よって、イオン注入した上記第２の不純物が結晶欠陥層
に拡散し、転移等の結晶欠陥を低減する。このため、ゲ
ートに負のバイアス電圧を印加した場合には逆バイアス
リーク電流値が小さくなる。
【０００８】
【実施例】本発明の実施例を図１に示す製造工程図によ
り説明する。図では半導体装置１の一例としてＰチャネ
ル形ＭＯＳトランジスタの製造方法を示す。まず第１工
程では、ＬＯＣＯＳ法等により第１導電形（Ｎ形）単結
晶シリコン製の半導体基板１１の上層に素子分離領域
２，３を形成する。この素子分離領域２，３は改良ＬＯ
ＣＯＳ法やトレンチ素子分離法等で形成することも可能
である。そして素子分離領域２，３間の半導体基板１１
の表面をエッチング等により露出させた後、例えば熱酸
化法等により、半導体基板１１の表面を酸化して半導体
基板１１の上面にシリコン酸化膜よりなるゲート絶縁膜
１２を形成する。次いでゲート絶縁膜１２の上面に例え
ば化学的気相成長法等により低濃度の導電形不純物を含
むｐｏｌｙ−Ｓｉ膜（図示せず）を形成する。その後ホ
トリソグラフィー技術とエッチングとにより当該ｐｏｌ
ｙ−Ｓｉ膜でゲート１３を形成する。続いてゲート１３
の両側で半導体基板１１の上層にゲート絶縁膜１２を通
して第１の不純物としてシリコン（Ｓｉ+ ）をイオン注
入する。このイオン注入は、一例として、イオン注入エ
ネルギーが４０ｋｅＶ，ドーズ量が２×１０15ｃｍ-2な
る条件で行う。そして半導体基板１１の上層に深さがお
よそ９０ｎｍの非晶質層１４を形成する。第１の不純物
には、Ｓｉ+ の他に最終的に半導体装置１の電気的特性
に影響を与えない不純物であれば何でもよく、例えばア
ルゴン（Ａｒ），ゲルマニウム（Ｇｅ）等を用いること
も可能である。また非晶質層１４を形成したときに、非
晶質層１４と半導体基板１１との界面より半導体基板１
１側には深さ方向の幅がおよそ５０ｎｍの結晶欠陥層１
５が生じる。
り説明する。図では半導体装置１の一例としてＰチャネ
ル形ＭＯＳトランジスタの製造方法を示す。まず第１工
程では、ＬＯＣＯＳ法等により第１導電形（Ｎ形）単結
晶シリコン製の半導体基板１１の上層に素子分離領域
２，３を形成する。この素子分離領域２，３は改良ＬＯ
ＣＯＳ法やトレンチ素子分離法等で形成することも可能
である。そして素子分離領域２，３間の半導体基板１１
の表面をエッチング等により露出させた後、例えば熱酸
化法等により、半導体基板１１の表面を酸化して半導体
基板１１の上面にシリコン酸化膜よりなるゲート絶縁膜
１２を形成する。次いでゲート絶縁膜１２の上面に例え
ば化学的気相成長法等により低濃度の導電形不純物を含
むｐｏｌｙ−Ｓｉ膜（図示せず）を形成する。その後ホ
トリソグラフィー技術とエッチングとにより当該ｐｏｌ
ｙ−Ｓｉ膜でゲート１３を形成する。続いてゲート１３
の両側で半導体基板１１の上層にゲート絶縁膜１２を通
して第１の不純物としてシリコン（Ｓｉ+ ）をイオン注
入する。このイオン注入は、一例として、イオン注入エ
ネルギーが４０ｋｅＶ，ドーズ量が２×１０15ｃｍ-2な
る条件で行う。そして半導体基板１１の上層に深さがお
よそ９０ｎｍの非晶質層１４を形成する。第１の不純物
には、Ｓｉ+ の他に最終的に半導体装置１の電気的特性
に影響を与えない不純物であれば何でもよく、例えばア
ルゴン（Ａｒ），ゲルマニウム（Ｇｅ）等を用いること
も可能である。また非晶質層１４を形成したときに、非
晶質層１４と半導体基板１１との界面より半導体基板１
１側には深さ方向の幅がおよそ５０ｎｍの結晶欠陥層１
５が生じる。
【０００９】第２工程では、例えばイオン注入法によ
り、非晶質層１４の深さよりも浅い位置で当該非晶質層
１４に、ソース・ドレイン拡散層を形成するための第２
導電形（Ｐ形）の不純物として例えばフッ化ホウ素（Ｂ
Ｆ2 + ）をイオン注入する。このイオン注入は、一例と
してイオン注入エネルギーが１５ｋｅＶ，ドーズ量が２
×１０15ｃｍ-2なる条件で行われる。そして、ホウ素イ
オン（Ｂ+ ）の濃度の最も濃い位置の深さがおよそ２０
ｎｍになるようにイオン注入層１６を形成する。なお第
２導電形の不純物にはＢＦ2 + の他にホウ素（Ｂ+ ）等
のＰ形の不純物をを用いることが可能である。
り、非晶質層１４の深さよりも浅い位置で当該非晶質層
１４に、ソース・ドレイン拡散層を形成するための第２
導電形（Ｐ形）の不純物として例えばフッ化ホウ素（Ｂ
Ｆ2 + ）をイオン注入する。このイオン注入は、一例と
してイオン注入エネルギーが１５ｋｅＶ，ドーズ量が２
×１０15ｃｍ-2なる条件で行われる。そして、ホウ素イ
オン（Ｂ+ ）の濃度の最も濃い位置の深さがおよそ２０
ｎｍになるようにイオン注入層１６を形成する。なお第
２導電形の不純物にはＢＦ2 + の他にホウ素（Ｂ+ ）等
のＰ形の不純物をを用いることが可能である。
【００１０】第３工程では、イオン注入法により、結晶
欠陥層１５が分布する領域に第２の不純物として炭素
（Ｃ+ ）をイオン注入する。このイオン注入は、一例と
して、イオン注入エネルギーが３５ｋｅＶ，ドーズ量が
２×１０13ｃｍ-2なる条件で行う。第２の不純物には、
炭素およびフッ素のうちの一方または両方を用いること
ができる。
欠陥層１５が分布する領域に第２の不純物として炭素
（Ｃ+ ）をイオン注入する。このイオン注入は、一例と
して、イオン注入エネルギーが３５ｋｅＶ，ドーズ量が
２×１０13ｃｍ-2なる条件で行う。第２の不純物には、
炭素およびフッ素のうちの一方または両方を用いること
ができる。
【００１１】第４工程では、半導体基板１１に対して、
およそ１０００℃で１５秒間のランプアニールによる熱
処理を行う。そして、イオン注入した炭素（Ｃ+ ）によ
って結晶欠陥層１５を低減する。それとともに非晶質層
（１４）を単結晶化し、イオン注入層１６のＢＦ2 + の
ホウ素（Ｂ）を拡散して深さ（ホウ素の濃度が１×１０
17／ｃｍ3 になる位置）がおよそ１２０ｎｍのＰ+ ソー
ス・ドレイン拡散層１７，１８を形成する。なお熱処理
は、ランプアニール以外に、レーザアニール，電子線ア
ニール等により行うことも可能でる。
およそ１０００℃で１５秒間のランプアニールによる熱
処理を行う。そして、イオン注入した炭素（Ｃ+ ）によ
って結晶欠陥層１５を低減する。それとともに非晶質層
（１４）を単結晶化し、イオン注入層１６のＢＦ2 + の
ホウ素（Ｂ）を拡散して深さ（ホウ素の濃度が１×１０
17／ｃｍ3 になる位置）がおよそ１２０ｎｍのＰ+ ソー
ス・ドレイン拡散層１７，１８を形成する。なお熱処理
は、ランプアニール以外に、レーザアニール，電子線ア
ニール等により行うことも可能でる。
【００１２】次いで図２に示す如く、ゲート１３側の全
面に層間絶縁膜１８を形成し、各Ｐ+ ソース・ドレイン
拡散層１７，１８上の層間絶縁膜１９にゲート絶縁膜１
２を貫通するコンタクトホール２０，２１を形成する。
同時にゲート１３上に層間絶縁膜１９にコンタクトホー
ル２２を形成する。そしてコンタクトホール２０，２
１，２２を含む層間絶縁膜１９の上面に例えばアルミニ
ウム合金膜を形成する。その後ホトリソグラフィー技術
とエッチングとにより、アルミニウム合金膜でコンタク
トホール２０，２１を介して各ソース・ドレイン拡散層
１７，１８に接続するソース・ドレイン電極２３，２４
を形成するとともに、コンタクトホール２２を介してゲ
ート１３に接続するゲート電極２５を形成する。
面に層間絶縁膜１８を形成し、各Ｐ+ ソース・ドレイン
拡散層１７，１８上の層間絶縁膜１９にゲート絶縁膜１
２を貫通するコンタクトホール２０，２１を形成する。
同時にゲート１３上に層間絶縁膜１９にコンタクトホー
ル２２を形成する。そしてコンタクトホール２０，２
１，２２を含む層間絶縁膜１９の上面に例えばアルミニ
ウム合金膜を形成する。その後ホトリソグラフィー技術
とエッチングとにより、アルミニウム合金膜でコンタク
トホール２０，２１を介して各ソース・ドレイン拡散層
１７，１８に接続するソース・ドレイン電極２３，２４
を形成するとともに、コンタクトホール２２を介してゲ
ート１３に接続するゲート電極２５を形成する。
【００１３】上記実施例で説明した半導体装置１のゲー
ト１３に負のバイアス電圧を印加した場合の電流・電圧
特性を図３により説明する。図では、縦軸が逆バイアス
リーク電流を示し、横軸が負のバイアス電圧を示す。ま
た図中の実線は上記実施例によって形成した半導体装置
１の電流・電圧特性を示し、破線は前記従来の技術で説
明した方法によって形成した半導体装置（３０）の電流
・電圧特性を示す。半導体装置（３０）は、第３工程で
説明した炭素イオン注入を行わないこと以外は上記実施
例で説明した製造条件と同一条件で製造される。図に示
す如く、同一の負のバイアス電圧を印加した場合におい
て、半導体装置１の逆バイアスリーク電流値は、半導体
装置（３０）の逆バイアスリーク電流値に対しておよそ
１／１０になる。この結果、前記第３工程を行うことに
よって、半導体装置１の接合リーク特性は高まる。
ト１３に負のバイアス電圧を印加した場合の電流・電圧
特性を図３により説明する。図では、縦軸が逆バイアス
リーク電流を示し、横軸が負のバイアス電圧を示す。ま
た図中の実線は上記実施例によって形成した半導体装置
１の電流・電圧特性を示し、破線は前記従来の技術で説
明した方法によって形成した半導体装置（３０）の電流
・電圧特性を示す。半導体装置（３０）は、第３工程で
説明した炭素イオン注入を行わないこと以外は上記実施
例で説明した製造条件と同一条件で製造される。図に示
す如く、同一の負のバイアス電圧を印加した場合におい
て、半導体装置１の逆バイアスリーク電流値は、半導体
装置（３０）の逆バイアスリーク電流値に対しておよそ
１／１０になる。この結果、前記第３工程を行うことに
よって、半導体装置１の接合リーク特性は高まる。
【００１４】上記実施例では、Ｐチャネル形のＭＯＳト
ランジスタを例にして説明したが、Ｎチャネル形のＭＯ
Ｓトランジスタでも同様にして接合リーク特性の向上を
図ることが可能である。この場合には、半導体基板には
第２導電形（Ｐ形）単結晶シリコン基板を用い、ソース
・ドレイン拡散層を形成する不純物には第１導電形（Ｎ
形）の例えばヒ素（Ａｓ+ ）またはリン（Ｐ+ ）等の不
純物を用いる。また第２の不純物は上記説明したものを
用いる。
ランジスタを例にして説明したが、Ｎチャネル形のＭＯ
Ｓトランジスタでも同様にして接合リーク特性の向上を
図ることが可能である。この場合には、半導体基板には
第２導電形（Ｐ形）単結晶シリコン基板を用い、ソース
・ドレイン拡散層を形成する不純物には第１導電形（Ｎ
形）の例えばヒ素（Ａｓ+ ）またはリン（Ｐ+ ）等の不
純物を用いる。また第２の不純物は上記説明したものを
用いる。
【００１５】
【発明の効果】以上、説明したように本発明によれば、
非晶質層と半導体基板との界面より半導体基板側に発生
する結晶欠陥層に炭素およびフッ素のうちの一方または
両方よりなる第２の不純物をイオン注入した後に熱処理
を行って、第２の不純物を結晶欠陥層に拡散する。この
ため結晶欠陥層中の結晶欠陥が減少して、逆バイアスリ
ーク電流値は小さくなる。よって、半導体装置における
接合リークは低減されて、接合の耐圧の向上が図れる。
非晶質層と半導体基板との界面より半導体基板側に発生
する結晶欠陥層に炭素およびフッ素のうちの一方または
両方よりなる第２の不純物をイオン注入した後に熱処理
を行って、第２の不純物を結晶欠陥層に拡散する。この
ため結晶欠陥層中の結晶欠陥が減少して、逆バイアスリ
ーク電流値は小さくなる。よって、半導体装置における
接合リークは低減されて、接合の耐圧の向上が図れる。
【図１】実施例の製造工程図である。
【図２】実施例の製造工程図である。
【図３】電流・電流特性の説明図である。
【図４】従来例の製造工程図である。
１ 半導体装置 １１ 半導体基板 １２ ゲート絶縁膜 １３ ゲート １４ 非晶質層 １５ 結晶欠陥層 １７ ソース・ドレイン拡散層 １８ ソース・ドレイン拡散層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/265 H01L 21/336
Claims (1)
- 【請求項１】 第１導電形の半導体基板の上面にゲート
絶縁膜を介して形成したゲートの両側で当該半導体基板
の上層に半導体装置の電気的特性に影響を与えない不活
性な第１の不純物をイオン注入して非晶質層を形成する
第１工程と、 前記非晶質層に第２導電形の不純物をイオン注入する第
２工程と、 前記非晶質層と前記半導体基板との界面より当該半導体
基板側に発生する結晶欠陥層に炭素およびフッ素のうち
の一方または両方よりなる第２の不純物をイオン注入す
る第３工程と、 前記半導体基板を熱処理して、前記第２の不純物を拡散
して前記結晶欠陥層の結晶欠陥を低減するとともに前記
第２導電形の不純物を拡散してソース・ドレイン拡散層
を形成し、かつ前記非晶質層を単結晶化する第４工程と
を順に行うことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076893A JP2997791B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076893A JP2997791B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287332A JPH04287332A (ja) | 1992-10-12 |
| JP2997791B2 true JP2997791B2 (ja) | 2000-01-11 |
Family
ID=13618326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3076893A Expired - Fee Related JP2997791B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2997791B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
| TW385544B (en) * | 1998-03-02 | 2000-03-21 | Samsung Electronics Co Ltd | Apparatus for manufacturing semiconductor device, and method of manufacturing capacitor of semiconductor device thereby |
| US7271443B2 (en) | 2004-08-25 | 2007-09-18 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method for the same |
| JP2006093658A (ja) * | 2004-08-25 | 2006-04-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7482255B2 (en) * | 2004-12-17 | 2009-01-27 | Houda Graoui | Method of ion implantation to reduce transient enhanced diffusion |
| JP2008091876A (ja) * | 2006-08-04 | 2008-04-17 | Interuniv Micro Electronica Centrum Vzw | 半導体装置の接合形成方法およびそれにより作製された半導体装置 |
| WO2012073583A1 (en) * | 2010-12-03 | 2012-06-07 | Kabushiki Kaisha Toshiba | Method of forming an inpurity implantation layer |
-
1991
- 1991-03-15 JP JP3076893A patent/JP2997791B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04287332A (ja) | 1992-10-12 |
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