JPH04256369A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04256369A JPH04256369A JP1791491A JP1791491A JPH04256369A JP H04256369 A JPH04256369 A JP H04256369A JP 1791491 A JP1791491 A JP 1791491A JP 1791491 A JP1791491 A JP 1791491A JP H04256369 A JPH04256369 A JP H04256369A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000037230 mobility Effects 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
にｐ型ＭＯＳＦＥＴにおいて電流駆動能力を高めるよう
にしたＵＭＯＳＦＥＴを含む半導体装置に関する。
にｐ型ＭＯＳＦＥＴにおいて電流駆動能力を高めるよう
にしたＵＭＯＳＦＥＴを含む半導体装置に関する。
【０００２】
【従来の技術】従来の縦形ＭＯＳＦＥＴの１つに、図８
に示すように、ドレイン領域となる高濃度の（１００）
ｎ型基板１表面に低濃度のｎ型ドリフト領域２とｐ型ベ
ース領域３とを順次積層するとともに、表面にＵ溝を形
成し、このｐ型ベース領域３内の所定の場所に拡散法等
を用いてソース領域４となるｎ＋ 型領域を形成し、Ｕ
溝に沿ってチャネルを形成したいわゆるＵＭＯＳＦＥＴ
と呼ばれるものがある。この構造では、ｐ型ベース領域
３内の所定の場所にＲＩＥ法等を用いて基板と垂直また
は所定の角度をなすＵ溝が形成されＵ溝の側面にソ−ス
領域４およびベース領域３の側面が露出せしめられ、こ
の露出面にゲート絶縁膜５ｇを介してゲート電極５とな
る多結晶シリコン層が形成されている。
に示すように、ドレイン領域となる高濃度の（１００）
ｎ型基板１表面に低濃度のｎ型ドリフト領域２とｐ型ベ
ース領域３とを順次積層するとともに、表面にＵ溝を形
成し、このｐ型ベース領域３内の所定の場所に拡散法等
を用いてソース領域４となるｎ＋ 型領域を形成し、Ｕ
溝に沿ってチャネルを形成したいわゆるＵＭＯＳＦＥＴ
と呼ばれるものがある。この構造では、ｐ型ベース領域
３内の所定の場所にＲＩＥ法等を用いて基板と垂直また
は所定の角度をなすＵ溝が形成されＵ溝の側面にソ−ス
領域４およびベース領域３の側面が露出せしめられ、こ
の露出面にゲート絶縁膜５ｇを介してゲート電極５とな
る多結晶シリコン層が形成されている。
【０００３】ところで、このように従来からＭＯＳＦＥ
Ｔに用いられているシリコン基板の面方位は（１００）
となっている。
Ｔに用いられているシリコン基板の面方位は（１００）
となっている。
【０００４】図９は、（１００）面を表面とした場合の
基板表面に垂直な面の主な面方位＜０１１＞，＜０１１
▲バー▼＞，＜０１０＞の形状を示している。
基板表面に垂直な面の主な面方位＜０１１＞，＜０１１
▲バー▼＞，＜０１０＞の形状を示している。
【０００５】（１００）面、（１１１）面、（０１１）
面の表面電子と正孔移動度およびそれぞれの面上のｎ型
，ｐ型ＭＯＳＦＥＴのチャネル抵抗は図１０に表を示す
ように面方位依存性を有している。但しここでは、ｎ型
およびｐ型ＭＯＳＦＥＴのチャネル抵抗はそれぞれ電子
および正孔の表面移動度に反比例するとし、チャネル抵
抗の値は（１００）面におけるｎ型ＭＯＳＦＥＴのチャ
ネル抵抗をＲとして正規化したものとなっている。
面の表面電子と正孔移動度およびそれぞれの面上のｎ型
，ｐ型ＭＯＳＦＥＴのチャネル抵抗は図１０に表を示す
ように面方位依存性を有している。但しここでは、ｎ型
およびｐ型ＭＯＳＦＥＴのチャネル抵抗はそれぞれ電子
および正孔の表面移動度に反比例するとし、チャネル抵
抗の値は（１００）面におけるｎ型ＭＯＳＦＥＴのチャ
ネル抵抗をＲとして正規化したものとなっている。
【０００６】また、（０１１）面については電流の流れ
る方向によって表面移動度が異なる値を示し、表には（
０１１）面における電流が＜０１１▲バー▼＞方向に平
行および垂直に流れた場合の表面移動度が示されている
。
る方向によって表面移動度が異なる値を示し、表には（
０１１）面における電流が＜０１１▲バー▼＞方向に平
行および垂直に流れた場合の表面移動度が示されている
。
【０００７】ところで従来例として示したような（１０
０）基板上のｎ型縦型ＵＭＯＳＦＥＴのチャネル面は＜
０１１▲バー▼＞，＜０１０＞や＜０１１＞などとなっ
ており、それらの面における表面電子移動度はいずれも
基板表面である（１００）面における値よりも小さいこ
とがわかる。従って、縦型ＭＯＳのチャネル抵抗が大き
くなってしまうという問題がある。
０）基板上のｎ型縦型ＵＭＯＳＦＥＴのチャネル面は＜
０１１▲バー▼＞，＜０１０＞や＜０１１＞などとなっ
ており、それらの面における表面電子移動度はいずれも
基板表面である（１００）面における値よりも小さいこ
とがわかる。従って、縦型ＭＯＳのチャネル抵抗が大き
くなってしまうという問題がある。
【０００８】一方、ハイブリッドスイッチ、コンプリメ
ンタリー型多相モータ駆動回路や集積回路用ＣＭＯＳ回
路などのような回路にはｐ型ＭＯＳＦＥＴが使われてい
る。
ンタリー型多相モータ駆動回路や集積回路用ＣＭＯＳ回
路などのような回路にはｐ型ＭＯＳＦＥＴが使われてい
る。
【０００９】第１０図からあきらかなようにｐ型ＭＯＳ
ＦＥＴの場合（０１１）面上の＜０１１▲バー▼＞方向
に平行な方向に電流を流すと表面正孔移動度が最も高く
なりチャネル抵抗がもっとも低くなる。
ＦＥＴの場合（０１１）面上の＜０１１▲バー▼＞方向
に平行な方向に電流を流すと表面正孔移動度が最も高く
なりチャネル抵抗がもっとも低くなる。
【００１０】しかしながら、従来の半導体装置では正孔
表面移動度が高く、ｐ型ＭＯＳＦＥＴのチャネル抵抗が
低くなるように基板の面方位や溝の方向形状などの最適
化がなされていないため、チャネル抵抗が増大し、ハイ
ブリッドスイッチやＨブリッジ回路の電流駆動能力が低
下してしまったり、また集積回路用ＣＭＯＳ回路のｐ型
とｎ型ＭＯＳＦＥＴの電流駆動能力を等しくしたい場合
必要な面積が増大したりするという問題があった。
表面移動度が高く、ｐ型ＭＯＳＦＥＴのチャネル抵抗が
低くなるように基板の面方位や溝の方向形状などの最適
化がなされていないため、チャネル抵抗が増大し、ハイ
ブリッドスイッチやＨブリッジ回路の電流駆動能力が低
下してしまったり、また集積回路用ＣＭＯＳ回路のｐ型
とｎ型ＭＯＳＦＥＴの電流駆動能力を等しくしたい場合
必要な面積が増大したりするという問題があった。
【００１１】
【発明が解決しようとする課題】このように、従来の半
導体装置では、正孔表面移動度が高く、ｐ型ＭＯＳＦＥ
Ｔのチャネル抵抗が低くなるように基板の面方位や溝の
方向形状などの最適化がなされていないため、チャネル
抵抗が増大し、ハイブリッドスイッチやＨブリッジ回路
の電流駆動能力が低下してしまったり、また集積回路用
ＣＭＯＳ回路のｐ型とｎ型ＭＯＳＦＥＴの電流駆動能力
を等しくしようとすると必要な面積が増大したりすると
いう問題があった。
導体装置では、正孔表面移動度が高く、ｐ型ＭＯＳＦＥ
Ｔのチャネル抵抗が低くなるように基板の面方位や溝の
方向形状などの最適化がなされていないため、チャネル
抵抗が増大し、ハイブリッドスイッチやＨブリッジ回路
の電流駆動能力が低下してしまったり、また集積回路用
ＣＭＯＳ回路のｐ型とｎ型ＭＯＳＦＥＴの電流駆動能力
を等しくしようとすると必要な面積が増大したりすると
いう問題があった。
【００１２】本発明は、前記実情に鑑みてなされたもの
で、ｐ型ＭＯＳＦＥＴのチャネル抵抗を低減すべく、基
板の面方位や溝の方向形状の最適な半導体装置を提供す
ることを目的とする。
で、ｐ型ＭＯＳＦＥＴのチャネル抵抗を低減すべく、基
板の面方位や溝の方向形状の最適な半導体装置を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】そこで本発明では、（１
００）基板を用い、側面が（０１１）面となるような溝
を形成し、この側面をチャネル領域としてｐ型ＭＯＳＦ
ＥＴを形成している。
００）基板を用い、側面が（０１１）面となるような溝
を形成し、この側面をチャネル領域としてｐ型ＭＯＳＦ
ＥＴを形成している。
【００１４】
【作用】上記構成によれば、ｎ型ＭＯＳＦＥＴは表面電
子移動度が最大である（１００）基板表面に形成し、ｐ
型ＭＯＳＦＥＴは（１００）基板に、側面が正孔移動度
が最大である（０１１）面となるような溝を形成し、こ
の側面に形成するようにしているため、それぞれ比抵抗
が最小となる領域で形成されており、ＣＭＯＳを形成す
る場合にも電流駆動能力もほぼ等しく最大とすることが
できる。
子移動度が最大である（１００）基板表面に形成し、ｐ
型ＭＯＳＦＥＴは（１００）基板に、側面が正孔移動度
が最大である（０１１）面となるような溝を形成し、こ
の側面に形成するようにしているため、それぞれ比抵抗
が最小となる領域で形成されており、ＣＭＯＳを形成す
る場合にも電流駆動能力もほぼ等しく最大とすることが
できる。
【００１５】
【実施例】以下、本発明の実施例について、図面を参照
しつつ詳細に説明する。
しつつ詳細に説明する。
【００１６】実施例１
この半導体装置は、図１および図２（図２は図１のＡ−
Ａ断面を示す図）に示すように、面方位（１００）のド
レイン領域となる高濃度の（１００）ｐ型基板１２表面
に低濃度のｐ型ドリフト領域１１とｎ型ベース領域１０
とを順次積層するとともに、このｎ型ベース領域１０表
面に、垂直に、（０１１）面群を側面とする長方形の溝
６が、ｐ型ドリフト領域１１の所定の深さまで達するよ
うに形成されてなるものである。
Ａ断面を示す図）に示すように、面方位（１００）のド
レイン領域となる高濃度の（１００）ｐ型基板１２表面
に低濃度のｐ型ドリフト領域１１とｎ型ベース領域１０
とを順次積層するとともに、このｎ型ベース領域１０表
面に、垂直に、（０１１）面群を側面とする長方形の溝
６が、ｐ型ドリフト領域１１の所定の深さまで達するよ
うに形成されてなるものである。
【００１７】そして所定の場所に拡散法等を用いてソー
ス領域７となるｐ＋ 型領域が形成されており、溝６の
側面にソ−ス領域７およびベース領域１０の側面が露出
せしめられ、この露出面に酸化シリコン膜からなるゲー
ト絶縁膜９ｇを介してゲート電極９となる多結晶シリコ
ン層が形成されている。またこのソ−ス領域７間に露呈
するベース領域がベースコンタクト領域８となる。
ス領域７となるｐ＋ 型領域が形成されており、溝６の
側面にソ−ス領域７およびベース領域１０の側面が露出
せしめられ、この露出面に酸化シリコン膜からなるゲー
ト絶縁膜９ｇを介してゲート電極９となる多結晶シリコ
ン層が形成されている。またこのソ−ス領域７間に露呈
するベース領域がベースコンタクト領域８となる。
【００１８】この構造では、図１からも明らかなように
、ソ−ス領域７からドレイン領域１２に向かう方向は＜
０１１▲バー▼＞方向に平行な方向となっており、この
方向にチャネルが形成されるため、第９図に示した表か
らもあきらかなように、ｐ型ＦＥＴにおける正孔の表面
移動度が最も高い方向となっており、チャネル抵抗の極
めて低いｐ型ＦＥＴを形成することができる。
、ソ−ス領域７からドレイン領域１２に向かう方向は＜
０１１▲バー▼＞方向に平行な方向となっており、この
方向にチャネルが形成されるため、第９図に示した表か
らもあきらかなように、ｐ型ＦＥＴにおける正孔の表面
移動度が最も高い方向となっており、チャネル抵抗の極
めて低いｐ型ＦＥＴを形成することができる。
【００１９】実施例２
前記実施例ではストライプ状に溝を形成したが、この例
では図３に平面図を示すように溝６を正方形または長方
形として、チャネル幅を長くするとともにチャネル密度
を高めるようにしたものである。
では図３に平面図を示すように溝６を正方形または長方
形として、チャネル幅を長くするとともにチャネル密度
を高めるようにしたものである。
【００２０】実施例１と同様、溝の側面は（０１１）面
群となるように形成されている。そして溝６の内壁から
基板表面におよぶ領域はベースコンタクト領域８および
その周辺を除いてゲート電極９としての多結晶シリコン
膜で被覆されている。
群となるように形成されている。そして溝６の内壁から
基板表面におよぶ領域はベースコンタクト領域８および
その周辺を除いてゲート電極９としての多結晶シリコン
膜で被覆されている。
【００２１】この構造によっても実施例１と同様、ソ−
ス領域７からドレイン領域に向かう方向は＜０１１▲バ
ー▼＞方向に平行な方向となっており、この方向にチャ
ネルが形成されるため、図９に示した表からもあきらか
なように、ｐ型ＦＥＴにおける正孔の表面移動度が最も
高い方向となっており、チャネル抵抗の極めて低いｐ型
ＦＥＴを形成することができる。さらに、この構造では
溝がセル構造となっているためチャネル密度を上げるこ
とができ、電流駆動能力を上げることができる。
ス領域７からドレイン領域に向かう方向は＜０１１▲バ
ー▼＞方向に平行な方向となっており、この方向にチャ
ネルが形成されるため、図９に示した表からもあきらか
なように、ｐ型ＦＥＴにおける正孔の表面移動度が最も
高い方向となっており、チャネル抵抗の極めて低いｐ型
ＦＥＴを形成することができる。さらに、この構造では
溝がセル構造となっているためチャネル密度を上げるこ
とができ、電流駆動能力を上げることができる。
【００２２】なお、ベースコンタクト領域は六角形、八
角形など、適宜変形可能である。
角形など、適宜変形可能である。
【００２３】実施例３
実施例１および実施例２では縦型ＦＥＴについて説明し
たが、横型ＦＥＴにも適用可能である。
たが、横型ＦＥＴにも適用可能である。
【００２４】図４および図５に示すように溝６の底部に
露呈するドリフト領域１１表面にｐ＋ 領域からなるド
レイン領域２３を形成し、基板の導電型をｎ型にしたも
のである。図５は図４のＢＢ断面を示す図である。
露呈するドリフト領域１１表面にｐ＋ 領域からなるド
レイン領域２３を形成し、基板の導電型をｎ型にしたも
のである。図５は図４のＢＢ断面を示す図である。
【００２５】すなわちこの構造では、面方位（１００）
のｎ型基板２２表面に低濃度のｐ型ドリフト領域１１と
ｎ型ベース領域１０とを順次積層するとともに、このｎ
型ベース領域１０表面に、垂直に、（０１１）面群を側
面とする正方形のの溝６が、ｐ型ドリフト領域１１の所
定の深さまで達するように形成されてなるものである。
のｎ型基板２２表面に低濃度のｐ型ドリフト領域１１と
ｎ型ベース領域１０とを順次積層するとともに、このｎ
型ベース領域１０表面に、垂直に、（０１１）面群を側
面とする正方形のの溝６が、ｐ型ドリフト領域１１の所
定の深さまで達するように形成されてなるものである。
【００２６】そしてｎ型ベース領域１０の表面の所定の
場所と、溝６内に露呈する領域に、拡散法等を用いてソ
ース領域７およびドレイン領域２３となるｐ＋型領域が
形成されており、溝６の側面にソ−ス領域７およびベー
ス領域１０の側面が露出せしめられ、この露出面に酸化
シリコン膜からなるゲート絶縁膜９ｇを介してゲート電
極９となる多結晶シリコン層が形成されている。またこ
のソ−ス領域７間に露呈するベース領域がベースコンタ
クト領域８となる。
場所と、溝６内に露呈する領域に、拡散法等を用いてソ
ース領域７およびドレイン領域２３となるｐ＋型領域が
形成されており、溝６の側面にソ−ス領域７およびベー
ス領域１０の側面が露出せしめられ、この露出面に酸化
シリコン膜からなるゲート絶縁膜９ｇを介してゲート電
極９となる多結晶シリコン層が形成されている。またこ
のソ−ス領域７間に露呈するベース領域がベースコンタ
クト領域８となる。
【００２７】この構造では、ｎ型基板２２の電位をドレ
イン領域に比べ正に固定しておくようにすると、このｐ
型ＭＯＳＦＥＴを基板から分離するようにすることがで
きる。また、複数のｐ型ＭＯＳＦＥＴをこのような構造
で同一基板上に形成するようにすれば、それぞれ独立し
て動作させることができる。
イン領域に比べ正に固定しておくようにすると、このｐ
型ＭＯＳＦＥＴを基板から分離するようにすることがで
きる。また、複数のｐ型ＭＯＳＦＥＴをこのような構造
で同一基板上に形成するようにすれば、それぞれ独立し
て動作させることができる。
【００２８】実施例４
次に、本発明の第４の実施例としてＣＭＯＳについて説
明する。
明する。
【００２９】この半導体装置では図６に示すように、ｐ
ＭＯＳとして実施例３で示したｐＭＯＳを用いると共に
、ｎＭＯＳとして、（１００）基板表面に形成されたｐ
ウェル１４内に、基板表面をチャネルとするｎ型ＦＥＴ
１５を形成したものである。
ＭＯＳとして実施例３で示したｐＭＯＳを用いると共に
、ｎＭＯＳとして、（１００）基板表面に形成されたｐ
ウェル１４内に、基板表面をチャネルとするｎ型ＦＥＴ
１５を形成したものである。
【００３０】ここでは、ｐＭＯＳについては、ｎ型（１
００）基板１２をベース領域１０に接続している他は、
実施例３で示したｐＭＯＳと全く同様に形成されている
。
００）基板１２をベース領域１０に接続している他は、
実施例３で示したｐＭＯＳと全く同様に形成されている
。
【００３１】また、ｎＭＯＳＦＥＴ１５は、（１００）
基板表面に形成されたｐウェル１４内に、拡散法で形成
されたソ−ス・ドレイン領域３７，３３が形成され、基
板表面にゲート絶縁膜としての酸化シリコン膜３９ｇを
介して多結晶シリコン膜からなるゲート電極３９が形成
されている。
基板表面に形成されたｐウェル１４内に、拡散法で形成
されたソ−ス・ドレイン領域３７，３３が形成され、基
板表面にゲート絶縁膜としての酸化シリコン膜３９ｇを
介して多結晶シリコン膜からなるゲート電極３９が形成
されている。
【００３２】この構造によれば、ｎＭＯＳＦＥＴ１５は
、表面電子移動度の最も高い（１００）基板表面をチャ
ネルとしているため、チャネル抵抗を最少限に抑える事
ができる。また、ｐＭＯＳＦＥＴについても、実施例１
乃至実施例３で示したように、正孔移動度の最も高い（
０１１）面をチャネルとしているため、チャネル抵抗を
最少限に抑える事ができる。
、表面電子移動度の最も高い（１００）基板表面をチャ
ネルとしているため、チャネル抵抗を最少限に抑える事
ができる。また、ｐＭＯＳＦＥＴについても、実施例１
乃至実施例３で示したように、正孔移動度の最も高い（
０１１）面をチャネルとしているため、チャネル抵抗を
最少限に抑える事ができる。
【００３３】このような構造でｎＭＯＳおよびｐＭＯＳ
を形成して、コンプリメンタリーＨブリッジ回路を構成
することにより、オン抵抗を最も低く、電流駆動能力を
最も高くすることができる。さらにこの構造で、ＣＭＯ
Ｓ集積回路を構成すると、ｎＭＯＳおよびｎＭＯＳの駆
動力を等しく設計する場合に、必要面積を最も小さくす
ることができる。
を形成して、コンプリメンタリーＨブリッジ回路を構成
することにより、オン抵抗を最も低く、電流駆動能力を
最も高くすることができる。さらにこの構造で、ＣＭＯ
Ｓ集積回路を構成すると、ｎＭＯＳおよびｎＭＯＳの駆
動力を等しく設計する場合に、必要面積を最も小さくす
ることができる。
【００３４】実施例５
次に本発明の第５の実施例として、ｎＭＯＳおよびｐＭ
ＯＳをいずれもＵ溝内に形成した例について説明するこ
の例では、図７（ａ） および図７（ｂ）に示すように
、ｎＭＯＳＦＥＴのＵ溝６の側面が（０１０）面、ｐＭ
ＯＳＦＥＴのＵ溝６の側面が（０１１）面となるように
、ｎＭＯＳＦＥＴのＵ溝６とｐＭＯＳＦＥＴのＵ溝６と
を互いに４５°をなすように形成している。そしていず
れもＵ溝６の底部にそれぞれｎ＋ ドレイン領域４３ｎ
およびｐ＋ ドレイン領域４３ｐが形成されている。
ＯＳをいずれもＵ溝内に形成した例について説明するこ
の例では、図７（ａ） および図７（ｂ）に示すように
、ｎＭＯＳＦＥＴのＵ溝６の側面が（０１０）面、ｐＭ
ＯＳＦＥＴのＵ溝６の側面が（０１１）面となるように
、ｎＭＯＳＦＥＴのＵ溝６とｐＭＯＳＦＥＴのＵ溝６と
を互いに４５°をなすように形成している。そしていず
れもＵ溝６の底部にそれぞれｎ＋ ドレイン領域４３ｎ
およびｐ＋ ドレイン領域４３ｐが形成されている。
【００３５】この構造によれば両方のＵＭＯＳＦＥＴの
電流駆動能力を最大にすることができる。
電流駆動能力を最大にすることができる。
【００３６】
【発明の効果】以上説明してきたように、本発明によれ
ば、ｎ型ＭＯＳＦＥＴは表面電子移動度が最大である（
１００）基板表面に形成し、ｐ型ＭＯＳＦＥＴは（１０
０）基板に、側面が正孔移動度が最大である（０１１）
面となるような溝を形成し、この側面に形成するように
しているため、それぞれ比抵抗が最小となる領域で形成
されており、ＣＭＯＳを形成する場合にも電流駆動能力
もほぼ等しく最大とすることができる。
ば、ｎ型ＭＯＳＦＥＴは表面電子移動度が最大である（
１００）基板表面に形成し、ｐ型ＭＯＳＦＥＴは（１０
０）基板に、側面が正孔移動度が最大である（０１１）
面となるような溝を形成し、この側面に形成するように
しているため、それぞれ比抵抗が最小となる領域で形成
されており、ＣＭＯＳを形成する場合にも電流駆動能力
もほぼ等しく最大とすることができる。
【図１】本発明の第１の実施例の半導体装置の平面図で
ある。
ある。
【図２】同半導体装置の断面図である。
【図３】本発明の第２の実施例の半導体装置の平面図で
ある。
ある。
【図４】本発明の第３の実施例の半導体装置の平面図で
ある。
ある。
【図５】本発明の第４の実施例の半導体装置の断面図で
ある。
ある。
【図６】本発明の第５の実施例の半導体装置の断面図で
ある。
ある。
【図７】本発明の第６の実施例の半導体装置の平面図で
ある。
ある。
【図８】従来例の半導体装置の断面図である。
【図９】（１００）面を表面とした場合の基板表面に垂
直な面の主な面方位＜００１＞，＜０１１▲バー▼＞，
＜０１０＞の形状を示す図である。
直な面の主な面方位＜００１＞，＜０１１▲バー▼＞，
＜０１０＞の形状を示す図である。
【図１０】表面移動度およびチャネル抵抗の結晶面方位
依存性を示す図である。
依存性を示す図である。
１ ｎ型基板
２ ｎ型ドリフト領域
３ ｐ型ベース領域
４ ソース領域
５ｇ ゲート絶縁膜
５ ゲート電極
６ 溝、
７ ドレイン領域
８ ベースコンタクト領域
９ ゲート電極
９ｇ ゲート絶縁膜
１０ ｎ型ベース領域
１１ ｐ型ドリフト領域
１２ ｐ型基板
１３ ドレイン領域
２３ ドレイン領域
３３ ドレイン領域
Claims (1)
- 【請求項１】 半導体基板表面に形成された溝の側面
に配設され、ゲート電圧の印加によってチャネルが形成
されるｎ型のベース領域と、前記半導体基板の表面に形
成されたｐ型のソ−ス領域と、前記チャネルを介して溝
の下方に形成されたｐ型のドレイン領域と、前記ベース
領域の表面に形成された絶縁ゲート電極とを具備してな
るｐＭＯＳＦＥＴを含む半導体装置において、前記半導
体基板の面方位が（１００）であり、前記チャネルが形
成されるベース領域側面が（０１１）面群によって囲ま
れるように構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1791491A JPH04256369A (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1791491A JPH04256369A (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256369A true JPH04256369A (ja) | 1992-09-11 |
Family
ID=11957026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1791491A Pending JPH04256369A (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256369A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003054962A1 (fr) * | 2001-12-13 | 2003-07-03 | Tokyo Electron Limited | Dispositif mis complementaire |
| WO2004109790A1 (ja) * | 2003-06-04 | 2004-12-16 | Tadahiro Ohmi | 半導体装置およびその製造方法 |
| JP2005019978A (ja) * | 2003-06-04 | 2005-01-20 | Tadahiro Omi | 半導体装置およびその製造方法 |
| JP2010157761A (ja) * | 2000-09-22 | 2010-07-15 | General Semiconductor Inc | 終端構造及びトレンチ金属酸化膜半導体素子 |
-
1991
- 1991-02-08 JP JP1791491A patent/JPH04256369A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7202534B2 (en) | 2001-12-13 | 2007-04-10 | Tadahiro Ohmi | Complementary MIS device |
| US7566936B2 (en) | 2001-12-13 | 2009-07-28 | Tokyo Electron Limited | Complementary MIS device |
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| US7449719B2 (en) | 2003-06-04 | 2008-11-11 | Tadahiro Ohmi | Semiconductor device and method of manufacturing the same |
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