JPS63161660A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63161660A JPS63161660A JP61307677A JP30767786A JPS63161660A JP S63161660 A JPS63161660 A JP S63161660A JP 61307677 A JP61307677 A JP 61307677A JP 30767786 A JP30767786 A JP 30767786A JP S63161660 A JPS63161660 A JP S63161660A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、１つのチップ上に複数のＭＯＳＯ８電果効
果トランジスタ下、任意ＭＯＳＦＥＴと記す）を囲えた
半導体装置に関する。
果トランジスタ下、任意ＭＯＳＦＥＴと記す）を囲えた
半導体装置に関する。
（従来の技術）
１つのチップ上に？！数の〜＋０８ＦＥＴを備えた半導
体装置に於いては、＾集積化に伴ってＭＯＳＦＥＴの微
細化が進んでいる。このため、ＭＯＳＦＥＴとしてＮチ
ャンネルＭＯＳＦＥＴを用いる場合は、ＬＤＤ （ライ
トリ−ドープドドレイン）構造のものを用い、ＭＯＳＦ
ＥＴのホットキャリア耐性を確保するようになっている
。ここで、ＬＤＤ構造とは、シリコン基板に於いて、ゲ
ート電極とドレイン電極を離し、この間隙に例えばリン
を注入して低濃度不純物領域を設けることにより、ホッ
トキャリア耐性を高めるようにした構造をいう。
体装置に於いては、＾集積化に伴ってＭＯＳＦＥＴの微
細化が進んでいる。このため、ＭＯＳＦＥＴとしてＮチ
ャンネルＭＯＳＦＥＴを用いる場合は、ＬＤＤ （ライ
トリ−ドープドドレイン）構造のものを用い、ＭＯＳＦ
ＥＴのホットキャリア耐性を確保するようになっている
。ここで、ＬＤＤ構造とは、シリコン基板に於いて、ゲ
ート電極とドレイン電極を離し、この間隙に例えばリン
を注入して低濃度不純物領域を設けることにより、ホッ
トキャリア耐性を高めるようにした構造をいう。
ところで、上記低濃度不純物領域は、ホラＩ・キャリア
耐性だけでなく、ブレイクダウン特性やドレイン電流特
性にも影響を与える。
耐性だけでなく、ブレイクダウン特性やドレイン電流特
性にも影響を与える。
しかし、１つのチップ上に複数のＭＯＳＦＥＴを備えた
従来の半導体装置に於いては、上記ｔＪ度不純物領域の
幅が全てのＭＯＳＦＥＴに於いて一定であるため、ホッ
トキャリア耐性等も全てのＭＯＳ Ｆ Ｅ Ｔに於いて
一定である。したがって、従来の半導体装置では、回路
設計上いずれかの特性を犠牲にしなければならないこと
があるという問題があった。
従来の半導体装置に於いては、上記ｔＪ度不純物領域の
幅が全てのＭＯＳＦＥＴに於いて一定であるため、ホッ
トキャリア耐性等も全てのＭＯＳ Ｆ Ｅ Ｔに於いて
一定である。したがって、従来の半導体装置では、回路
設計上いずれかの特性を犠牲にしなければならないこと
があるという問題があった。
（発明が解決しようとする問題点）゛
以上述べたように、１つのチップ上に複数のＭＯＳＦＥ
Ｔを備えた従来の半導体装置に於いては、回路の設計上
いずれかのＭＯＳＦＥＴの特性を犠牲にしなければなら
ないことがあるという問題があった。
Ｔを備えた従来の半導体装置に於いては、回路の設計上
いずれかのＭＯＳＦＥＴの特性を犠牲にしなければなら
ないことがあるという問題があった。
そこで、この発明はいずれのＭＯＳＦＥＴの特性も犠牲
にせずに済むように構成された半導体装置を提供するこ
とを目的とする。
にせずに済むように構成された半導体装置を提供するこ
とを目的とする。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するためにこの発明は、各ＭＯＳＦＥＴ
に要求される特性に応じて、その低濃度不純物ＷＡＲの
幅を設定するようにしたものである。
に要求される特性に応じて、その低濃度不純物ＷＡＲの
幅を設定するようにしたものである。
（作用）
上記構成によれば、各Ｍ ＯＳ Ｆ Ｅ Ｔはそれぞれ
に要求される特性をもつので、特性が犠牲にされたＭＯ
ＳＦＥＴが存在することはない。
に要求される特性をもつので、特性が犠牲にされたＭＯ
ＳＦＥＴが存在することはない。
（実施例）
以下、図面を参照してこの発明の一実施例を詳細に説明
する。
する。
第１図はこの発明の一実茄例の構成を示す回路図である
。
。
因に於いて、１０はＮ型のシリコン基板であり、１１は
このシリコン基板１１の表面領域に形成さである。１４
はフィールド絶縁膜である。
このシリコン基板１１の表面領域に形成さである。１４
はフィールド絶縁膜である。
１２２は同じくこのシリコン基板１１内にこのソース電
極１２１と対向配置されるように形成されたドレイン電
極である。１２３はシリコン基板１１上に形成されるゲ
ート絶縁膜であり、１２４はこのゲート絶縁膜１２３上
に形成されたゲート電極である。
極１２１と対向配置されるように形成されたドレイン電
極である。１２３はシリコン基板１１上に形成されるゲ
ート絶縁膜であり、１２４はこのゲート絶縁膜１２３上
に形成されたゲート電極である。
ゲート電極１２４とソース電極１２１と水平方向（基板
面と平行な方向）Ｘの距離はほぼ０に設定されている。
面と平行な方向）Ｘの距離はほぼ０に設定されている。
これに対し、ゲートＭｉ１２４とドレイン電極１２２と
の水平方向Ｘの距離は０より大きい値に設定されている
。そして、このゲート１１ｔｉ１２４とドレイン電極１
２２との間のＰウェル表面ａｔｔには、ソース電場１２
１ヤドレイン電極１２２より不純物濃度の低い低濃度不
純物鋼［１２５が形成されているっ なお、詳細な説明は省略するが、ＭＯＳＦＥＴ１３にも
全く同じように、ソース電？４１３１．ドレイン電極１
３２、ゲート絶縁膜１３３．ゲート電極１３４．低濃度
不ｉｔＴ！吻領戚１３５が設けられている。
の水平方向Ｘの距離は０より大きい値に設定されている
。そして、このゲート１１ｔｉ１２４とドレイン電極１
２２との間のＰウェル表面ａｔｔには、ソース電場１２
１ヤドレイン電極１２２より不純物濃度の低い低濃度不
純物鋼［１２５が形成されているっ なお、詳細な説明は省略するが、ＭＯＳＦＥＴ１３にも
全く同じように、ソース電？４１３１．ドレイン電極１
３２、ゲート絶縁膜１３３．ゲート電極１３４．低濃度
不ｉｔＴ！吻領戚１３５が設けられている。
ここでこの実茄例の特徴゛とする点を説明する。
上記の如く、この実施例では、ＭＯ３ＦＥＴＩ ２゜１
３は、ホットキャリア耐性向上のための低Ｓ度不Ｉｔ！
！物領域１２５，１３５を備えるが、これらの水平方向
Ｘの幅Ｗが異なる。例えば、〜４０’５ＦＥＴ１．２を
耐ホツトキャリア用のＭＯＳ Ｆ Ｅ Ｔとし、ＭＯＳ
、ＦＥＴ１３を高ブレイクダウン用のＭＯＳＦＥＴとし
、両者のＩＩＡｗをそれぞれｗｌ、ｗ２とすると、これ
らは次のような関係に設定される。
３は、ホットキャリア耐性向上のための低Ｓ度不Ｉｔ！
！物領域１２５，１３５を備えるが、これらの水平方向
Ｘの幅Ｗが異なる。例えば、〜４０’５ＦＥＴ１．２を
耐ホツトキャリア用のＭＯＳ Ｆ Ｅ Ｔとし、ＭＯＳ
、ＦＥＴ１３を高ブレイクダウン用のＭＯＳＦＥＴとし
、両者のＩＩＡｗをそれぞれｗｌ、ｗ２とすると、これ
らは次のような関係に設定される。
ｗｌ ＜ｗ２
一実施例の半導体装置は上述したような構成をもつもの
であるが、ここで、上記ＭＯＳＦＥＴ１２．１３の製造
プロセスを第２図乃至第４図を参照しながら説明する。
であるが、ここで、上記ＭＯＳＦＥＴ１２．１３の製造
プロセスを第２図乃至第４図を参照しながら説明する。
なお、以下の説明では、ＭＯＳＦＥＴ１３を代表として
説明する。
説明する。
この製造プロセスでは、まず、第２図に示すように、Ｎ
型のシリコン基板１０の表面領域にＰウェルａｍｉｉが
形成される。次に、シリコン基板表面に酸化法により素
子領域分離用のフィールド絶縁［１１４が形成される。
型のシリコン基板１０の表面領域にＰウェルａｍｉｉが
形成される。次に、シリコン基板表面に酸化法により素
子領域分離用のフィールド絶縁［１１４が形成される。
これにより形成される素子領域１５は、フィールド絶縁
膜１４により互いに分離され、かつ絶縁されている。
膜１４により互いに分離され、かつ絶縁されている。
次に、第３図に示すように、この素子領１１５上に、ゲ
ート絶縁膜１２３を成す熱酸化膜が２００人程度成長さ
せられる。次に、このゲート絶縁膜１２３上に多結晶シ
リコンがＣＶＤ法（化学的、気相成長法）により堆積さ
せられる。次に、リン拡散等によりこのタタ結晶シリコ
ンの比抵抗が下げられる。その後、通常の写真食刻法に
よりパターニングされ、ゲート電、極１２４が形成され
る。
ート絶縁膜１２３を成す熱酸化膜が２００人程度成長さ
せられる。次に、このゲート絶縁膜１２３上に多結晶シ
リコンがＣＶＤ法（化学的、気相成長法）により堆積さ
せられる。次に、リン拡散等によりこのタタ結晶シリコ
ンの比抵抗が下げられる。その後、通常の写真食刻法に
よりパターニングされ、ゲート電、極１２４が形成され
る。
次に、第４図に示すように、ゲート電極１２４とフィー
ルド絶縁膜１４がマスクされ、低濃度不純物領域１２５
を形成するためのイオン注入がなされる。この注入処理
は、例えば、リンイオンを６０ｋｅＶで１ Ｘ １０ａ
ｎ’ 注入することによってなされる。
ルド絶縁膜１４がマスクされ、低濃度不純物領域１２５
を形成するためのイオン注入がなされる。この注入処理
は、例えば、リンイオンを６０ｋｅＶで１ Ｘ １０ａ
ｎ’ 注入することによってなされる。
次に、第５図に示すように、高濃度不純物領域であるソ
ース電ｆｆ１１２１、ドレイン電極１２２の形成がなさ
れる。すなわち、まず、低８ｆＩ度不純物領域１２５を
マスクするように、その幅Ｗ１に応じてレジストが施さ
れる。このようにレジストの形成が済んだら、ひ素が例
えば５０ＫｅＶで５Ｘ１０ｃｍ’ 注入される。これ
により、ドレイン電極１２３とソース電極１１２が形成
される。
ース電ｆｆ１１２１、ドレイン電極１２２の形成がなさ
れる。すなわち、まず、低８ｆＩ度不純物領域１２５を
マスクするように、その幅Ｗ１に応じてレジストが施さ
れる。このようにレジストの形成が済んだら、ひ素が例
えば５０ＫｅＶで５Ｘ１０ｃｍ’ 注入される。これ
により、ドレイン電極１２３とソース電極１１２が形成
される。
この後、配＄１１８との層間膜１６が形成される。
すなわち、まず、Ｐウェル領域１１上にｃｖｏｓ、ＢＰ
ＳＧＩＩＩ、並びに平坦化のためのＰＳＧＩＩ！が順次
堆積される。次に、平坦化のためにｐｏｃ＋３雰囲気中
でアニールがなされる。その後、ＰＳＧ膜が全面剥離さ
れる。これにより、層間膜１６が形成される。次に、コ
ンタクトホール１７を形成するためのパターニングがな
され、それに沿ってエツチングを行なうことにより、コ
ンタクトホール１７が形成される。Ｒ後に、アルミニュ
ームをスパッタすることにより、ドレイン電極１２２等
に接続された配線１８が形成される。
ＳＧＩＩＩ、並びに平坦化のためのＰＳＧＩＩ！が順次
堆積される。次に、平坦化のためにｐｏｃ＋３雰囲気中
でアニールがなされる。その後、ＰＳＧ膜が全面剥離さ
れる。これにより、層間膜１６が形成される。次に、コ
ンタクトホール１７を形成するためのパターニングがな
され、それに沿ってエツチングを行なうことにより、コ
ンタクトホール１７が形成される。Ｒ後に、アルミニュ
ームをスパッタすることにより、ドレイン電極１２２等
に接続された配線１８が形成される。
以上説明したように第２図乃至第５図に示すＭ ＯＳ
Ｆ Ｅ Ｔの製造プロセスでは、低濃度不純物層１２５
の幅Ｗ１をレジストのマスク幅によって設定している。
Ｆ Ｅ Ｔの製造プロセスでは、低濃度不純物層１２５
の幅Ｗ１をレジストのマスク幅によって設定している。
したがって、この実施例では、幅Ｗを自由に設定するこ
とができる。
とができる。
これに対し、従来は、エッチバック法により低濃度不純
物領域の幅Ｗを設定していたため、上記の如く、幅Ｗを
自由に変えることができなかった。
物領域の幅Ｗを設定していたため、上記の如く、幅Ｗを
自由に変えることができなかった。
また、レジストによるマスキングによって低濃度不純物
を形成する方法によれば、ドレイン電極側にのみ低濃度
不純物領域を設けることができる。
を形成する方法によれば、ドレイン電極側にのみ低濃度
不純物領域を設けることができる。
これに対し、エッチバック法の場合、低濃度不純物層は
、ドレイン電極側のみならず、ソース電極側にもできる
。ここで、耐ホツトキャリア機能を発揮するのは、主に
ドレイン電極側の低１１度不純物ｆＩＡ域であり、ソー
ス側の低濃度不純物領域はほとんど関与しない。したが
って、このソース側の低濃度不ＩＩＩ！物領域はなくて
もよい。むしろ、これが存在すると、チャンネル抵抗が
上昇し、ドレイン電流の減少を沼いてＭ ＯＳ Ｆ Ｅ
Ｔの性能低下をもたらすから、積極的に除去すべきで
ある。したがって、このトレイン電流の点からみても、
レジストのマスキングによって低濃度不純物領域を形成
する方がエッチバック法により形成するよりもよい。
、ドレイン電極側のみならず、ソース電極側にもできる
。ここで、耐ホツトキャリア機能を発揮するのは、主に
ドレイン電極側の低１１度不純物ｆＩＡ域であり、ソー
ス側の低濃度不純物領域はほとんど関与しない。したが
って、このソース側の低濃度不ＩＩＩ！物領域はなくて
もよい。むしろ、これが存在すると、チャンネル抵抗が
上昇し、ドレイン電流の減少を沼いてＭ ＯＳ Ｆ Ｅ
Ｔの性能低下をもたらすから、積極的に除去すべきで
ある。したがって、このトレイン電流の点からみても、
レジストのマスキングによって低濃度不純物領域を形成
する方がエッチバック法により形成するよりもよい。
以上述べたようにこの発明は、要求される特性に応じて
ＭＯＳ Ｆ Ｅ Ｔの低１度領域の幅を変えるようにし
たものである。
ＭＯＳ Ｆ Ｅ Ｔの低１度領域の幅を変えるようにし
たものである。
したがって、この実施例によ札ば、チップ上に於いて、
特性が犠牲にされるようなＭＯＳＦＥＴが存在する口と
がなく、全ての〜１０８ Ｆ Ｅ Ｔについて所望の特
性が設定された半導体装置の提供が可能となる。
特性が犠牲にされるようなＭＯＳＦＥＴが存在する口と
がなく、全ての〜１０８ Ｆ Ｅ Ｔについて所望の特
性が設定された半導体装置の提供が可能となる。
なお、先の実施例では、ドレイン電極側にだけ、低濃度
不順動領域を設ける場合を説明したが、この発明は、こ
のトレイン電極側の低濃度不順動領域の幅が要求される
特性に応じて設定されていることを特徴とするものであ
り、ソース電極側の低濃度不純物領域の有無は問わない
ことは勿論である。
不順動領域を設ける場合を説明したが、この発明は、こ
のトレイン電極側の低濃度不順動領域の幅が要求される
特性に応じて設定されていることを特徴とするものであ
り、ソース電極側の低濃度不純物領域の有無は問わない
ことは勿論である。
［発明の効果１
以上述べたようにこの発明によれば、いずれのＭＯＳ
Ｆ Ｅ Ｔの特性も犠牲にせずに済むように構成された
半導体装置を提供することができる。
Ｆ Ｅ Ｔの特性も犠牲にせずに済むように構成された
半導体装置を提供することができる。
第１図はこの発明の一実施例の半導体装置の構成を示す
断面図、第２図乃至第５図は第１図の半導体装置の製造
プロセスの一例を示す断面図である。 １０・・・シリコン基板、１１・・・Ｐウェル領域、１
２．１３・・・ＭＯＳＦＥＴ、１２１，１３１・・・ソ
−スミ極、１２２，１３２・・・ドレイン電極、１２３
．１３３・・・ゲート絶縁膜、１２４．１３４・・・ゲ
ート電極、１２５．１３５・・・低濃度不純物領域。
断面図、第２図乃至第５図は第１図の半導体装置の製造
プロセスの一例を示す断面図である。 １０・・・シリコン基板、１１・・・Ｐウェル領域、１
２．１３・・・ＭＯＳＦＥＴ、１２１，１３１・・・ソ
−スミ極、１２２，１３２・・・ドレイン電極、１２３
．１３３・・・ゲート絶縁膜、１２４．１３４・・・ゲ
ート電極、１２５．１３５・・・低濃度不純物領域。
Claims (1)
- ドレイン電極よりは不純物濃度の低い低濃度不純物領域
をゲート電極とドレイン電極との間の半導体基体表面領
域に有するＭＯＳ電界効果トランジスタを同一チップ上
に複数備え、各ＭＯＳ電界効果トランジスタの上記低濃
度不純物領域の半導体基体面に平行な方向の幅が各ＭＯ
Ｓ電界効果トランジスタに要求される特性に応じて設定
されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307677A JPS63161660A (ja) | 1986-12-25 | 1986-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307677A JPS63161660A (ja) | 1986-12-25 | 1986-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161660A true JPS63161660A (ja) | 1988-07-05 |
Family
ID=17971910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307677A Pending JPS63161660A (ja) | 1986-12-25 | 1986-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161660A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218153A (ja) * | 1989-02-17 | 1990-08-30 | Matsushita Electron Corp | 抵抗とｍｉｓ型トランジスタ |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US6124610A (en) * | 1998-06-26 | 2000-09-26 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
-
1986
- 1986-12-25 JP JP61307677A patent/JPS63161660A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6316302B1 (en) | 1998-06-26 | 2001-11-13 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
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