JP2004274031A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】本発明はＤＲＡＭに備えられるトランジスタのチャネルインプラント工程を誤整列なしで自己整列的に実施してリフラッシュ特性を向上させることができる半導体素子の製造方法に関するものである。
【解決手段】半導体基板５１上部に活性領域６７、６９を規制する素子分離膜５９を形成する工程において、突出した素子分離膜５９をマスクとして自己整列的な傾斜イオン注入工程を利用したチャネルインプラント工程を遂行することにより、素子分離膜５９に隣接した活性領域６９の不純物濃度を前記素子分離膜５９に隣接した活性領域６９の間の活性領域６７の不純物濃度より低くでき、チャネルインプラントマスクの誤整列による素子特性の劣化を防止できる。
【選択図】図８

Description

本発明は、半導体素子の製造方法に関するもので、特にＤＲＡＭに備えられるトランジスタのチャネルインプラント工程を、誤整列なしに自己整列的に実施して前記ＤＲＡＭのリフラッシュ特性を向上させる半導体素子の製造方法に関するものである。
従来のＤＲＡＭ製造方法では、セルトランジスタのパンチスルー(punch through) 特性とデータ遅延(data retention) 特性を最適化させるために、セルトランジスタチャネルインプラントマスクを使ってビットラインコンタクト領域とセルトランジスタのチャネル領域にのみインプラントを施した。
図１２〜図１６は、従来技術による半導体素子の製造方法を示す断面図であって、チャネルインプラント工程を図示したものである。
図１２に示すように、シリコンに形成される半導体基板１１上部にパッド酸化膜１３を形成し、その上部にパッド窒化膜１５を積層する。
素子分離マスク(図示省略)を利用した写真エッチング工程でパッド窒化膜１５、パッド酸化膜１３及び所定の厚さの半導体基板１１をエッチングしてトレンチ１７を形成する。
図１３に示すように、トレンチ１７を埋め込む素子分離膜１９を形成する。 素子分離膜１９は全体表面上部にトレンチ１７を埋め込む素子分離用酸化膜（図示省略）を形成した後、前記酸化膜を平坦化エッチング及び湿式エッチングして形成したものである。
図１４に示すように、パッド窒化膜15を除去する。この時、パッド窒化膜１５の除去工程は燐酸溶液を使って実施する。この時、素子分離膜１９の上部が所定の厚さでエッチングされる。
Nウェルマスク（図示省略）を利用したインプラント工程で深いNウェル２１を形成した後、Ｐウェルマスク(図示省略)を利用したインプラント工程で深いNウェル２１上の半導体基板１１にＰウェル２３を形成する。
図１５に示すように、パッド酸化膜１３を除去し、露出した半導体基板１１の表面にバッファ酸化膜である第２酸化膜２５を形成する。次に、半導体基板１１上部に感光膜パターン２９を形成する。感光膜パターン２９はチャネルインプラントマスク（図示省略）を利用した露光及び現象工程を利用してビットラインコンタクト領域であるA領域とチャネル領域であるＢ領域を露出させるように形成する。 ビットラインコンタクト領域 Aの両側にチャネル領域であるＢ領域が位置し、各領域は工程の最小線幅である１Ｆのサイズを持つ。
また、チャネル領域であるＢ領域の両側に１Ｆのサイズを持つ格納電極コンタクト領域であるＣ領域が位置している。即ち、素子分離膜１９の間の活性領域はＡ領域が中央に位置し、その両側にＢ領域とＣ領域が順次それぞれ１Ｆのサイズで形成される。
ここで、図１５に点線で示すように、感光膜パターン２９が誤整列される場合には、誤整列された感光膜パターン２９をマスクとしてイオン注入工程を実施すると、A、B及びＣ領域の不純物濃度は予定された濃度と異なるようになる。このような差は素子の特性を劣化させる。
例えば、一部だけ露出するチャネル領域は、予定より少ない量の不純物が注入されてしきい電圧(Vｔ)が減少し、これはショートチャネル効果を発生させる。また、格納電極コンタクト領域に不純物が注入されれば不純物が注入されない反対側の格納電極コンタクト領域より高い不純物濃度を持つようになり電場が増加し、これは接合漏洩電流を増加させてデータ遅延特性を悪化させる。
図１６に示すように、感光膜パターン２９を除去し酸化膜２５を除去する。
半導体基板１１表面にゲート酸化膜３１を形成し、その上部にゲート電極用ポリシリコン膜３３、ＷＮ障壁層３５、ゲート電極用W層３７及びハードマスク層３９からなる制御積層構造を形成する。
次に、ゲート電極マスク（図示省略）を利用した写真エッチング工程で前記積層構造をエッチングしてゲート電極を形成する。
前記したように、従来技術による半導体素子の製造方法は、チャネルインプラント工程時にマスクの誤整列によって発生する活性領域の不純物濃度変化によってショートチャネル効果が発生し、遅延特性が悪化して素子の特性及び信頼性が低下するという問題点がある。
本発明は、前記した従来技術の問題点を解決するために、突出素子分離膜をマスクとして自己整列的な傾斜イオン注入工程を利用したチャネルインプラント工程を遂行し、素子分離膜に隣接した活性領域の不純物濃度を前記素子分離膜に隣接した活性領域間の活性領域の不純物濃度より低くすることでマスクの誤整列による素子特性の劣化を防止する半導体素子製造方法を提供することをその目的とする。
以上の目的を果たすため、請求項１記載の発明に係る半導体素子の製造方法は、半導体基板上部に活性領域を規制する素子分離膜を形成するにあたって、
前記素子分離膜は前記活性領域上部に突出するように形成する工程と、前記活性領域上部にバッファ酸化膜を形成する工程と、前記素子分離膜をマスクとして傾斜イオン注入工程を二つの方向に実施して前記活性領域に不純物を注入するが、前記素子分離膜に隣接した活性領域部分の不純物濃度が、前記素子分離膜に隣接した活性領域間の活性領域部分の不純物濃度の半分になるように実施する段階と、
前記バッファ酸化膜を除去する工程と、
ゲート電極マスクを利用した写真エッチング工程で活性領域上部にゲート酸化膜及びゲート電極の積層構造を形成する工程と、
を含むことを特徴とする。
請求項２記載の発明は、請求項１に記載の半導体素子の製造方法において、前記素子分離膜は、前記活性領域上部に３０〜２００ｎｍ突出することを特徴とする。
請求項３記載の発明は、請求項１に記載の半導体素子の製造方法において、前記素子分離膜を形成する工程は、
(ａ) 前記半導体基板上部にパッド酸化膜とパッド窒化膜を順次形成する工程と、
(ｂ) 前記パッド窒化膜、パッド酸化膜及び所定の厚さの半導体基板をエッチングしてトレンチを形成する工程と、
(ｃ) 前記トレンチを埋め込む平坦化した素子分離膜を形成する工程と、
(ｄ) 前記パッド窒化膜及びパッド酸化膜を除去する工程と
を含むことを特徴とする。
請求項４記載の発明は、請求項３に記載の半導体素子の製造方法において、前記パッド酸化膜の厚さは３〜２０ｎｍであることを特徴とする。
請求項５記載の発明は、請求項３に記載の半導体素子の製造方法において、前記パッド窒化膜の厚さは３０〜２００ｎｍであることを特徴とする。
請求項６記載の発明は、請求項３に記載の半導体素子の製造方法において、前記トレンチの深さは１００〜４００ｎｍであることを特徴とする。
請求項７記載の発明は、請求項３に記載の半導体素子の製造方法において、前記 (ｄ) 工程は、湿式エッチング工程を含むことを特徴とする。
請求項８記載の発明は、請求項３に記載の半導体素子の製造方法において、前記素子分離膜を形成する工程は、(ｄ) 工程を遂行する前にNウェルマスクを利用したインプラント工程で前記半導体基板にNウェルを形成する工程と、
Ｐウェルマスクを利用したインプラント工程で前記Nウェル内にＰウェルを形成する工程と、
を更に含むことを特徴とする。
請求項９記載の発明は、請求項８に記載の半導体素子の製造方法において、前記Nウェルを形成する工程は、５００ＫｅＶ〜４ＭｅＶのエネルギーでN型不純物をイオン注入することを特徴とする。
請求項１０記載の発明は、請求項８に記載の半導体素子の製造方法において、前記Ｐウェルを形成する工程は、５ＫｅＶ〜４ＭｅＶのエネルギーで P型不純物を１回以上イオン注入することを特徴とする。
請求項１１記載の発明は、請求項１に記載の半導体素子の製造方法前記バッファ酸化膜の厚さは３〜２０ｎｍであることを特徴とする。
請求項１２記載の発明は、請求項１に記載の半導体素子の製造方法において、前記バッファ酸化膜を除去する段階は、前記バッファ酸化膜を除去する前に
(ａ) 全体表面上部に窒化膜を所定の厚さで形成する工程と、
(ｂ) 前記窒化膜上部に犠牲酸化膜を形成する工程と、
(ｃ) 前記犠牲酸化膜を平坦化エッチングして前記素子分離膜上部の窒化膜を露出させる工程と、
(ｄ) 前記犠牲酸化膜及び露出した窒化膜を除去する工程と、
を更に含むことを特徴とする。
請求項１３記載の発明は、請求項１２に記載の半導体素子の製造方法において前記窒化膜の厚さは３〜１００ｎｍであることを特徴とする。
請求項１４記載の発明は、請求項１２に記載の半導体素子の製造方法において、前記犠牲酸化膜の厚さは５０〜５００ｎｍであることを特徴とする。
請求項１５記載の発明は、請求項１に記載の半導体素子の製造方法において、前記傾斜イオン注入工程は、前記素子分離膜の垂直な側壁と５〜８０゜の傾斜角、５〜１００ＫｅＶのエネルギー及び１．０ｅ１２〜１．０ｅ１４/ｃｍ2のドーズ量で実施することを特徴
とする。
請求項１６記載の発明は、請求項１に記載の半導体素子の製造方法において、ゲート酸化膜及びゲート電極の積層構造を形成する工程は、
前記活性領域上部に酸化膜を形成する工程と、
全体表面上部にゲート電極用ポリシリコン層、ゲート電極用障壁層、ゲート電極用金属層及びハードマスク層の積層構造を形成する工程、
前記積層構造及び前記酸化膜をパターニングしてゲート酸化膜及びゲート電極を形成する工程と、
を含むことを特徴とする。
請求項１７記載の発明は、請求項１に記載の半導体素子の製造方法において、ゲート酸化膜及びゲート電極の積層構造を形成する工程は、
前記活性領域上部に酸化膜を形成する工程と、
全体表面上部にゲート電極用ポリシリコン層を形成する工程と、
前記ゲート電極用ポリシリコン層を平坦化エッチングして前記素子分離膜を露出させる工程と、
全体表面上部にゲート電極用障壁層、ゲート電極用金属層及びハードマスク層の積層構造を形成する工程と
前記積層構造、ゲート電極用ポリシリコン層及び酸化膜をパターニングしてゲート酸化膜及びゲート電極を形成する工程と、
を含むことを特徴とする。
請求項１８記載の発明は、請求項１７に記載の半導体素子の製造方法において、前記ゲート電極用ポリシリコン膜の厚さは１００〜４００ｎｍであることを特徴とする。
本発明による半導体素子の製造方法によると、突出した素子分離膜をマスクとして自己整列的な傾斜イオン注入工程を利用したチャネルインプラント工程を遂行し、素子分離膜に隣接した活性領域の不純物濃度を前記素子分離膜に隣接した活性領域の間の活性領域の不純物濃度より低くでき、チャネルインプラントマスクの誤整列による素子特性の劣化を防止できる効果がある。
以下、添付された図面を参照して本発明を詳しく説明する。
図１〜図８は、本発明の第1 実施例による半導体素子の製造方法を示した断面図である。
図１に示すように、シリコンウェーハのような半導体基板５１上にパッド酸化膜であるパッド酸化膜５３を、望ましくは３〜２０ｎｍの厚さで形成する。
次にパッド酸化膜５３上部にパッド窒化膜であるパッド窒化膜５５を、望ましくは３０〜２００ｎｍの厚さで形成する。
素子分離マスク（図示省略）を利用した写真エッチング工程でパッド窒化膜５５、パッド酸化膜５３及び所定の厚さの半導体基板５１をエッチングしてトレンチ５７を、望ましくは１００〜４００ｎｍの深さで形成する。
図２に示すように、トレンチ５７を埋め込む素子分離膜５９を形成する。素子分離膜５９は全体表面上部にトレンチ５７を埋め込む素子分離用酸化膜（図示省略）を形成した後、前記酸化膜を平坦化エッチングして形成したものである。 次に、Nウェルマスク（図示省略）を利用したインプラント工程で深いNウェル６１を形成し、Ｐウェルマスク（図示省略）を利用したインプラント工程で深いNウェル６１上の半導体基板５１にＰウェル６３を形成する。 また、半導体基板５１の不純物タイプによって深いＰウェルとNウェルで代わりに形成することもできる。
深いNウェル６１は５００ＫｅＶ〜４ＭｅＶのエネルギーでＮ型不純物をイオン注入して形成することが望ましく、Ｐウェル６３は５ＫｅＶ〜４ＭｅＶのエネルギーでＰ型不純物をイオン注入するが、数回に分けて形成することが望ましい。
図３及び図４に示すように、パッド窒化膜５５及びパッド酸化膜５３を望ましくは湿式エッチング工程を利用して除去する。パッド窒化膜５５及びパッド酸化膜５３が除去されれば素子分離膜５９と半導体基板５１の間には３０ 〜２００ｎｍの段差が発生する。
素子分離膜５９の間の活性領域はビットラインコンタクト領域Ｘ、チャネル領域Ｙ及び格納電極コンタクト領域Zを含む。 ビットラインコンタクト領域 Xの両側にチャネル領域 Yが位置し、チャネル領域Ｙの両側に格納電極コンタクト領域Zが位置している。
次に、半導体基板５１の活性領域上部にバッファ酸化膜６５を望ましくは３〜２０ｎｍの厚さで形成する。
その後、素子分離膜５９をマスクとして前記活性領域に自己整列的な傾斜イオン注入工程を用いたチャネルインプラント工程を実施する。
前記チャネルインプラント工程には、θのチルト角を持つ傾斜イオン注入工程であって、二つの方向で実施する。即ち、図３の点線で表示された矢印方向に傾斜イオン注入する場合、左側の素子分離膜に隣接した活性領域Ｚにはシャドー効果によって左側の素子分離膜５９がマスクとして機能して不純物が注入されず、右側の素子分離膜に隣接した活性領域Ｚと活性領域Ｘ及びＹにだけ不純物が注入される。実線で表示された矢印と共に傾斜イオン注入する場合、右側の素子分離膜に隣接した活性領域Ｚにはシャドー効果によって右側の素子分離膜５９がマスクとして機能して不純物が注入されず、左側の素子分離膜に隣接した活性領域Ｚと活性領域Ｘ及びＹにだけ不純物が注入される。従って、傾斜イオン注入工程を二つの方向で実施すれば、素子分離膜５９に隣接した活性領域Ｚには不純物が1回だけ注入されて残り、活性領域Ｘ及びＹには２回注入される。その結果として、活性領域Ｘ及びＹの不純物の濃度は活性領域Ｚの不純物の濃度の２倍となる。
前記傾斜イオン注入工程は、チルト角θを５〜８０゜にして,５〜 １００ＫｅＶのエネルギー及び 1．０e１２〜1．０e１４/ｃｍ2のドーズ量で実施することが望ましい。
図４は図３の断面と垂直した方向の切断面を示す断面図である。
チルト角を調節して断軸方向では不純物が注入されないようにできる。
図５に示すように、全体表面上部に窒化膜７１を望ましくは３〜１００ｎｍの厚さで形成する。次に、窒化膜７１上部に犠牲酸化膜７３を望ましくは５０〜５００ｎｍの厚さで形成する。犠牲酸化膜７３は素子分離膜５９とのエッチング選択比が１．１〜２．０倍程度の高い酸化膜で形成することが望ましい。
図６に示すように、犠牲酸化膜７３を素子分離膜５９上部の窒化膜７１が露出するまでＣＭＰを利用して平坦化エッチングする。次に、素子分離膜５９ 上部の窒化膜７１を望ましくは湿式エッチング工程で除去する。
図７に示すように、犠牲酸化膜７３を望ましくは湿式エッチング工程を利用して除去する。犠牲酸化膜７３の除去工程で素子分離膜５９が所定の厚さでエッチングされて半導体基板５１との段差が減少する。
図８に示すように、窒化膜７１及びバッファ酸化膜６５を順次除去して半導体基板１１の表面にゲート酸化膜７４を形成する。次に、全体表面上部にゲート電極用ポリシリコン膜７５、ゲート電極用障壁層７７、ゲート電極用金属層７９及びハードマスク層８１からなる積層構造を形成する。ゲート酸化膜７４は３〜１０ｎｍ、ゲート電極用ポリシリコン膜７５は３０〜 ４００ｎｍ、ゲート電極用障壁層７７は３〜１０ｎｍ、ゲート電極用金属層７９は３０〜１５０ｎｍ、ハードマスク層８１は１００〜５００ｎｍの厚さで形成することが望ましい。ゲート電極用金属層７９は W、ＴｉＳｉｘ、ＷＳｉｘ、ＴｉＮ及びＭｏＳｉｘのような高融点金属膜の中から選択されたいずれか一つで形成することが望ましく、ゲート電極用障壁層７７はＷN、ＴｉＮ、ＷＳｉＮ、ＴｉＳｉＮまたはＷＳｉｘの中から選択されたいずれか一つで形成することが望ましい。ゲート電極用障壁層７７及びゲート電極用金属層７９の積層構造の代わりにＷＳｉｘ膜を使うこともできる。
後続工程で、ゲート電極マスク（図示省略）を利用した写真エッチング工程で前記積層構造をエッチングしてゲート電極を形成する。
前記第1実施例による半導体素子の製造方法によると、突出した素子分離膜をマスクとして自己整列的な傾斜イオン注入工程を利用したチャネルインプラント工程を遂行し、素子分離膜に隣接した活性領域の不純物濃度を前記素子分離膜に隣接した活性領域の間の活性領域の不純物濃度より低くでき、チャネルインプラントマスクの誤整列による素子特性の劣化を防止できる効果がある。
図９〜図１１は、本発明の第２実施例による半導体素子の製造方法を図示した断面図である。
先に図１〜図２及び図３に図示した工程を進行する。次に、図９に図示したように、バッファ酸化膜６５を除去して半導体基板５１の活性領域上部にゲート酸化膜８９を形成する。また、素子分離膜５９の間の活性領域を完全に埋め込むゲート電極用ポリシリコン膜９１を全体表面上部に形成する。ゲート電極用ポリシリコン膜９１は素子分離膜５９より１００〜４００ｎｍ程度厚く形成する。
図１０に示すように、ＣＭＰ方法を利用して素子分離膜５９が露出するように前記ゲート電極用ポリシリコン膜９１を平坦化エッチングする。
図１１に示すように、全体表面上部にゲート電極用障壁層９３、ゲート電極用金属層９５及びハードマスク層９７を積層する。
後続工程で、ゲート電極マスク（図示省略）を利用した写真エッチング工程で前記積層構造をエッチングしてゲート電極を形成する。
前記第２実施形態による半導体素子の製造方法によっても、前記第1実施形態と同様に、素子分離膜に隣接した活性領域の不純物濃度を前記素子分離膜に隣接した活性領域の間の活性領域の不純物濃度より低くでき、チャネルインプラントマスクの誤整列による素子特性の劣化を防止できる効果がある。
本発明に係る半導体素子の製造方法の第１実施形態で、パッド酸化膜、パッド窒化膜及びトレンチ形成工程を示す断面図である。 本発明に係る半導体素子の製造方法の第１実施形態で、素子分離酸化膜、Ｐウェル及びＮウェル形成工程を示す断面図である。 本発明に係る半導体素子の製造方法の第１実施形態で、傾斜イオン注入工程を示す断面図である。 本発明に係る半導体素子の製造方法の第１実施形態で、図８の断面と垂直した方向の切断面を示す断面図である。 本発明に係る半導体素子の製造方法の第１実施形態で、窒化膜及び犠牲酸化膜形成工程を示す断面図である。 本発明に係る半導体素子の製造方法の第１実施形態で、犠牲酸化膜、及び素子分離酸化膜上部の窒化膜をエッチングにより除去する工程を示す断面図である。 本発明に係る半導体素子の製造方法の第１実施形態で、湿式エッチングによる犠牲酸化膜除去工程を示す断面図である。 本発明に係る半導体素子の製造方法の第１実施形態で、ゲート電極形成工程を示す断面図である。 本発明に係る半導体素子の製造方法の第２実施形態で、ゲート酸化膜、及びゲート電極用ポリシリコン膜形成過程を示す断面図である。 本発明に係る半導体素子の製造方法の第２実施形態で、ゲート電極用ポリシリコン膜の平坦化エッチング工程を示す断面図である。 本発明に係る半導体素子の製造方法の第２実施形態で、ゲート電極用障壁層、ゲート電極用金属層、及びハードマスク層の形成工程を示す断面図である。 従来技術による半導体素子製造方法における、パッド酸化膜、パッド窒化膜及びトレンチ形成工程を示す断面図である。 従来技術による半導体素子の製造方法における、素子分離酸化膜形成工程を示す断面図である。 従来技術による半導体素子の製造方法における、パッド窒化膜除去工程を示す断面図である。 従来技術による半導体素子の製造方法における、感光膜パターン形成工程、及び活性領域内へのイオン注入工程を示す断面図である。 従来技術による半導体素子の製造方法における、ゲート電極形成工程を示す断面図である。
符号の説明
５１ 半導体基板
５３ パッド酸化膜
５５ パッド窒化膜
５７ トレンチ
５９ 素子分離膜
６１ Nウェル
６３ Ｐウェル
６５ バッファ酸化膜
６７、６９ 活性領域
７１ 窒化膜
７３ 犠牲酸化膜
７４、８９ ゲート酸化膜
７５、９１ ゲート電極用ポリシリコン層
７７、９３ ゲート電極用障壁層
７９、９５ ゲート電極用金属層
８１、９７ ハードマスク層

Claims (18)

  1. 半導体基板上部に活性領域を規制する素子分離膜を形成するにあたって、
    前記素子分離膜は前記活性領域上部に突出するように形成する工程と、
    前記活性領域上部にバッファ酸化膜を形成する工程と、
    前記素子分離膜をマスクとして傾斜イオン注入工程を二つの方向に実施して前記活性領域に不純物を注入するが、前記素子分離膜に隣接した活性領域部分の不純物濃度が、前記素子分離膜に隣接した活性領域間の活性領域部分の不純物濃度の半分になるように実施する工程と、
    前記バッファ酸化膜を除去する工程と、
    ゲート電極マスクを利用した写真エッチング工程で活性領域上部にゲート酸化膜及びゲート電極の積層構造を形成する工程と、
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記素子分離膜は、前記活性領域上部に３０〜２００ｎｍ突出することを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記素子分離膜を形成する段階は、
    (ａ) 前記半導体基板上部にパッド酸化膜とパッド窒化膜を順次に形成する工程と、
    (ｂ) 前記パッド窒化膜、パッド酸化膜及び所定の厚さの半導体基板をエッチングしてトレンチを形成する工程と、
    (ｃ) 前記トレンチを埋め込む平坦化した素子分離膜を形成する工程と、
    (ｄ) 前記パッド窒化膜及びパッド酸化膜を除去する工程と、
    を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記パッド酸化膜の厚さは３〜２０ｎｍであることを特徴とする請求項３に記載の半導体素子製造方法。
  5. 前記パッド窒化膜の厚さは３０〜２００ｎｍであることを特徴とする請求項３に記載の半導体素子の製造方法。
  6. 前記トレンチの深さは１００〜４００ｎｍであることを特徴とする請求項３に記載の半導体素子の製造方法。
  7. 前記 (ｄ) 段階は、湿式エッチング工程を含むことを特徴とする請求項３に記載の半導体素子の製造方法。
  8. 前記素子分離膜を形成する工程は、(ｄ) 段階を遂行する前にNウェルマスクを利用したインプラント工程で前記半導体基板にNウェルを形成する工程と、
    Ｐウェルマスクを利用したインプラント工程で前記Nウェル内にＰウェルを形成する工程と
    を更に含むことを特徴とする請求項３に記載の半導体素子の製造方法。
  9. 前記Nウェルを形成する工程は、５００ＫｅＶ〜４ＭｅＶのエネルギーでN型不純物をイオン注入することを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記Ｐウェルを形成する工程は、５ＫｅＶ〜４ＭｅＶのエネルギーで P型不純物を１回以上イオン注入することを特徴とする請求項８に記載の半導体素子の製造方法。
  11. 前記バッファ酸化膜の厚さは３〜２０ｎｍであることを特徴とする請求項１に記載の半導体素子の製造方法。
  12. 前記バッファ酸化膜を除去する工程は、前記バッファ酸化膜を除去する前に
    (ａ) 全体表面上部に窒化膜を所定の厚さで形成する工程と、
    (ｂ) 前記窒化膜上部に犠牲酸化膜を形成する工程と、
    (ｃ) 前記犠牲酸化膜を平坦化エッチングして前記素子分離膜上部の窒化膜を露出させる工程と、
    (ｄ) 前記犠牲酸化膜及び露出した窒化膜を除去する工程と、
    を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  13. 前記窒化膜の厚さは３〜１００ｎｍであることを特徴とする請求項１２に記載の半導体素子の製造方法。
  14. 前記犠牲酸化膜の厚さは５０〜５００ｎｍであることを特徴とする請求項１２に記載の半導体素子の製造方法。
  15. 前記傾斜イオン注入工程は、前記素子分離膜の垂直な側壁と５〜８０゜の傾斜角、５〜１００ＫｅＶのエネルギー及び１．０ｅ１２〜１．０ｅ１４/ｃｍ2のドーズ量で実施する
    ことを特徴とする請求項１に記載の半導体素子の製造方法。
  16. ゲート酸化膜及びゲート電極の積層構造を形成する工程は、
    前記活性領域上部に酸化膜を形成する工程と、
    全体表面上部にゲート電極用ポリシリコン層、ゲート電極用障壁層、ゲート電極用金属層及びハードマスク層の積層構造を形成する工程と、
    前記積層構造及び前記酸化膜をパターニングしてゲート酸化膜及びゲート電極を形成する工程と、
    を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  17. ゲート酸化膜及びゲート電極の積層構造を形成する工程は、
    前記活性領域上部に酸化膜を形成する工程と、
    全体表面上部にゲート電極用ポリシリコン層を形成する工程と、
    前記ゲート電極用ポリシリコン層を平坦化エッチングして前記素子分離膜を露出させる工程と、
    全体表面上部にゲート電極用障壁層、ゲート電極用金属層及びハードマスク層の積層構造を形成する工程と、
    前記積層構造、ゲート電極用ポリシリコン層及び酸化膜をパターニングしてゲート酸化膜及びゲート電極を形成する工程と、
    を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  18. 前記ゲート電極用ポリシリコン膜の厚さは１００〜４００ｎｍであることを特徴とする請求項１７に記載の半導体素子の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7674676B2 (en) * 2007-03-16 2010-03-09 Elpida Memory, Inc. Semiconductor device manufacturing method for forming diffused layers by impurity implantation using gate wiring layer mask

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546161B1 (ko) * 2004-07-13 2006-01-24 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 제조 방법
KR100729923B1 (ko) * 2005-03-31 2007-06-18 주식회사 하이닉스반도체 스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법
KR100800647B1 (ko) * 2006-08-29 2008-02-01 동부일렉트로닉스 주식회사 반도체 소자의 게이트 전극 형성 방법
CN102479718B (zh) * 2010-11-29 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种金属氧化物半导体场效应晶体管的制作方法
JP2015118973A (ja) * 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法及びその半導体装置
JP2015118972A (ja) * 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法
CN105470259B (zh) * 2014-09-12 2018-12-11 上海华虹宏力半导体制造有限公司 嵌入式闪存的结构及嵌入式闪存的制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04274370A (ja) * 1991-03-01 1992-09-30 Matsushita Electron Corp 半導体装置およびその製造方法と半導体集積回路
JPH098305A (ja) * 1995-06-21 1997-01-10 Commiss Energ Atom トランジスタを製造するための、軽くドープされた領域の間に置かれた高くドープされた領域を有する半導体の形成方法
JPH1187697A (ja) * 1997-09-01 1999-03-30 Toshiba Corp 半導体製造方法、半導体記憶装置の製造方法、および半導体装置
JPH11307627A (ja) * 1997-08-01 1999-11-05 Nippon Steel Corp 半導体装置及びその製造方法
JPH11330418A (ja) * 1998-03-12 1999-11-30 Fujitsu Ltd 半導体装置とその製造方法
JP2000031412A (ja) * 1998-07-10 2000-01-28 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2000269333A (ja) * 1999-03-18 2000-09-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2000357792A (ja) * 1999-06-15 2000-12-26 Nec Corp 半導体装置の製造方法
JP2002110827A (ja) * 2000-09-29 2002-04-12 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5571738A (en) 1992-09-21 1996-11-05 Advanced Micro Devices, Inc. Method of making poly LDD self-aligned channel transistors
JPH06151832A (ja) * 1992-11-13 1994-05-31 Yokogawa Electric Corp Ｍｏｓトランジスタの製造方法
KR960030440A (ko) * 1995-01-12 1996-08-17 모리시다 요이치 반도체 장치 및 그 제조방법
KR100239690B1 (ko) * 1996-04-30 2000-01-15 김영환 반도체 메모리 셀의 필드산화막 형성방법
US6849866B2 (en) 1996-10-16 2005-02-01 The University Of Connecticut High performance optoelectronic and electronic inversion channel quantum well devices suitable for monolithic integration
US5843820A (en) * 1997-09-29 1998-12-01 Vanguard International Semiconductor Corporation Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor
US6083795A (en) * 1998-02-09 2000-07-04 Taiwan Semiconductor Manufacturing Company Large angle channel threshold implant for improving reverse narrow width effect
US5858831A (en) * 1998-02-27 1999-01-12 Vanguard International Semiconductor Corporation Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip
US6087706A (en) 1998-04-07 2000-07-11 Advanced Micro Devices, Inc. Compact transistor structure with adjacent trench isolation and source/drain regions implanted vertically into trench walls
US6172402B1 (en) 1998-06-04 2001-01-09 Advanced Micro Devices Integrated circuit having transistors that include insulative punchthrough regions and method of formation
KR100511897B1 (ko) * 1999-06-24 2005-09-02 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성 방법
US6908810B2 (en) * 2001-08-08 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of preventing threshold voltage of MOS transistor from being decreased by shallow trench isolation formation

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04274370A (ja) * 1991-03-01 1992-09-30 Matsushita Electron Corp 半導体装置およびその製造方法と半導体集積回路
JPH098305A (ja) * 1995-06-21 1997-01-10 Commiss Energ Atom トランジスタを製造するための、軽くドープされた領域の間に置かれた高くドープされた領域を有する半導体の形成方法
JPH11307627A (ja) * 1997-08-01 1999-11-05 Nippon Steel Corp 半導体装置及びその製造方法
JPH1187697A (ja) * 1997-09-01 1999-03-30 Toshiba Corp 半導体製造方法、半導体記憶装置の製造方法、および半導体装置
JPH11330418A (ja) * 1998-03-12 1999-11-30 Fujitsu Ltd 半導体装置とその製造方法
JP2000031412A (ja) * 1998-07-10 2000-01-28 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2000269333A (ja) * 1999-03-18 2000-09-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2000357792A (ja) * 1999-06-15 2000-12-26 Nec Corp 半導体装置の製造方法
JP2002110827A (ja) * 2000-09-29 2002-04-12 Toshiba Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7674676B2 (en) * 2007-03-16 2010-03-09 Elpida Memory, Inc. Semiconductor device manufacturing method for forming diffused layers by impurity implantation using gate wiring layer mask

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Publication number Publication date
KR20040080235A (ko) 2004-09-18
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