JP2004274031A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】本発明はDRAMに備えられるトランジスタのチャネルインプラント工程を誤整列なしで自己整列的に実施してリフラッシュ特性を向上させることができる半導体素子の製造方法に関するものである。
【解決手段】半導体基板51上部に活性領域67、69を規制する素子分離膜59を形成する工程において、突出した素子分離膜59をマスクとして自己整列的な傾斜イオン注入工程を利用したチャネルインプラント工程を遂行することにより、素子分離膜59に隣接した活性領域69の不純物濃度を前記素子分離膜59に隣接した活性領域69の間の活性領域67の不純物濃度より低くでき、チャネルインプラントマスクの誤整列による素子特性の劣化を防止できる。
【選択図】図8

Description

本発明は、半導体素子の製造方法に関するもので、特にDRAMに備えられるトランジスタのチャネルインプラント工程を、誤整列なしに自己整列的に実施して前記DRAMのリフラッシュ特性を向上させる半導体素子の製造方法に関するものである。
従来のDRAM製造方法では、セルトランジスタのパンチスルー(punch through) 特性とデータ遅延(data retention) 特性を最適化させるために、セルトランジスタチャネルインプラントマスクを使ってビットラインコンタクト領域とセルトランジスタのチャネル領域にのみインプラントを施した。
図12〜図16は、従来技術による半導体素子の製造方法を示す断面図であって、チャネルインプラント工程を図示したものである。
図12に示すように、シリコンに形成される半導体基板11上部にパッド酸化膜13を形成し、その上部にパッド窒化膜15を積層する。
素子分離マスク(図示省略)を利用した写真エッチング工程でパッド窒化膜15、パッド酸化膜13及び所定の厚さの半導体基板11をエッチングしてトレンチ17を形成する。
図13に示すように、トレンチ17を埋め込む素子分離膜19を形成する。 素子分離膜19は全体表面上部にトレンチ17を埋め込む素子分離用酸化膜(図示省略)を形成した後、前記酸化膜を平坦化エッチング及び湿式エッチングして形成したものである。
図14に示すように、パッド窒化膜15を除去する。この時、パッド窒化膜15の除去工程は燐酸溶液を使って実施する。この時、素子分離膜19の上部が所定の厚さでエッチングされる。
Nウェルマスク(図示省略)を利用したインプラント工程で深いNウェル21を形成した後、Pウェルマスク(図示省略)を利用したインプラント工程で深いNウェル21上の半導体基板11にPウェル23を形成する。
図15に示すように、パッド酸化膜13を除去し、露出した半導体基板11の表面にバッファ酸化膜である第2酸化膜25を形成する。次に、半導体基板11上部に感光膜パターン29を形成する。感光膜パターン29はチャネルインプラントマスク(図示省略)を利用した露光及び現象工程を利用してビットラインコンタクト領域であるA領域とチャネル領域であるB領域を露出させるように形成する。 ビットラインコンタクト領域 Aの両側にチャネル領域であるB領域が位置し、各領域は工程の最小線幅である1Fのサイズを持つ。
また、チャネル領域であるB領域の両側に1Fのサイズを持つ格納電極コンタクト領域であるC領域が位置している。即ち、素子分離膜19の間の活性領域はA領域が中央に位置し、その両側にB領域とC領域が順次それぞれ1Fのサイズで形成される。
ここで、図15に点線で示すように、感光膜パターン29が誤整列される場合には、誤整列された感光膜パターン29をマスクとしてイオン注入工程を実施すると、A、B及びC領域の不純物濃度は予定された濃度と異なるようになる。このような差は素子の特性を劣化させる。
例えば、一部だけ露出するチャネル領域は、予定より少ない量の不純物が注入されてしきい電圧(Vt)が減少し、これはショートチャネル効果を発生させる。また、格納電極コンタクト領域に不純物が注入されれば不純物が注入されない反対側の格納電極コンタクト領域より高い不純物濃度を持つようになり電場が増加し、これは接合漏洩電流を増加させてデータ遅延特性を悪化させる。
図16に示すように、感光膜パターン29を除去し酸化膜25を除去する。
半導体基板11表面にゲート酸化膜31を形成し、その上部にゲート電極用ポリシリコン膜33、WN障壁層35、ゲート電極用W層37及びハードマスク層39からなる制御積層構造を形成する。
次に、ゲート電極マスク(図示省略)を利用した写真エッチング工程で前記積層構造をエッチングしてゲート電極を形成する。
前記したように、従来技術による半導体素子の製造方法は、チャネルインプラント工程時にマスクの誤整列によって発生する活性領域の不純物濃度変化によってショートチャネル効果が発生し、遅延特性が悪化して素子の特性及び信頼性が低下するという問題点がある。
本発明は、前記した従来技術の問題点を解決するために、突出素子分離膜をマスクとして自己整列的な傾斜イオン注入工程を利用したチャネルインプラント工程を遂行し、素子分離膜に隣接した活性領域の不純物濃度を前記素子分離膜に隣接した活性領域間の活性領域の不純物濃度より低くすることでマスクの誤整列による素子特性の劣化を防止する半導体素子製造方法を提供することをその目的とする。
以上の目的を果たすため、請求項1記載の発明に係る半導体素子の製造方法は、半導体基板上部に活性領域を規制する素子分離膜を形成するにあたって、
前記素子分離膜は前記活性領域上部に突出するように形成する工程と、前記活性領域上部にバッファ酸化膜を形成する工程と、前記素子分離膜をマスクとして傾斜イオン注入工程を二つの方向に実施して前記活性領域に不純物を注入するが、前記素子分離膜に隣接した活性領域部分の不純物濃度が、前記素子分離膜に隣接した活性領域間の活性領域部分の不純物濃度の半分になるように実施する段階と、
前記バッファ酸化膜を除去する工程と、
ゲート電極マスクを利用した写真エッチング工程で活性領域上部にゲート酸化膜及びゲート電極の積層構造を形成する工程と、
を含むことを特徴とする。
請求項2記載の発明は、請求項1に記載の半導体素子の製造方法において、前記素子分離膜は、前記活性領域上部に30〜200nm突出することを特徴とする。
請求項3記載の発明は、請求項1に記載の半導体素子の製造方法において、前記素子分離膜を形成する工程は、
(a) 前記半導体基板上部にパッド酸化膜とパッド窒化膜を順次形成する工程と、
(b) 前記パッド窒化膜、パッド酸化膜及び所定の厚さの半導体基板をエッチングしてトレンチを形成する工程と、
(c) 前記トレンチを埋め込む平坦化した素子分離膜を形成する工程と、
(d) 前記パッド窒化膜及びパッド酸化膜を除去する工程と
を含むことを特徴とする。
請求項4記載の発明は、請求項3に記載の半導体素子の製造方法において、前記パッド酸化膜の厚さは3〜20nmであることを特徴とする。
請求項5記載の発明は、請求項3に記載の半導体素子の製造方法において、前記パッド窒化膜の厚さは30〜200nmであることを特徴とする。
請求項6記載の発明は、請求項3に記載の半導体素子の製造方法において、前記トレンチの深さは100〜400nmであることを特徴とする。
請求項7記載の発明は、請求項3に記載の半導体素子の製造方法において、前記 (d) 工程は、湿式エッチング工程を含むことを特徴とする。
請求項8記載の発明は、請求項3に記載の半導体素子の製造方法において、前記素子分離膜を形成する工程は、(d) 工程を遂行する前にNウェルマスクを利用したインプラント工程で前記半導体基板にNウェルを形成する工程と、
Pウェルマスクを利用したインプラント工程で前記Nウェル内にPウェルを形成する工程と、
を更に含むことを特徴とする。
請求項9記載の発明は、請求項8に記載の半導体素子の製造方法において、前記Nウェルを形成する工程は、500KeV〜4MeVのエネルギーでN型不純物をイオン注入することを特徴とする。
請求項10記載の発明は、請求項8に記載の半導体素子の製造方法において、前記Pウェルを形成する工程は、5KeV〜4MeVのエネルギーで P型不純物を1回以上イオン注入することを特徴とする。
請求項11記載の発明は、請求項1に記載の半導体素子の製造方法前記バッファ酸化膜の厚さは3〜20nmであることを特徴とする。
請求項12記載の発明は、請求項1に記載の半導体素子の製造方法において、前記バッファ酸化膜を除去する段階は、前記バッファ酸化膜を除去する前に
(a) 全体表面上部に窒化膜を所定の厚さで形成する工程と、
(b) 前記窒化膜上部に犠牲酸化膜を形成する工程と、
(c) 前記犠牲酸化膜を平坦化エッチングして前記素子分離膜上部の窒化膜を露出させる工程と、
(d) 前記犠牲酸化膜及び露出した窒化膜を除去する工程と、
を更に含むことを特徴とする。
請求項13記載の発明は、請求項12に記載の半導体素子の製造方法において前記窒化膜の厚さは3〜100nmであることを特徴とする。
請求項14記載の発明は、請求項12に記載の半導体素子の製造方法において、前記犠牲酸化膜の厚さは50〜500nmであることを特徴とする。
請求項15記載の発明は、請求項1に記載の半導体素子の製造方法において、前記傾斜イオン注入工程は、前記素子分離膜の垂直な側壁と5〜80゜の傾斜角、5〜100KeVのエネルギー及び1.0e12〜1.0e14/cm2のドーズ量で実施することを特徴
とする。
請求項16記載の発明は、請求項1に記載の半導体素子の製造方法において、ゲート酸化膜及びゲート電極の積層構造を形成する工程は、
前記活性領域上部に酸化膜を形成する工程と、
全体表面上部にゲート電極用ポリシリコン層、ゲート電極用障壁層、ゲート電極用金属層及びハードマスク層の積層構造を形成する工程、
前記積層構造及び前記酸化膜をパターニングしてゲート酸化膜及びゲート電極を形成する工程と、
を含むことを特徴とする。
請求項17記載の発明は、請求項1に記載の半導体素子の製造方法において、ゲート酸化膜及びゲート電極の積層構造を形成する工程は、
前記活性領域上部に酸化膜を形成する工程と、
全体表面上部にゲート電極用ポリシリコン層を形成する工程と、
前記ゲート電極用ポリシリコン層を平坦化エッチングして前記素子分離膜を露出させる工程と、
全体表面上部にゲート電極用障壁層、ゲート電極用金属層及びハードマスク層の積層構造を形成する工程と
前記積層構造、ゲート電極用ポリシリコン層及び酸化膜をパターニングしてゲート酸化膜及びゲート電極を形成する工程と、
を含むことを特徴とする。
請求項18記載の発明は、請求項17に記載の半導体素子の製造方法において、前記ゲート電極用ポリシリコン膜の厚さは100〜400nmであることを特徴とする。
本発明による半導体素子の製造方法によると、突出した素子分離膜をマスクとして自己整列的な傾斜イオン注入工程を利用したチャネルインプラント工程を遂行し、素子分離膜に隣接した活性領域の不純物濃度を前記素子分離膜に隣接した活性領域の間の活性領域の不純物濃度より低くでき、チャネルインプラントマスクの誤整列による素子特性の劣化を防止できる効果がある。
以下、添付された図面を参照して本発明を詳しく説明する。
図1〜図8は、本発明の第1 実施例による半導体素子の製造方法を示した断面図である。
図1に示すように、シリコンウェーハのような半導体基板51上にパッド酸化膜であるパッド酸化膜53を、望ましくは3〜20nmの厚さで形成する。
次にパッド酸化膜53上部にパッド窒化膜であるパッド窒化膜55を、望ましくは30〜200nmの厚さで形成する。
素子分離マスク(図示省略)を利用した写真エッチング工程でパッド窒化膜55、パッド酸化膜53及び所定の厚さの半導体基板51をエッチングしてトレンチ57を、望ましくは100〜400nmの深さで形成する。
図2に示すように、トレンチ57を埋め込む素子分離膜59を形成する。素子分離膜59は全体表面上部にトレンチ57を埋め込む素子分離用酸化膜(図示省略)を形成した後、前記酸化膜を平坦化エッチングして形成したものである。 次に、Nウェルマスク(図示省略)を利用したインプラント工程で深いNウェル61を形成し、Pウェルマスク(図示省略)を利用したインプラント工程で深いNウェル61上の半導体基板51にPウェル63を形成する。 また、半導体基板51の不純物タイプによって深いPウェルとNウェルで代わりに形成することもできる。
深いNウェル61は500KeV〜4MeVのエネルギーでN型不純物をイオン注入して形成することが望ましく、Pウェル63は5KeV〜4MeVのエネルギーでP型不純物をイオン注入するが、数回に分けて形成することが望ましい。
図3及び図4に示すように、パッド窒化膜55及びパッド酸化膜53を望ましくは湿式エッチング工程を利用して除去する。パッド窒化膜55及びパッド酸化膜53が除去されれば素子分離膜59と半導体基板51の間には30 〜200nmの段差が発生する。
素子分離膜59の間の活性領域はビットラインコンタクト領域X、チャネル領域Y及び格納電極コンタクト領域Zを含む。 ビットラインコンタクト領域 Xの両側にチャネル領域 Yが位置し、チャネル領域Yの両側に格納電極コンタクト領域Zが位置している。
次に、半導体基板51の活性領域上部にバッファ酸化膜65を望ましくは3〜20nmの厚さで形成する。
その後、素子分離膜59をマスクとして前記活性領域に自己整列的な傾斜イオン注入工程を用いたチャネルインプラント工程を実施する。
前記チャネルインプラント工程には、θのチルト角を持つ傾斜イオン注入工程であって、二つの方向で実施する。即ち、図3の点線で表示された矢印方向に傾斜イオン注入する場合、左側の素子分離膜に隣接した活性領域Zにはシャドー効果によって左側の素子分離膜59がマスクとして機能して不純物が注入されず、右側の素子分離膜に隣接した活性領域Zと活性領域X及びYにだけ不純物が注入される。実線で表示された矢印と共に傾斜イオン注入する場合、右側の素子分離膜に隣接した活性領域Zにはシャドー効果によって右側の素子分離膜59がマスクとして機能して不純物が注入されず、左側の素子分離膜に隣接した活性領域Zと活性領域X及びYにだけ不純物が注入される。従って、傾斜イオン注入工程を二つの方向で実施すれば、素子分離膜59に隣接した活性領域Zには不純物が1回だけ注入されて残り、活性領域X及びYには2回注入される。その結果として、活性領域X及びYの不純物の濃度は活性領域Zの不純物の濃度の2倍となる。
前記傾斜イオン注入工程は、チルト角θを5〜80゜にして,5〜 100KeVのエネルギー及び 1.0e12〜1.0e14/cm2のドーズ量で実施することが望ましい。
図4は図3の断面と垂直した方向の切断面を示す断面図である。
チルト角を調節して断軸方向では不純物が注入されないようにできる。
図5に示すように、全体表面上部に窒化膜71を望ましくは3〜100nmの厚さで形成する。次に、窒化膜71上部に犠牲酸化膜73を望ましくは50〜500nmの厚さで形成する。犠牲酸化膜73は素子分離膜59とのエッチング選択比が1.1〜2.0倍程度の高い酸化膜で形成することが望ましい。
図6に示すように、犠牲酸化膜73を素子分離膜59上部の窒化膜71が露出するまでCMPを利用して平坦化エッチングする。次に、素子分離膜59 上部の窒化膜71を望ましくは湿式エッチング工程で除去する。
図7に示すように、犠牲酸化膜73を望ましくは湿式エッチング工程を利用して除去する。犠牲酸化膜73の除去工程で素子分離膜59が所定の厚さでエッチングされて半導体基板51との段差が減少する。
図8に示すように、窒化膜71及びバッファ酸化膜65を順次除去して半導体基板11の表面にゲート酸化膜74を形成する。次に、全体表面上部にゲート電極用ポリシリコン膜75、ゲート電極用障壁層77、ゲート電極用金属層79及びハードマスク層81からなる積層構造を形成する。ゲート酸化膜74は3〜10nm、ゲート電極用ポリシリコン膜75は30〜 400nm、ゲート電極用障壁層77は3〜10nm、ゲート電極用金属層79は30〜150nm、ハードマスク層81は100〜500nmの厚さで形成することが望ましい。ゲート電極用金属層79は W、TiSix、WSix、TiN及びMoSixのような高融点金属膜の中から選択されたいずれか一つで形成することが望ましく、ゲート電極用障壁層77はWN、TiN、WSiN、TiSiNまたはWSixの中から選択されたいずれか一つで形成することが望ましい。ゲート電極用障壁層77及びゲート電極用金属層79の積層構造の代わりにWSix膜を使うこともできる。
後続工程で、ゲート電極マスク(図示省略)を利用した写真エッチング工程で前記積層構造をエッチングしてゲート電極を形成する。
前記第1実施例による半導体素子の製造方法によると、突出した素子分離膜をマスクとして自己整列的な傾斜イオン注入工程を利用したチャネルインプラント工程を遂行し、素子分離膜に隣接した活性領域の不純物濃度を前記素子分離膜に隣接した活性領域の間の活性領域の不純物濃度より低くでき、チャネルインプラントマスクの誤整列による素子特性の劣化を防止できる効果がある。
図9〜図11は、本発明の第2実施例による半導体素子の製造方法を図示した断面図である。
先に図1〜図2及び図3に図示した工程を進行する。次に、図9に図示したように、バッファ酸化膜65を除去して半導体基板51の活性領域上部にゲート酸化膜89を形成する。また、素子分離膜59の間の活性領域を完全に埋め込むゲート電極用ポリシリコン膜91を全体表面上部に形成する。ゲート電極用ポリシリコン膜91は素子分離膜59より100〜400nm程度厚く形成する。
図10に示すように、CMP方法を利用して素子分離膜59が露出するように前記ゲート電極用ポリシリコン膜91を平坦化エッチングする。
図11に示すように、全体表面上部にゲート電極用障壁層93、ゲート電極用金属層95及びハードマスク層97を積層する。
後続工程で、ゲート電極マスク(図示省略)を利用した写真エッチング工程で前記積層構造をエッチングしてゲート電極を形成する。
前記第2実施形態による半導体素子の製造方法によっても、前記第1実施形態と同様に、素子分離膜に隣接した活性領域の不純物濃度を前記素子分離膜に隣接した活性領域の間の活性領域の不純物濃度より低くでき、チャネルインプラントマスクの誤整列による素子特性の劣化を防止できる効果がある。
本発明に係る半導体素子の製造方法の第1実施形態で、パッド酸化膜、パッド窒化膜及びトレンチ形成工程を示す断面図である。 本発明に係る半導体素子の製造方法の第1実施形態で、素子分離酸化膜、Pウェル及びNウェル形成工程を示す断面図である。 本発明に係る半導体素子の製造方法の第1実施形態で、傾斜イオン注入工程を示す断面図である。 本発明に係る半導体素子の製造方法の第1実施形態で、図8の断面と垂直した方向の切断面を示す断面図である。 本発明に係る半導体素子の製造方法の第1実施形態で、窒化膜及び犠牲酸化膜形成工程を示す断面図である。 本発明に係る半導体素子の製造方法の第1実施形態で、犠牲酸化膜、及び素子分離酸化膜上部の窒化膜をエッチングにより除去する工程を示す断面図である。 本発明に係る半導体素子の製造方法の第1実施形態で、湿式エッチングによる犠牲酸化膜除去工程を示す断面図である。 本発明に係る半導体素子の製造方法の第1実施形態で、ゲート電極形成工程を示す断面図である。 本発明に係る半導体素子の製造方法の第2実施形態で、ゲート酸化膜、及びゲート電極用ポリシリコン膜形成過程を示す断面図である。 本発明に係る半導体素子の製造方法の第2実施形態で、ゲート電極用ポリシリコン膜の平坦化エッチング工程を示す断面図である。 本発明に係る半導体素子の製造方法の第2実施形態で、ゲート電極用障壁層、ゲート電極用金属層、及びハードマスク層の形成工程を示す断面図である。 従来技術による半導体素子製造方法における、パッド酸化膜、パッド窒化膜及びトレンチ形成工程を示す断面図である。 従来技術による半導体素子の製造方法における、素子分離酸化膜形成工程を示す断面図である。 従来技術による半導体素子の製造方法における、パッド窒化膜除去工程を示す断面図である。 従来技術による半導体素子の製造方法における、感光膜パターン形成工程、及び活性領域内へのイオン注入工程を示す断面図である。 従来技術による半導体素子の製造方法における、ゲート電極形成工程を示す断面図である。
符号の説明
51 半導体基板
53 パッド酸化膜
55 パッド窒化膜
57 トレンチ
59 素子分離膜
61 Nウェル
63 Pウェル
65 バッファ酸化膜
67、69 活性領域
71 窒化膜
73 犠牲酸化膜
74、89 ゲート酸化膜
75、91 ゲート電極用ポリシリコン層
77、93 ゲート電極用障壁層
79、95 ゲート電極用金属層
81、97 ハードマスク層

Claims (18)

  1. 半導体基板上部に活性領域を規制する素子分離膜を形成するにあたって、
    前記素子分離膜は前記活性領域上部に突出するように形成する工程と、
    前記活性領域上部にバッファ酸化膜を形成する工程と、
    前記素子分離膜をマスクとして傾斜イオン注入工程を二つの方向に実施して前記活性領域に不純物を注入するが、前記素子分離膜に隣接した活性領域部分の不純物濃度が、前記素子分離膜に隣接した活性領域間の活性領域部分の不純物濃度の半分になるように実施する工程と、
    前記バッファ酸化膜を除去する工程と、
    ゲート電極マスクを利用した写真エッチング工程で活性領域上部にゲート酸化膜及びゲート電極の積層構造を形成する工程と、
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記素子分離膜は、前記活性領域上部に30〜200nm突出することを特徴とする請求項1に記載の半導体素子の製造方法。
  3. 前記素子分離膜を形成する段階は、
    (a) 前記半導体基板上部にパッド酸化膜とパッド窒化膜を順次に形成する工程と、
    (b) 前記パッド窒化膜、パッド酸化膜及び所定の厚さの半導体基板をエッチングしてトレンチを形成する工程と、
    (c) 前記トレンチを埋め込む平坦化した素子分離膜を形成する工程と、
    (d) 前記パッド窒化膜及びパッド酸化膜を除去する工程と、
    を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  4. 前記パッド酸化膜の厚さは3〜20nmであることを特徴とする請求項3に記載の半導体素子製造方法。
  5. 前記パッド窒化膜の厚さは30〜200nmであることを特徴とする請求項3に記載の半導体素子の製造方法。
  6. 前記トレンチの深さは100〜400nmであることを特徴とする請求項3に記載の半導体素子の製造方法。
  7. 前記 (d) 段階は、湿式エッチング工程を含むことを特徴とする請求項3に記載の半導体素子の製造方法。
  8. 前記素子分離膜を形成する工程は、(d) 段階を遂行する前にNウェルマスクを利用したインプラント工程で前記半導体基板にNウェルを形成する工程と、
    Pウェルマスクを利用したインプラント工程で前記Nウェル内にPウェルを形成する工程と
    を更に含むことを特徴とする請求項3に記載の半導体素子の製造方法。
  9. 前記Nウェルを形成する工程は、500KeV〜4MeVのエネルギーでN型不純物をイオン注入することを特徴とする請求項8に記載の半導体素子の製造方法。
  10. 前記Pウェルを形成する工程は、5KeV〜4MeVのエネルギーで P型不純物を1回以上イオン注入することを特徴とする請求項8に記載の半導体素子の製造方法。
  11. 前記バッファ酸化膜の厚さは3〜20nmであることを特徴とする請求項1に記載の半導体素子の製造方法。
  12. 前記バッファ酸化膜を除去する工程は、前記バッファ酸化膜を除去する前に
    (a) 全体表面上部に窒化膜を所定の厚さで形成する工程と、
    (b) 前記窒化膜上部に犠牲酸化膜を形成する工程と、
    (c) 前記犠牲酸化膜を平坦化エッチングして前記素子分離膜上部の窒化膜を露出させる工程と、
    (d) 前記犠牲酸化膜及び露出した窒化膜を除去する工程と、
    を更に含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  13. 前記窒化膜の厚さは3〜100nmであることを特徴とする請求項12に記載の半導体素子の製造方法。
  14. 前記犠牲酸化膜の厚さは50〜500nmであることを特徴とする請求項12に記載の半導体素子の製造方法。
  15. 前記傾斜イオン注入工程は、前記素子分離膜の垂直な側壁と5〜80゜の傾斜角、5〜100KeVのエネルギー及び1.0e12〜1.0e14/cm2のドーズ量で実施する
    ことを特徴とする請求項1に記載の半導体素子の製造方法。
  16. ゲート酸化膜及びゲート電極の積層構造を形成する工程は、
    前記活性領域上部に酸化膜を形成する工程と、
    全体表面上部にゲート電極用ポリシリコン層、ゲート電極用障壁層、ゲート電極用金属層及びハードマスク層の積層構造を形成する工程と、
    前記積層構造及び前記酸化膜をパターニングしてゲート酸化膜及びゲート電極を形成する工程と、
    を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  17. ゲート酸化膜及びゲート電極の積層構造を形成する工程は、
    前記活性領域上部に酸化膜を形成する工程と、
    全体表面上部にゲート電極用ポリシリコン層を形成する工程と、
    前記ゲート電極用ポリシリコン層を平坦化エッチングして前記素子分離膜を露出させる工程と、
    全体表面上部にゲート電極用障壁層、ゲート電極用金属層及びハードマスク層の積層構造を形成する工程と、
    前記積層構造、ゲート電極用ポリシリコン層及び酸化膜をパターニングしてゲート酸化膜及びゲート電極を形成する工程と、
    を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  18. 前記ゲート電極用ポリシリコン膜の厚さは100〜400nmであることを特徴とする請求項17に記載の半導体素子の製造方法。
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