JP2000031412A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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JP2000031412A
JP2000031412A JP10196150A JP19615098A JP2000031412A JP 2000031412 A JP2000031412 A JP 2000031412A JP 10196150 A JP10196150 A JP 10196150A JP 19615098 A JP19615098 A JP 19615098A JP 2000031412 A JP2000031412 A JP 2000031412A
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gate electrode
semiconductor substrate
impurity
mosfet
impurity diffusion
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Satoshi Nakai
聡 中井
Hiroyuki Ogawa
裕之 小川
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 短チャネル効果によるしきい値電圧の低下を
抑制し、かつデータ保持時間の短縮をも抑制することが
可能な半導体装置の製造方法を提供する。 【解決手段】 半導体基板の表面上に、第1の方向に延
在するゲート電極、及び該第1の方向に直交する第2の
方向に、該ゲート電極からある間隔を隔てて配置された
凸部を形成する。半導体基板の表面層のうちゲート電極
の両側の領域に不純物を添加し、不純物拡散領域を形成
する。半導体基板の表面層に、不純物拡散領域のうち一
方の不純物拡散領域の少なくとも一部が凸部の陰にな
り、かつゲート電極の側面から入射したイオンの一部が
半導体基板の表面層のうちゲート電極の下方の領域に達
するような条件で基板面に対して斜め方向から、不純物
拡散領域の導電型と反対導電型となる不純物をイオン注
入する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関し、特にMOSFETを含む半
導体装置の製造方法及び半導体装置に関する。
【0002】
【従来の技術】近年のダイナミックランダムアクセスメ
モリ(DRAM)の高集積化に伴い、特にメモリセル部
分の微細化とデータ保持時間の長時間化が要求されてい
る。1つのメモリセルは、1つのnチャネルMOSFE
Tと1つのキャパシタを含んで構成される。メモリセル
を構成するMOSFETの微細化が進むと、短チャネル
効果が顕著になる。従来は、短チャネル効果によるしき
い値の低下が許容範囲内に収まるように、メモリセルが
形成される半導体基板の表面層にボロンイオンの注入を
行っていた。
【0003】
【発明が解決しようとする課題】DRAMのデータ保持
時間は、メモリセルのMOSFETを配置するp型ウェ
ルの不純物濃度に依存することが知られている。p型ウ
ェルの不純物濃度を高くすると、データ保持時間が短く
なる。
【0004】一方、短チャネル効果によるしきい値低下
を防ぐために、ボロンイオンの注入量を増やす必要があ
る。このボロンイオンは基板の深い領域まで拡散し、ウ
ェルの不純物濃度を高くしてしまう。不純物濃度の上昇
にともなって、データ保持時間が短くなってしまう。
【0005】MOSFETのゲート電極が形成されてい
る領域に開口を有するマスクを用いてチャネル領域に不
純物を注入する方法が知られている(特開平6−373
09)。この方法によると、ソース/ドレイン領域の不
純物濃度を高くすることなくチャネル領域にのみ不純物
を注入することができる。しかし、チャネル領域に不純
物を添加した後にゲート電極が形成されるため、不純物
を添加した領域とゲート電極との位置ずれが生じてしま
う。
【0006】また、D.Ha(Jpn. J. Appl. Phys. Vo
l.37(1998) pp.1059-1063 )等は、反転ゲートパターン
を用いてチャネル領域にのみ不純物を添加し、反転ゲー
トパターンのゲート開口部にゲート電極を埋め込む方法
を提案している。この方法によると、不純物を添加した
領域とゲート電極との位置ずれは生じない。しかし、こ
の方法は、工程が複雑であり、量産に適さない。
【0007】本発明の目的は、短チャネル効果によるし
きい値電圧の低下を抑制し、かつデータ保持時間の短縮
をも抑制することが可能な半導体装置の製造方法及び半
導体装置を提供することである。
【0008】
【課題を解決するための手段】本発明の一観点による
と、半導体基板の表面上に、第1の方向に延在するゲー
ト電極、及び該第1の方向に直交する第2の方向に、該
ゲート電極からある間隔を隔てて配置された凸部を形成
する工程と、前記半導体基板の表面層のうち前記ゲート
電極の両側の領域に不純物を添加し、不純物拡散領域を
形成する工程と、前記半導体基板の表面層に不純物をイ
オン注入する工程であって、前記不純物拡散領域のうち
一方の不純物拡散領域の少なくとも一部が前記凸部の陰
になり、かつ前記ゲート電極の側面から入射したイオン
の一部が半導体基板の表面層のうち前記ゲート電極の下
方の領域に達するような条件で基板面に対して斜め方向
からイオン注入する工程とを有する半導体装置の製造方
法が提供される。
【0009】凸部の陰になる領域へのイオン注入量を低
減することができる。ゲート電極下方のチャネル領域に
は、不純物が注入される。チャネル領域に、不純物拡散
領域の導電型とは逆の導電型の不純物を注入すると、短
チャネル効果によるしきい値の低下を防止することがで
きる。
【0010】本発明の他の観点によると、主表面を有す
る半導体基板と、前記半導体基板の主表面上に形成され
たMOSFETであって、該MOSFETが、チャネル
領域を挟んで配置された第1導電型の2つの不純物拡散
領域、該チャネル領域上のゲート電極を含み、前記半導
体基板の表面層の前記第1導電型とは逆の第2導電型の
不純物濃度が、ゲート長方向に関し、前記チャネル領域
内で最大値をとり、前記2つの不純物拡散領域のうち少
なくとも一方の不純物拡散領域の前記チャネル領域側の
ある範囲内では、前記チャネル領域側の方が高濃度にな
るように分布している前記MOSFETとを有する半導
体装置が提供される。
【0011】チャネル領域内で不純物濃度が最大値をと
るため、短チャネル効果によるしきい値の低下を防止で
きる。また、不純物拡散領域内の第2導電型の不純物濃
度が低い。すなわち、不純物拡散領域を内包するウェル
の不純物濃度が低い。このため、DRAMのメモリセル
用MOSFETとして使用した場合に、保持時間を長く
することができる。
【0012】
【発明の実施の形態】図1〜図4を参照して、本発明の
実施例による半導体装置の製造方法を、DRAMのメモ
リセルの作製を例にとって説明する。
【0013】図1(A)に示すように、ボロンが添加さ
れた抵抗率10Ω・cmのp型シリコン基板1を準備す
る。シリコン基板1は、(100)面を主表面とする。
シリコン基板1の主表面上に、熱酸化により厚さ10n
mのSiO2 膜2を形成する。SiO2 膜2の上に、S
iH4 とNH3 を用いた化学気相成長(CVD)により
厚さ150nmのSiN膜3を形成する。
【0014】SiN膜3の上に、素子分離構造体を配置
する領域に対応した開口を有するレジストパターン4を
形成する。レジストパターン4をマスクとして、SiN
膜3及びSiO2 膜2をエッチングする。
【0015】図1(B)に示すように、レジストパター
ン4をマスクとしてシリコン基板1の表面層をエッチン
グし、深さ約0.4μmのトレンチ5を形成する。トレ
ンチ5を形成した後、レジストパターン4を除去する。
熱酸化により、トレンチ5の内面に厚さ10nmのSi
2 膜6を形成する。
【0016】図1(C)に示すように、トレンチ5の内
部にSiO2 からなる絶縁材料を埋め込み、素子分離構
造体7を形成する。素子分離構造体7は、CVDによる
SiO2 膜の堆積、及び化学機械研磨(CMP)による
余分な部分のSiO2 膜の除去を経て形成される。Si
N膜3はCMP時のストッパとして働く。
【0017】図2(A)に示すように、残ったSiN膜
3及びSiO2 膜2をウェットエッチングにより除去す
る。SiO2 膜2を除去した後、熱酸化により、シリコ
ン基板1の表面の活性領域上に、厚さ5nmのSiO2
膜10を形成する。
【0018】シリコン基板1の表面層に、2回に分けて
ボロンイオンの注入を行う。1回目の注入条件は、加速
エネルギ200keV、ドーズ量1×1013cm-2であ
り、2回目の注入条件は、加速エネルギ10keV、ド
ーズ量6×1012cm-2である。1回目のイオン注入
は、p型ウェル12を形成するためのものであり、2回
目のイオン注入は、しきい値電圧を制御するためのもの
である。イオン注入後、SiO2 膜10を除去する。な
お、図2(B)以降の図では、p型ウェル12の明示を
省略する。
【0019】図2(B)に示すように、シリコン基板1
の活性領域の表面上に、熱酸化により、SiO2 からな
る厚さ5.5nmのゲート絶縁膜20を形成する。この
段階では、ゲート絶縁膜20の上面と素子分離構造体7
の上面との間に、高さ50nm程度の段差が残ってい
る。シリコン基板1の主表面の上に、厚さ100nmの
アモルファスシリコン膜21、厚さ50nmのWSi膜
22、厚さ20nmのSiO2 膜23、厚さ132nm
のSiN膜24、及び厚さ55nmのSiON膜25を
この順番に堆積する。これらの膜の堆積は、CVDによ
り行う。シリコン膜21には、不純物としてリン(P)
が添加され、n型導電性が付与されている。P濃度は1
×1021cm-3である。Pの添加は、CVDの原料ガス
中にPH3を添加することにより行う。
【0020】SiO2 膜23は、WSi膜22とSiN
膜24との密着性を高めるためのものである。SiON
膜25は、フォトリソグラフィ時に反射防止膜として働
く。シリコン膜21は、後工程の熱履歴により多結晶化
し、ポリシリコン膜になる。なお、当初からポリシリコ
ン膜を堆積してもよい。
【0021】WSi膜22は、シリコン膜21を含んで
構成されるゲート電極(ワード線)の抵抗を低減させる
ためのものである。シリコン膜21とWSi膜22の厚
さの比は、所望の抵抗値により選択される。例えば、シ
リコン膜21の厚さを50nmとし、WSi膜22の厚
さを100nmとしてもよい。
【0022】SiON膜25の上に、紙面に垂直な方向
に延在する複数のレジストパターン26を形成する。レ
ジストパターン26の幅及び間隔は、例えば共に0.1
8μmである。1つの活性領域の上を2本のレジストパ
ターン26が通過し、素子分離構造体7のうち活性領域
に挟まれた領域の上を2本のレジストパターン26が通
過する。
【0023】図2(C)に示すように、レジストパター
ン26をマスクとして、SiON膜25からシリコン膜
21までの積層構造をエッチングする。SiON膜2
5、SiN膜24、及びSiO2 膜23のエッチング
は、CF4 とO2 を用いた反応性イオンエッチング(R
IE)により行う。WSi膜22とシリコン膜21のエ
ッチングは、Cl2 とO2 を用いたRIEにより行う。
【0024】シリコン膜21までエッチングした後、レ
ジストパターン26を除去する。シリコン膜21、WS
i膜22、SiO2 膜23、SiN膜24、及びSiO
N膜25が積層された積層構造体32a〜32dが形成
される。図2(C)の断面において、活性領域上に左側
から順番に積層構造体32a及び32bが配置され、素
子分離構造体7上に左側から順番に積層構造体32c及
び32dが配置されている。シリコン膜21とWSi膜
22との2層がゲート電極30となる。
【0025】ゲート電極30は、紙面に垂直な方向に並
んだ複数の活性領域上を通過し、各活性領域に配置され
るMOSFETのゲート電極として機能するとともに、
各MOSFETのゲート電極同士を接続するワード線を
も兼ねる。素子分離構造体7の上に配置されたゲート電
極30は、図には現れていない他の活性領域上を通過
し、当該活性領域上に形成されるMOSFETのゲート
電極を兼ねる。
【0026】図3(A)に示すように、積層構造体32
a〜32dをマスクとして、シリコン基板1の表面層に
リンイオンを注入する。イオン注入条件は、加速エネル
ギ20keV、ドーズ量5×1013cm-2である。活性
領域の表面層に、左側から順番に不純物拡散領域35a
〜35cが形成される。なお、リンイオンの注入前に、
露出したシリコン基板1の表面に厚さ5nm程度のスル
ー酸化膜を形成してもよい。
【0027】図3(B)に示すように、シリコン基板1
の表面層に、斜め方向からボロンイオンを注入する。イ
オンビームのビーム軸40は、基板法線方向から、図の
右方向に20°傾いている。不純物拡散領域35a〜3
5cが、それぞれ積層構造体32a〜32cの陰にな
る。このため、不純物拡散領域35a〜35cに注入さ
れるボロンイオンの注入量が少なくなる。
【0028】積層構造体32a及び32bの側面に入射
したイオンビームの一部は、それぞれ積層構造体32a
及び32bを貫通して、ゲート電極30の下方のチャネ
ル領域にまで到達する。このため、不純物拡散領域35
a〜35cへの添加量を抑制しつつ、チャネル領域36
にボロンを添加することができる。チャネル領域36に
添加されたボロンは、短チャネル効果の影響を軽減し、
しきい値を高く維持する。
【0029】なお、さらに、基板法線に関してビーム軸
40と反対側に傾けたビーム軸を有するイオンビームを
用いてイオン注入を行ってもよい。この場合、不純物拡
散領域35b及び35cは、それぞれ積層構造体32a
及び32bの陰になる。また、不純物拡散領域35a
は、その左側の素子分離構造体上に形成された積層構造
体(図示せず)の陰になる。
【0030】図3(C)に示すように、積層構造体32
a〜32dの側壁上に、SiNからなるサイドウォール
絶縁体38を形成する。サイドウォール絶縁体38は、
CVDにより等方的にSiN膜を堆積した後、異方性の
RIEにより平坦面上のSiN膜を除去することにより
形成される。
【0031】次に、図4を参照して、メモリセル部のキ
ャパシタの形成方法について説明する。図4(A)〜図
4(D)では、1つのメモリセルに着目して説明する。
【0032】図4(A)に示すように、基板全面にボロ
フォスフォシリケートガラス(BPSG)膜80をCV
Dにより堆積する。メモリセル領域の各MOSFETの
一方の不純物拡散領域35cに対応する領域にコンタク
トホールを形成し、その内部をポリシリコンからなるプ
ラグ81で埋め込む。プラグ81は、例えば基板全面の
上にポリシリコン膜を堆積した後、不要な部分を化学機
械研磨(CMP)で除去することにより形成される。
【0033】図4(B)に示すように、BPSG膜80
の上に、SiO2 膜82を形成する。SiO2 膜82と
BPSG膜80に、各MOSFETの他方の不純物拡散
領域35bに対応するコンタクトホールを形成する。こ
のコンタクトホールを介して他方の不純物拡散領域35
bに接続されたビット線83を形成する。ビット線83
は、ポリシリコン膜とWSi膜との2層構造を有する。
【0034】このとき、ビット線83の上面には、Si
N膜84が積層されている。ビット線83とSiN膜8
4の側壁上に、SiNからなるサイドウォール絶縁体8
5を形成する。
【0035】図4(C)に示すように、基板全面にBP
SG膜90を堆積し、プラグ81に対応する開口91を
形成する。基板全面にポリシリコン膜を堆積した後、C
MPを行なうことにより、開口91の内面上にポリシリ
コンからなる電極92を形成する。電極92の形成後、
BPSG膜90を除去する。
【0036】図4(D)に示すように、電極92の表面
をSiNからなる誘電体膜95で覆い、その表面を酸化
する。誘電体膜95の表面上に、セルプレート96を堆
積する。このようにして、メモリセル領域の各MOSF
ETに対応して、電極92、誘電体膜95及びセルプレ
ート96からなるキャパシタが形成される。各キャパシ
タの一方の電極は、対応するMOSFETの一方の不純
物拡散領域35cに接続される。各キャパシタの他方の
電極は、セルプレート96により構成され、相互に接続
されている。
【0037】なお、キャパシタの蓄積電極として上記実
施例の他にフィン型(IEDM88pp.592−59
5参照)、ピラー型(IEDM97 pp.29−32
参照)等の他の形状の電極を用いてもよい。
【0038】なお、イオン注入した不純物は、イオン注
入後の高温熱処理工程、例えば誘電体膜95の表面の8
00℃程度の熱酸化工程等で活性化される。
【0039】図4(D)に示すDRAMにおいては、図
3(B)のイオン注入工程で、ゲート電極30の下方の
チャネル領域にボロンイオンが注入されている。このた
め、短チャネル効果によるしきい値の低下を抑制するこ
とができる。また、このイオン注入は、図3(B)で説
明したよう、不純物拡散領域35cへのイオン注入を避
けるように斜め方向から行われる。このため、不純物拡
散領域35cのボロン濃度の上昇を防止することができ
る。
【0040】不純物拡散領域35cの不純物濃度が高い
と、キャパシタの蓄積電極92に蓄積されている電荷が
シリコン基板1にリークし易くなる。不純物拡散領域3
5cの不純物濃度上昇を抑制することにより、蓄積電荷
のリークを低減し、保持時間を長くすることができる。
【0041】上記実施例によるDRAMの製造方法を用
いて4MビットDRAMを作製し、その保持時間を測定
した。なお、比較のために、従来の製造方法により同様
のDRAMを作製し、その保持時間を測定した。
【0042】図5は、本願の実施例及び従来例によるD
RAMのフェイルビット数と保持時間との関係を示す。
横軸は保持時間を任意単位(対数目盛)で表し、縦軸は
フェイルビット数を単位「ビット」で表す。
【0043】上記実施例では、ゲート長及びワード線間
隔を共に0.18μmとして説明したが、評価に用いた
4MビットDRAMにおいては、ゲート長及びワード線
間隔を共に0.24μmとした。また、積層構造体32
を構成する各層の膜厚、及び図3(B)の工程における
ボロンイオン注入の注入角は、上記実施例で説明した通
りである。
【0044】図5の曲線a及びbは、それぞれ実施例及
び従来例による方法で作製したDRAMの保持時間とフ
ェイルビット数との関係を示す。従来例によるDRAM
の製造工程では、図2(A)の工程における2回のボロ
ンイオン注入の代わりに、加速エネルギ150keV、
ドーズ量1.5×1013cm-2の条件、加速エネルギ6
0keV、ドーズ量5×1012cm-2の条件、加速エネ
ルギ30keV、ドーズ量2×1012cm-2の条件、及
び加速エネルギ18keV、ドーズ量1.5×1013
-2の条件とした4回のボロンイオン注入を行った。ま
た、図3(B)に示す斜め方向からのボロンイオン注入
を行わなかった。
【0045】すなわち、従来例によるDRAMのしきい
値制御用のボロンイオン注入は、ゲート電極を形成する
前に、基板全面に対して行われる。このため、チャネル
領域に注入されるべきボロンイオンが不純物拡散領域に
も注入され、その不純物拡散領域を内包しているウェル
の不純物濃度が上昇してしまう。
【0046】図5に示すように、実施例によるDRAM
の保持時間は、従来例によるDRAMの保持時間よりも
長い。これは、キャパシタに接続されている不純物拡散
領域(ストレージ拡散領域)を内包しているウェルの不
純物濃度の上昇が抑制されているためと考えられる。
【0047】次に、図6を参照しつつ、図3(B)の斜
め方向からのボロンイオン注入の好適な注入角について
考察する。
【0048】図6は、DRAMのワード線を構成する2
本の積層構造体32b、32c及びその間の不純物拡散
領域35cの断面図を示す。図6の左側の積層構造体3
2bがMOSFET部分に対応し、右側の積層構造体3
2cが素子分離構造体上のワード線に対応する。図5に
示す評価に用いた試料のワード線の間隔wは0.24μ
mであり、積層構造体32の高さHは362.5nm、
段差11の高さは約50nmであり、イオンビームi1
の注入角θ1 は20°である。
【0049】積層構造体32b、32cの延在する方向
に垂直な断面に着目し、ゲート電極を含む積層構造体3
2bの右側の側面の下端をシリコン基板1の表面に垂直
投影した像をP1 、イオンビームによりシリコン基板1
の表面に投影される積層構造体32cの陰の先端に対応
する積層構造体32cの頂点をシリコン基板1の表面に
垂直投影した像をP2 とする。
【0050】図5で説明した評価の条件の下で、積層構
造体32cの陰の先端P3 は、線分P1 2 をほぼ4:
6に内分する。図6において、不純物拡散領域35cの
うち点P3 よりも右側の領域には、イオンビームが直接
照射されない。
【0051】ゲート電極を含む積層構造体32bと点P
3 との間の領域には、イオンビームi1 が照射される
が、不純物拡散領域35cに注入される不純物は、基板
全面にイオンビームを照射する場合に比べて少なくな
る。注入角θ1 を大きくすれば、不純物拡散領域35c
への不純物注入量はさらに少なくなる。
【0052】図5で示した評価結果から、線分P1 2
をほぼ4:6に内分する点が積層構造体32cの陰にな
るようなビーム軸を有するイオンビームを用いてイオン
注入を行うことにより、DRAMの保持時間を長くする
効果が得られることがわかる。
【0053】チャネル領域36への不純物の注入は、そ
の直上の積層構造体32b(ゲート電極)の側面に入射
したイオンビームが、積層構造体32b内を透過するこ
とにより行われる。このため、積層構造体32bの側面
から入射したイオンの一部が積層構造体32bの下方の
シリコン基板の表面層に達するような条件でイオン注入
する必要がある。
【0054】イオンビームi2 のように、注入角θ2
大きくすると、イオンビームが積層構造体32bを透過
しなければならない長さLが長くなる。透過距離Lが長
くなるに従って、注入エネルギを大きくしなければなら
なくなる。すなわち、イオンビームの方向(注入角)及
びイオンビームエネルギを、不純物の一部がチャネル領
域36に達する条件に設定する必要がある。
【0055】なお、積層構造体32cの頂上近傍を通過
したイオンビームにより注入された不純物の濃度が、シ
リコン基板1の表面もしくはそれよりも深い位置で最大
値を示すように、注入角及びイオンビームエネルギを選
択することが好ましい。
【0056】このような条件で斜め方向からのイオン注
入を行うと、シリコン基板1の表面層のボロン濃度が、
ゲート長方向に関し、チャネル領域36内で最大値をと
る。また、不純物拡散領域35cのチャネル領域36側
のある範囲内では、チャネル領域36側の方が高濃度に
なるようにボロンが分布する。
【0057】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【0058】
【発明の効果】以上説明したように、本発明によれば、
MOSFETのゲート電極両側の不純物拡散領域への不
純物注入を抑制しつつ、チャネル領域に不純物注入を行
うことができる。チャネル領域へ、不純物拡散領域とは
反対導電型の不純物を注入することにより、短チャネル
効果によるしきい値の低下を軽減することができる。ま
た、不純物拡散領域への不純物注入が抑制されるため、
このMOSFETをDRAMのメモリセルに用いた場
合、保持時間を長くすることができる。
【図面の簡単な説明】
【図1】本発明の実施例による半導体装置の製造方法を
説明するための断面図(その1)である。
【図2】本発明の実施例による半導体装置の製造方法を
説明するための断面図(その2)である。
【図3】本発明の実施例による半導体装置の製造方法を
説明するための断面図(その3)である。
【図4】本発明の実施例による半導体装置の製造方法を
説明するための断面図(その4)である。
【図5】実施例による方法で作製したDRAM及び従来
例によるDRAMの保持時間とフェイルビット数との関
係を示すグラフである。
【図6】好適なイオン注入角を説明するための、基板表
面の断面図である。
【符号の説明】
1 シリコン基板 2、6、10、23 SiO2 膜 3、24 SiN膜 4、26 レジストパターン 5 トレンチ 7 素子分離構造体 11 段差 12 p型ウェル 20 ゲート絶縁膜 21 シリコン膜 22 WSi膜 25 SiON膜 30 ゲート電極 32 積層構造体 35 不純物拡散領域 36 チャネル領域 38 サイドウォール絶縁体 40 ビーム軸 80、90 BPSG膜 81 プラグ 82 SiO2 膜 83 ビット線 84 SiN膜 85 サイドウォール絶縁体 91 開口 92 電極 95 誘電体膜 96 プレート電極
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F083 AD24 JA19 JA35 JA39 KA01 MA06 MA17 NA01 PR03 PR05 PR12 PR21 PR36 PR37 PR40

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の表面上に、第1の方向に延
    在するゲート電極、及び該第1の方向に直交する第2の
    方向に、該ゲート電極からある間隔を隔てて配置された
    凸部を形成する工程と、 前記半導体基板の表面層のうち前記ゲート電極の両側の
    領域に不純物を添加し、不純物拡散領域を形成する工程
    と、 前記半導体基板の表面層に不純物をイオン注入する工程
    であって、前記不純物拡散領域のうち一方の不純物拡散
    領域の少なくとも一部が前記凸部の陰になり、かつ前記
    ゲート電極の側面から入射したイオンの一部が半導体基
    板の表面層のうち前記ゲート電極の下方の領域に達する
    ような条件で基板面に対して斜め方向から、前記不純物
    拡散領域の導電型と反対の導電型となる不純物をイオン
    注入する工程とを有する半導体装置の製造方法。
  2. 【請求項2】 前記第1の方向に垂直な断面に着目し、
    前記ゲート電極の前記凸部側の側面の下端を前記半導体
    基板の表面に垂直投影した像をP1 、前記イオンビーム
    により前記半導体基板の表面に投影される前記凸部の陰
    の先端に対応する前記凸部の頂点を前記半導体基板の表
    面に垂直投影した像をP2 とした場合、線分P1 2
    4:6に内分する点が前記凸部の陰になるように前記イ
    オンビームを傾けて照射する請求項1に記載の半導体装
    置の製造方法。
  3. 【請求項3】 前記イオン注入する工程において、 前記凸部の頂上近傍を通過した第1のイオンビームが、
    前記ゲート電極の側面に入射するように、前記第1のイ
    オンビーム1のビーム軸が傾いており、 前記第1のイオンビームにより注入された不純物の濃度
    が、前記半導体基板の表面もしくはそれよりも深い位置
    で最大値を示すように、注入角及びイオンビームエネル
    ギが選択されている請求項1または2に記載の半導体装
    置の製造方法。
  4. 【請求項4】 さらに、前記ゲート電極及び凸部を覆う
    ように層間絶縁膜を形成する工程と、 前記層間絶縁膜の上に、一方の電極が前記一方の不純物
    拡散領域に接続されたキャパシタを形成する工程とを含
    む請求項1〜3のいずれかに記載の半導体装置の製造方
    法。
  5. 【請求項5】 前記ゲート電極及び凸部を形成する工程
    が、 前記半導体基板上に導電膜を堆積する工程と、 前記導電膜をパターニングして前記ゲート電極と凸部と
    を残す工程とを有する請求項1〜4のいずれかに記載の
    半導体装置の製造方法。
  6. 【請求項6】 前記イオン注入工程が、さらに前記イオ
    ンビームとは基板法線に関して反対方向に傾いた他のイ
    オンビームを用いてイオン注入を行う工程を含む請求項
    1〜5のいずれかに記載の半導体装置の製造方法。
  7. 【請求項7】 前記ゲート電極及び凸部を形成する工程
    の前に、さらに、前記半導体基板の表面に、前記第1の
    方向及び第2の方向に規則的に分布する活性領域を画定
    する素子分離構造体を形成する工程を含み、 前記ゲート電極及び凸部を形成する工程が、 前記半導体基板の表面上にゲート電極層を堆積する工程
    と、 前記ゲート電極層をパターニングし、前記第1の方向に
    配列した活性領域の列の各々に対応して、対応する活性
    領域上を通過するワード線を残す工程とを含み、 前記ゲート電極が、前記複数のワード線の活性領域上の
    部分の各々で構成され、前記凸部が、当該ゲート電極を
    構成するワード線の隣のワード線の一部である請求項1
    〜6のいずれかに記載の半導体装置の製造方法。
  8. 【請求項8】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された第1のMOSF
    ETであって、該第1のMOSFETが、チャネル領域
    を挟んで配置された第1導電型の2つの不純物拡散領
    域、該チャネル領域上のゲート電極を含み、前記半導体
    基板の表面層の前記第1導電型とは逆の第2導電型の不
    純物濃度が、ゲート長方向に関し、前記チャネル領域内
    で最大値をとり、前記2つの不純物拡散領域のうち少な
    くとも一方の不純物拡散領域の前記チャネル領域側のあ
    る範囲内では、前記チャネル領域側の方が高濃度になる
    ように分布している前記第1のMOSFETとを有する
    半導体装置。
  9. 【請求項9】 さらに、前記一方の不純物拡散領域に接
    続されたキャパシタを有する請求項8に記載の半導体装
    置。
  10. 【請求項10】 さらに、前記半導体基板の主表面上
    に、前記第1のMOSFETを含んで行列状に配置され
    たMOSFET群であって、該MOSFET群の各MO
    SFETが、前記第1のMOSFETと同等の構成を有
    する前記MOSFET群と、 前記MOSFET群の各MOSFETに対応して配置さ
    れ、各MOSFETの前記一方の不純物拡散領域に相当
    する不純物拡散領域に接続されたキャパシタとを有し、 前記MOSFET群の各列に属するMOSFETのゲー
    ト電極同士が連続し、ワード線を構成している請求項8
    に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004274031A (ja) * 2003-03-11 2004-09-30 Hynix Semiconductor Inc 半導体素子の製造方法
US7091546B2 (en) 2004-01-21 2006-08-15 Kabushiki Kaisha Toshiba Semiconductor memory with trench capacitor and method of fabricating the same

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