KR100800647B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 title description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910008482 TiSiN Inorganic materials 0.000 claims abstract description 21
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 14
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 3
- MNWRORMXBIWXCI-UHFFFAOYSA-N tetrakis(dimethylamido)titanium Chemical compound CN(C)[Ti](N(C)C)(N(C)C)N(C)C MNWRORMXBIWXCI-UHFFFAOYSA-N 0.000 claims abstract 2
- 238000005507 spraying Methods 0.000 claims 1
- 229910052731 fluorine Inorganic materials 0.000 abstract description 4
- 239000011737 fluorine Substances 0.000 abstract description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 5
- 238000009832 plasma treatment Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000000197 pyrolysis Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000001768 cations Chemical class 0.000 description 2
- 238000005755 formation reaction Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- QDGMSMUNXGCWRA-UHFFFAOYSA-N C[Ti](C)N Chemical compound C[Ti](C)N QDGMSMUNXGCWRA-UHFFFAOYSA-N 0.000 description 1
- HTMSBWALTOVFCD-UHFFFAOYSA-N C[Ti](N)(C)(C)C Chemical compound C[Ti](N)(C)(C)C HTMSBWALTOVFCD-UHFFFAOYSA-N 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229940099898 chlorophyllin Drugs 0.000 description 1
- 235000019805 chlorophyllin Nutrition 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 플로린 확산을 방지하기 위하여 종래의 폴리사이드 게이트에 있어 폴리실리콘층과 텅스텐 실리사이드층 사이에 비정질의 TiSiN층을 형성한 새로운 폴리사이드 게이트 전극의 제조에 관한 것이다. TiSiN이 폴리실리콘층의 상부에 형성되어 있음으로 인하여 텅스텐 실리사이드의 증착시 발생되는 플로린이 게이트 산화막쪽으로 침투하는 것을 억제함으로써 플로린에 의한 게이트 산화막의 열화를 방지한다.
Description
도 1a 내지 도 1e는 본 발명에 의한 반도체 소자의 게이트 전극 형성 방법을 설명하기 위하여 도시한 소자의 단면도 이며,
도 2a 내지 도 2b는 본 발명에 의한 SiH4 분사 전후의 TiN층의 미세 조직의 변화를 단면 TEM으로 관찰한 사진이다.
(도면의 주요부분에 대한 부호의 설명)
1: 실리콘 웨이퍼 2: 게이트 산화막
3: 폴리실리콘층 4: 열분해로 형성된 TiN층
5: N2/H2 플라즈마 6: 양이온
7: 플라즈마 처리된 TiN층 8 : SiH4 가스
9: TiSiN층 10: 텅스텐 실리사이드층
본 발명은 MOS(Metal-Oxide-Silicon) 반도체 소자에 사용되는 폴리사이드 구조의 게이트 전극을 형성하는 방법에 관한 것이다. MOS 반도체 소자에 있어 종래의 폴리사이드 구조의 게이트 전극은 게이트 산화막 위에 도핑된 폴리실리콘(이하 폴리실리콘)층 및 실리사이드를 순차적으로 적층한 후 노광 및 식각 공정을 거쳐 도선 형태로 패터닝된다. 실리사이드층을 형성하는 이유는 실리사이드 층의 비저항이 낮아 게이트 전극의 도선 저항을 낮출 수 있기 때문이다.
상기 실리사이드층으로 사용되는 물질은 텅스텐 실리사이드(WSix)로서, WF6 및 SiH4 또는 WF6 및 SiH2Cl를 반응 가스로 사용하는 화학기상증착법(chemical vapor deposition)에 의해 형성되는 것이 일반적이다. 이때 텅스텐 실리사이드 형성 반응 중에 반응 가스인 WF6로부터 플로린(F, fluorine)이 생성되며, 이 플로린은 폴리실리콘의 결정립계를 따라 그 하부의 게이트 산화막까지 침투하게 된다. 이렇게 침투된 플로린은 게이트 산화막(SiO2)과 실리콘 기판의 계면에서 Si-O결합을 끊고 게이트 산화막의 두께를 증가시켜 문턱 전압(threshold voltage)의 이동이나 포화 전류의 감소와 같은 소자 특성상의 여러 문제점을 일으키는 원인으로 작용한다.
이러한 문제점을 해결하기 위하여 미국특허 5,364,803에는 텅스텐 실리사이드층과 폴리실리콘층 사이에 확산방지막으로서 반응성 스퍼터링법(reactive sputtering)에 의해 TiN층을 150Å ~ 1500Å 범위에서 형성하는 방법이 개시되어 있다. 그러나 이러한 반응성 스퍼터링법에 의해 증착된 TiN층은 주상조직(columnar structure)을 가지며 주상간의 계면이 플로린의 확산 경로로 작용할 수 있다는 점 에서 플로린의 확산 방지 효과에 한계가 있는 문제점이 있다.
따라서 본 발명은 상기와 같은 문제를 해결하기 위하여 안출된 것으로, 플로린 확산을 방지하기 위하여 종래의 폴리사이드 게이트에 있어 폴리실리콘층과 텅스텐 실리사이드층 사이에 비정질의 TiSiN층을 형성한 새로운 폴리사이드 게이트 전극의 제조에 관한 것이다.
상기 목적을 달성하기 위하여, 폴리실리콘층과 텅스텐 실리사이드층 사이에 형성되는 TiSiN은 MOCVD TiN을 형성한 후 상기 MOCVD TiN층 위로 SiH4 가스를 분사하는 방법에 의해 형성됨을 특징으로 한다. MOCVD TiN층은 TDMAT(Tetra Dimethyl Amino Titanium) 소스를 열분해하여 TiN층을 증착한 후 상기 TiN층을 H2/N2 플라즈마로 표면 처리하여 상기 TiN 층내에 포함된 C, H 같은 불순물을 제거하는 방법에 의해 형성된다.
이하 첨부된 도 1a 내지 도1e를 참조하여 본 발명을 상세히 설명한다. 도 1a에 도시된 것과 같이 실리콘 웨이퍼(1)상에 게이트 산화막(2) 및 폴리실리콘층(3)을 차례로 형성한다. 다음 도 1b에 나타난 것과 같이 DMAT(Tetra Dimethyl Amino Titanium)를 챔버내로 도입하여 상기 웨이퍼상에서 열분해시킴으로써 TiN(4)층을 형성한다. 이때 웨이퍼는 300℃ ~ 500℃ 온도 범위로 유지하고, 챔버내 작업압력은 1 Torr ~ 10 Torr 범위를 유지한다. 이렇게 열분해에 의해서 형성된 TiN층은 비정질 구조로서 소스인 TDMAT로부터 기인하는 C 또는 O 등을 다량 포함하고 있어 높은 비저항을 갖는다. 이러한 C또는 O와 같은 불순물을 제거하기 위하여 도 1c에 나타나 있는 것과 같이 H2/N2 가스 플라즈마(5)를 이용하여 플라즈마 처리를 수행하게 된다. 여기서 플라즈마 처리란 H2/N2 가스를 플라즈마화 한 후 웨이퍼쪽에 음의 바이어스를 인가하여 플라즈마 내의 H+, N2 + 같은 양이온(6)을 TiN층으로 입사시키는 처리를 말한다. 입사되는 이온은 높은 운동에너지를 가지고 있으며, 이러한 이온들이 TiN층과 충돌하면서 TiN 층 내부에 존재하던 C, O와 같은 불순물의 함량이 현저하게 감소하게 되고, 일로 인해 TiN층의 비저항도 현저하게 감소된다. 이때 플라즈마를 발생 및 유지시키기 위하여 인가되는 파워는 500W ~ 1000W 범위 내이다. 한편 플라즈마 처리로 인하여 비정질의 미세조직은 미세한 결정립으로 구성된 결정질의 TiN으로 천이하게 된다. 이러한 MOCVD TiN층의 형성 순서, 즉 TDMAT의 열분해 단계 및 N2/H2 플라즈마 처리 단계를 하나의 단위로 하여 복수회를 반복할 수도 있으며, 이렇게 반복되는 횟수를 증가함으로써 TiN층의 두께를 증가시킬 수 있다. 예를 들어 열분해/플라즈마 처리 1회에 TiN층이 30Å형성된다면, 이를 반복하여 2회 실시하는 경우 총 60Å두께를 가진 TiN층을 형성할 수 있다. TiN층의 두께는 상기와 같은 방법에 의해 30Å~ 500Å형성할 수 있다.
전술한 방법에 의해 플라즈마 처리된 TiN층이 형성된 후에는 도 1d에 도시된 것과 같이 TiN층 위로 SiH4 가스(8)를 분사함으로써 TiSiN층(9)을 형성한다. 이때 웨이퍼의 온도는 300℃ ~ 500℃ 온도 범위를 유지하며, SiH4 가스는 10 sccm ~ 5000sccm의 유량 범위에서 20 ~ 360초 동안 분사한다. 이때 챔버내 작업압력이 지나치게 작으면 TiSiN을 효과적으로 발생시킬 수 없으며 지나치게 높을 경우에는 파티클(particle)의 발생가능성이 높아지므로, 챔버 압력은 0.1 Torr ~ 10 Torr 범위가 바람직하다. TiSiN층의 형성은 분사되는 SiH4 조건에 따라 TiN층 전부가 TiSiN층이 될 수도 있으며 경우에 따라서는 TiN층의 상부에만 TiSiN층이 형성될 수도 있는 바, 형성된 TiSiN층은 SiH4가 분사되기 전의 TiN층의 두께 범위인 30Å∼500Å두께 범위를 가진다. 이러한 SiH4 분사 처리로 형성된 TiSiN층은 비정질의 구조를 가지게 되며 이러한 비정질 구조는 플로린의 확산 경로가 되는 결정립계가 존재하지 않아 탁월한 확산방지능력을 가지게 된다. 도 2a 및 도 2b에는 MOCVD TiN의 SiH4 분사 전후를 단면 TEM으로 관찰한 결과를 나타내었는 바, 도 2a에는 SiH4 분사전 미세한 결정질의 TiN이 나타나 있고, 도 2b에는 SiH4 분사후 그 상층부에 생성된 비정질의 TiSiN(검은 부분)이 나타나 있다.
다음 도 1e에 나타난 것과 같이 WF6 기체와 SiH4 기체를 이용한 CVD법에 의해서 텅스텐 실리사이드(10)를 증착한다.
TiSiN이 폴리 실리콘층의 상부에 형성되어 있음으로 인하여 텅스텐 실리사이드의 증착시 발생되는 플로린이 게이트 산화막쪽으로 침투하는 것을 억제함으로써 플로린에 의한 게이트 산화막의 열화를 방지한다.
Claims (5)
- 웨이퍼 기판상에 게이트 산화막을 형성하는 단계와,상기 게이트 산화막상에 폴리실리콘층을 형성하는 단계와,상기 폴리실리콘층상에 TiSiN층을 비정질층으로 형성하는 단계와,상기 TiSiN층상에 텅스텐 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법.
- 삭제
- 제 1항에 있어서, 상기 TiSiN층은TDMAT 소스를 열분해 시켜 TiN층을 형성하는 단계와,N2 및 H2 플라즈마를 이용하여 상기 형성된 TiN층을 플라즈마 처리하는 단계 및상기 플라즈마 처리된 TiN층으로 SiH4 기체를 분사시키는 단계를 포함하는 것을 특징으로 하는 게이트 전극 형성 방법.
- 제 3항에 있어서, 상기 TiSiN층의 두께는 30Å~ 500Å 것을 특징으로 하는 게이트 전극 형성 방법.
- 제 3항에 있어서, 상기 SiH4 분사시 웨이퍼의 온도는 300℃ ~ 500℃ 범위이며, 작업 압력은 0.1 Torr ~ 10Torr 범위인 것을 특징으로 하는 게이트 전극 형성 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060082226A KR100800647B1 (ko) | 2006-08-29 | 2006-08-29 | 반도체 소자의 게이트 전극 형성 방법 |
| US11/844,737 US20080054381A1 (en) | 2006-08-29 | 2007-08-24 | Gate electrode of semiconductor device and method of forming same |
| CN2007101420984A CN101136328B (zh) | 2006-08-29 | 2007-08-27 | 半导体器件的栅极及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060082226A KR100800647B1 (ko) | 2006-08-29 | 2006-08-29 | 반도체 소자의 게이트 전극 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100800647B1 true KR100800647B1 (ko) | 2008-02-01 |
Family
ID=39150305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060082226A KR100800647B1 (ko) | 2006-08-29 | 2006-08-29 | 반도체 소자의 게이트 전극 형성 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20080054381A1 (ko) |
| KR (1) | KR100800647B1 (ko) |
| CN (1) | CN101136328B (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8847300B2 (en) | 2009-05-08 | 2014-09-30 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102023257B (zh) * | 2009-09-15 | 2013-05-01 | 中芯国际集成电路制造(上海)有限公司 | 用于检测淹没式等离子枪工作状况的半导体器件及方法 |
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