KR100920038B1 - 반도체 소자의 게이트 및 그의 형성방법 - Google Patents

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Abstract

반도체 소자의 게이트는, 반도체 기판 상에 형성된 게이트절연막; 상기 게이트절연막 상에 형성된 도핑된 폴리실리콘막; 상기 도핑된 폴리실리콘막 상에 형성되며, 표면이 산소 스터핑(Stuffing) 처리된 제1확산방지막; 상기 제1확산방지막 상에 형성된 비정질 금속의 제2확산방지막; 상기 제2확산방지막 상에 형성된 제3확산방지막; 상기 제3확산방지막 상에 형성된 게이트도전막; 및 상기 게이트도전막 상에 형성된 하드마스크막;을 포함한다.

Description

반도체 소자의 게이트 및 그의 형성방법{GATE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 소자의 게이트를 설명하기 위한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100, 200 : 반도체 기판 110, 210 : 게이트절연막
120, 220 : 도핑된 폴리실리콘막 124, 224 : Ti막
125, 225 : TiN막 125a, 225a : 스터핑된 TiN막
130 : 제1확산방지막 140, 240 : 제2확산방지막
150, 250 : 제3확산방지막 160, 260 : 게이트도전막
162, 262 : 질화막 164, 264 : 텅스텐막
170, 270 : 하드마스크막 180, 280 : 게이트
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 텅스텐 게이트의 낮은 저항을 유지하면서, P+ 폴리 게이트 형성시 보론 침투 현상을 억제할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 도전막으로서 통상 폴리실리콘막과 W막을 사용해왔다. 이것은 상기 W막이 게이트의 낮은 저항을 확보할 수 있고, 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 보론(B) 등의 도펀트(Dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
그리고, 씨모스(CMOS) 소자는 엔모스(NMOS)와 피모스(PMOS) 영역에서 모두 n+ 폴리실리콘 게이트를 형성하여 왔는데, 이 경우, 엔모스 소자는 표면 채널(Surface Channel) 특성을 갖는 반면, 피모스 소자는 카운트 도핑(Count Doping)에 의해 매몰 채널(Buried Channel) 특성을 갖는다.
한편, 반도체 소자의 고집적화 추세에 따라 게이트 전극의 폭, 예컨대, 게이트의 반-피치(Half-Pitch)가 100nm 이하로 좁아지게 되면, 표면 채널 특성을 갖는 엔모스 소자와 달리 피모스 소자는 매몰 채널 특성에 의해 단채널효과(Short Channel Effect)가 심화된다는 단점이 있다.
이에 따라, 근래에는 엔모스 영역에는 인(P)이 도핑된 n+ 폴리 게이트를, 그리고, 피모스 영역에는 보론(B)이 도핑된 p+ 폴리 게이트를 형성하는 듀얼 폴리 게이트(Dual Poly gate) 형성방법이 이용되고 있으며, 이러한 듀얼 폴리 게이트 형성방법의 경우, 엔모스 및 피모스 소자 모두 표면 채널 특성을 가지므로 상기 매몰 채널로 인한 단점이 해결된다.
그러나, 종래의 듀얼 폴리 게이트의 경우에는, p+ 폴리 게이트의 형성시 보론이 p+ 폴리실리콘막 상부의 베리어막이나 하부의 채널로 빠르게 확산된다. 이러한 보론의 확산 중 p+ 폴리실리콘막 하부로의 확산은 게이트절연막 표면을 질화처리함으로써 어느 정도 해소할 수 있으나, p+ 폴리실리콘막 상부로 보론이 확산됨에 따라 발생하는 폴리실리콘 결핍의 영향을 해결할 수 있는 뚜렷한 방법은 현재 없는 실정이다.
따라서, 신뢰성 있는 듀얼 폴리 게이트를 형성하기 하기 위해서는 적절한 베리어막에 대한 선정이 매우 중요하다.
상기 듀얼 폴리 게이트에서 베리어막은, 첫째, 상부의 W막의 확산을 방지할 수 있는 우수한 확산방지막(Diffusion Barrier) 특성을 가져야 하고, 둘째, 하부의 p+ 폴리실리콘막으로부터 보론의 확산을 방지하는 우수한 확산방지막 특성을 가져야 하며, 셋째, 콘택 저항의 증가를 유발하는 계면절연막의 형성을 방지할 수 열적 안 정성을 가지며, 넷째, 베리어막 상부에서 성장되는 W막의 결정립(Grain) 크기를 증가시켜 게이트의 저항을 감소시키는 역할을 수행할 수 있어야 한다.
일반적으로, 도전막으로서 폴리실리콘막과 W막을 사용하는 게이트는 게이트절연막 상에 도핑된 폴리실리콘막을 형성한 후, 베리어막으로서 WNx막을 형성한 다음, W막을 형성함으로써 형성된다.
하지만, 600℃ 이상의 온도에서 W-Si-N의 3원계 상태도를 보면, WN과 Si사이에는 접속선(Tie Line)이 존재하지 않으며, WN과 Si이 반응하여 W과 Si3N4가 형성되고, W은 다시 Si과 반응하여 WSi2가 형성됨을 보여준다. 이러한 계면반응으로 인해 SiNx라는 계면절연막이 형성되어, 계면저항을 증가된다.
이에, 상기 WN와 Si과의 계면반응을 억제하기 위해 WN와 Si 사이에 WSix, Ti, Ti/TiN 등을 형성하는 방법이 제안된 바 있으나, WSix를 형성하는 경우에는 W 게이트의 낮은 저항을 유지할 수 있는 반면에, 보론의 확산으로 인해 발생된 계면절연막때문에 콘택 저항이 증가된다는 단점이 있으며, Ti나 Ti/TiN을 형성하는 경우에는 보론에 대한 확산방지막 특성도 충분치 못할 뿐만 아니라, 결정질로 증착되는 Ti/TiN 혹은 Ti 위에 증착된 WN의 결정화로 인해 상부에 증착되는 W의 결정립 크기가 작아져서 W 게이트 자체의 저항이 증가하여, W 게이트의 장점인 낮은 저항을 유지할 수 없다는 다른 단점이 있다.
따라서, 본 발명은 텅스텐막을 사용하는 듀얼 폴리 게이트의 형성시 텅스텐 게이트의 낮은 저항을 유지하면서, P+ 폴리 게이트 형성시 보론 침투 현상을 억제할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 게이트는, 반도체 기판 상에 형성된 게이트절연막; 상기 게이트절연막 상에 형성된 도핑된 폴리실리콘막; 상기 도핑된 폴리실리콘막 상에 형성되며, 표면이 산소 스터핑(Stuffing) 처리된 제1확산방지막; 상기 제1확산방지막 상에 형성된 비정질 금속의 제2확산방지막; 상기 제2확산방지막 상에 형성된 제3확산방지막; 상기 제3확산방지막 상에 형성된 게이트도전막; 및 상기 게이트도전막 상에 형성된 하드마스크막;을 포함한다.
상기 제1확산방지막은 Ti/TiN막, Ta/TaN막 및 W/WN막 중 어느 하나이다.
상기 제2확산방지막은 Ti, Ru, Cr, Al, Hf, Ta, Nb, Zr, Ta, Ir 및 V 중 어느 하나이며, 1∼10㎚의 두께를 갖는다.
상기 제3확산방지막은 WN막이며, 3∼10㎚의 두께를 갖는다.
상기 게이트도전막은 W막, 또는, Cu막이다.
다른 실시예에 있어서, 반도체 소자의 게이트 형성방법은, 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 도핑된 폴리실리콘막을 형성하는 단계; 상기 도핑된 폴리실리콘막 상에 제1확산방지막을 형성하는 단계; 상기 제1확산방지막의 표면을 제1확산방지막 내에 산소가 충진되도록 스터핑(Stuffing) 처리하는 단계; 상기 스터핑 처리된 제1확산방지막 상에 비정질 금속 막으로 제2확산방지막을 형성하는 단계; 상기 제2확산방지막 상에 제3확산방지막을 형성하는 단계; 상기 제3확산방지막 상에 게이트도전막과 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 게이트도전막, 제3확산방지막, 제2확산방지막, 제1확산방지막, 도핑된 폴리실리콘막 및 게이트절연막을 차례로 식각하는 단계;를 포함한다.
상기 게이트절연막을 형성하는 단계는, 반도체 기판 상에 실리콘산화막을 형성하는 단계; 및 상기 실리콘산화막을 질화 처리하여 실리콘질화산화막으로 전환시키는 단계;를 포함한다.
상기 실리콘산화막은 SiO2막으로 형성하며, 상기 실리콘질화산화막은 SiOxNy막으로 형성한다.
상기 제1확산방지막은 Ti/TiN막, Ta/TaN막 및 W/WN막 중 어느 하나로 형성한다.
상기 제1확산방지막을 형성하는 단계는, 상기 도핑된 폴리실리콘막 상에 스퍼터링(Sputtering) 방식을 통해 1∼5㎚ 두께의 Ti막을 형성하는 단계; 및 상기 Ti막 상에 Ar/N2 플라즈마를 이용하여 2∼15㎚ 두께의 TiN막을 형성하는 단계;를 포함한다.
상기 Ti막은 -10∼-0.5kV의 바이어스 파워를 사용하여 Ar 플라즈마를 형성한 후, 2∼20mTorr의 압력에서 형성한다.
상기 TiN막은 -10∼-0.5kV의 바이어스 파워를 사용하여 Ar/N2 플라즈마를 형 성한 후, 2∼20mTorr의 압력에서 형성한다.
상기 제1확산방지막의 스터핑 처리는, 제1확산방지막이 형성된 기판 결과물을 공기 중에 1∼100분 동안 노출시키는 방식으로 수행한다.
상기 제1확산방지막의 스터핑 처리는, 제1확산방지막이 형성된 기판 결과물을 N2/O2 분위기의 퍼니스(Furnace)에서 열처리하는 방식으로 수행한다.
상기 퍼니스에서의 열처리는 퍼니스 내로 0.01∼1slm의 O2와 10∼100slm의 N2를 플로우시킨 후, 300∼600℃의 온도에서 10∼100분 동안 수행한다.
상기 제1확산방지막의 스터핑 처리는, 제1확산방지막이 형성된 기판 결과물을 5∼60초 동안 Ar/O2 플라즈마 처리하는 방식으로 수행한다.
상기 Ar/O2 플라즈마는 상기 제1확산방지막의 스터핑 처리가 수행되는 챔버가 아닌 다른 챔버에서 형성된 후, 제1확산방지막의 스터핑 처리가 수행되는 챔버 내로 공급된다.
상기 제2확산방지막은 Ti, Ru, Al, Hf, Ta, Nb, Zr, Ir 및 V 중 어느 하나로 형성한다.
상기 제2확산방지막은 스퍼터링 방식을 통해 1∼10nm의 두께로 형성한다.
상기 제2확산방지막은 -10∼-0.5kV의 바이어스 파워를 사용하여 Ar 플라즈마를 형성한 후, 2∼20mTorr의 압력에서 형성한다.
상기 제2확산방지막은 -100∼-2kV의 바이어스 파워를 사용하여 1∼50mTorr의 압력에서 이온화 스퍼터링 방식을 통해 형성한다.
상기 제2확산방지막을 형성하는 단계 후, 그리고, 상기 제3확산방지막을 형성하는 단계 전, 상기 제2확산방지막이 형성된 기판 결과물을 인-시튜(In-Situ)나 공기 중에 1∼9분 동안 노출시키는 단계;를 더 포함한다.
상기 제3확산방지막은 WN막으로 형성한다.
상기 WN막은 Ar/N2 플라즈마를 이용하여 반응성 스퍼터링 방식을 통해 3∼10nm의 두께로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
본 발명은, 텅스텐막을 적용하는 듀얼 폴리 게이트의 형성방법에 있어서, 제1확산방지막으로서 Ti막과 TiN막을 증착한 다음, 상기 TiN막의 결정입계에 산소를 충진시키는 스터핑(Stuffing) 처리를 수행한다. 그리고 나서, 상기 TiN막 상에 제2확산방지막으로서 비정질 금속막을 증착한 후, 상기 제2확산방지막 상에 제3확산방지막으로서 WN막을 증착한 다음, W막과 하드마스크막을 차례로 증착하여 게이트를 형성한다.
이렇게 하면, 상기 제2확산방지막이 후속 열처리 과정 중에 TiN막의 결정입계 내에 충진된 산소와 반응하여 상기 결정입계 내에 금속산화물을 형성함으로써, 상기 TiN막을 통해 보론이 확산되는 것을 방지할 수 있다.
그리고, 상기 제2확산방지막은 TiN막이나 WN막보다도 저항이 낮은 막으로 형성함으로써 게이트 전체의 저항에 미치는 영향을 최소화하였으므로, 낮은 게이트 저항을 확보할 수 있다.
또한, 본 발명은 상기 제2확산방지막을 기판에 바이어스 파워(Bias Power)를 가하는 이온화 PVD(Physical Vapor Deposition) 방식을 통해 증착함으로써 비정질의 박막 금속층을 형성할 수 있고, 후속으로 증착되는 WN막 또한 비정질층으로 증착할 수 있으며, 이를 통해, 결정립의 크기가 큰 W막을 증착할 수 있으므로 낮은 게이트 저항을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 게이트를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 게이트(180)는 반도체 기판(100) 상에 형성된 게이트절연막(110), 상기 게이트절연막(110) 상에 형성된 도핑된 폴리실리콘막(120), 상기 도핑된 폴리실리콘막(120) 상에 형성되며, 표면이 산소 스터핑(Stuffing) 처리된 제1확산방지막(130), 상기 제1확산방지막(130) 상에 형성된 비정질 금속의 제2확산방지막(140); 상기 제2확산방지막(140) 상에 형성된 제3확산방지막(150), 상기 제3확산방지막(150) 상에 형성된 게이트도전막(160) 및 상기 게이트도전막(160) 상에 형성된 하드마스크막(170)을 포함한다.
이때, 상기 제1확산방지막(130)은 Ti/TiN막, Ta/TaN막 및 W/WN막 중 어느 하나, 바람직하게는, Ti막(124)/스터핑된 TiN막(125a)이고, 상기 제2확산방지막(140)은 Ti, Ru, Cr, Al, Hf, Ta, Nb, Zr, Ta, Ir 및 V 중 어느 하나이고, 1∼10㎚의 두께를 가지며, 상기 제3확산방지막(150)은 비정질의 WN막이며, 3∼10㎚의 두께를 갖는다. 또한, 상기 게이트도전막(160)은 W막, 또는, Cu막이며, 상기 하드마스크막(170)은 질화막(162)과 텅스텐막(164)의 적층막 구조를 갖는다.
여기서, 본 발명은 상기 제2확산방지막(140)으로서 형성된 비정질 금속막이 상기 TiN막(125a)을 통해 보론이 확산되는 것을 방지하는 역할을 한다. 또한, 상기 제2확산방지막(140)은 이온화 PVD(Physical Vapor Deposition) 방식을 통해 비정질로 증착됨으로써 후속으로 증착되는 제3확산방지막(150) 또한 비정질로 증착되며, 이를 통해, 결정립의 크기가 큰 게이트도전막(160)을 증착할 수 있으므로 낮은 게이트(180) 저항을 확보할 수 있다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 게이트절연막(210)을 형성한다. 이때, 게이트절연막(210)은 상기 기판(200) 상에 SiO2막을 증착한 후, 상기 SiO2막을 질화 처리하여 SiOxNy막으로 전환시키는 방법으로 형성한다.
도 2b를 참조하면, 상기 게이트절연막(210) 상에 P형 및 N형으로 도핑된 폴리실리콘막(220)을 형성한다. 즉, 기판(200)의 엔모스 형성 영역에는 N+ 폴리실리콘막을 형성하며, 피모스 형성 영역에는 P+ 폴리실리콘막이 형성한다.
도 2c를 참조하면, 상기 도핑된 폴리실리콘막(220) 상에 제1확산방지막(230)을 형성한다. 상기 제1확산방지막은 Ti/TiN막(224,225), Ta/TaN막 및 W/WN막 중 어 느 하나로, 바람직하게는, Ti/TiN막(224,225)으로 형성한다.
여기서, 상기 제1확산방지막(230)으로서 Ti/TiN막(224,225)을 형성하는 경우에는, 먼저, 상기 도핑된 폴리실리콘막(220) 상에 스퍼터링(Sputtering) 방식을 통해 1∼5㎚ 정도 두께의 Ti막(224)을 형성한 후, 및 상기 Ti막(224) 상에 Ar/N2 플라즈마를 이용하여 2∼15㎚ 정도 두께의 TiN막(225)을 형성하는 방법으로 수행한다.
이때, 상기 Ti막(224)은 -10∼-0.5kV 정도의 바이어스(Bias) 파워를 사용하여 Ar 플라즈마를 형성한 후, 2∼20mTorr 정도의 압력에서 형성하며, 상기 TiN막(225)은 -10∼-0.5kV 정도의 바이어스 파워를 사용하여 Ar/N2 플라즈마를 형성한 다음, 2∼20mTorr 정도의 압력에서 형성한다.
도 2d를 참조하면, 상기 제1확산방지막(230)이 형성된 기판(200) 결과물에 대해 상기 TiN막(225) 내에 산소가 충진되도록 스터핑(Stuffing) 처리한다. 상기 스터핑 처리는 제1확산방지막(230)이 형성된 기판(200) 결과물을 N2/O2 분위기의 퍼니스(Furnace)에서 열처리하는 방식으로 수행함이 바람직하며, 상기 퍼니스에서의 열처리는 퍼니스 내로 0.01∼1slm 정도의 O2와 10∼100slm 정도의 N2를 플로우시킨 후, 300∼600℃ 정도의 온도에서 10∼100분 정도 동안 수행한다.
상기 스터핑 처리는 제1확산방지막(230)이 형성된 기판(200) 결과물을 공기 중에 1∼100분 정도 동안 노출시키는 방식으로 수행하는 것도 가능하며, 또한, 제1확산방지막(230)이 형성된 기판(200) 결과물을 5∼60초 정도동안 Ar/O2 플라즈마 처 리하는 방식으로 수행하는 것도 가능하다. 이때, 상기 Ar/O2 플라즈마는 스터핑 처리가 수행되는 챔버가 아닌 다른 챔버에서 형성된 후, 스터핑 처리가 수행되는 챔버 내로 공급된다.
여기서, 상기 스터핑 처리를 통해 제1확산방지막(230)의 TiN막(225) 결정입계(Grain Boundary)에는 산소가 충진된다.
도 2e를 참조하면, 상기 스터핑 처리가 수행된 기판(200)을 스퍼터링 챔버로 옮긴 후, 스터칭 처리된 TiN막(225a) 상에 스퍼터링 방식을 통해 Ti, Ru, Al, Hf, Ta, Nb, Zr, Ir 및 V 중 어느 하나의 금속막으로 1∼10nm 정도 두께의 제2확산방지막(240)을 형성한다.
상기 제2확산방지막(240)은 -10∼-0.5kV 정도의 바이어스 파워를 사용하여 Ar 플라즈마를 형성한 후, 2∼20mTorr 정도의 압력에서 형성하는 것도 가능하며, 또한, -100∼-2kV 정도의 바이어스 파워를 사용하여 1∼50mTorr 정도의 압력에서 이온화 스퍼터링 방식을 통해 형성하는 것도 가능하다.
여기서, 상기 제2확산방지막(240)은 TiN막이나 WN막보다도 저항이 낮은 막으로 형성되므로 게이트 전체의 저항에 미치는 영향을 최소화하였으며, 따라서, 낮은 게이트 저항을 확보할 수 있다.
또한, 상기 제2확산방지막(240)은 기판에 바이어스 파워(Bias Power)를 가하는 이온화 PVD(Physical Vapor Deposition) 방식을 통해 증착됨으로써 비정질의 박막 금속층으로 형성되고, 후속으로 증착되는 제3확산방지막 또한 비정질층으로 증 착되며, 이를 통해, 결정립의 크기가 큰 게이트도전막을 증착할 수 있으므로 낮은 게이트 저항을 확보할 수 있다.
계속해서, 상기 제2확산방지막(240)을 형성한 다음, 기판(200) 결과물을 인-시튜(In-Situ)나 공기 중에 1∼9분 정도 동안 노출시킴이 바람직하다.
도 2f를 참조하면, 상기 제2확산방지막(240) 상에 비정질의 WN막으로 제3확산방지막(250)을 형성한다. 상기 제3확산방지막(250)은 Ar/N2 플라즈마를 이용하여 반응성 스퍼터링 방식을 통해 3∼10nm 정도의 두께로 형성한다.
도 2g를 참조하면, 상기 제3확산방지막(250) 상에 게이트도전막(260)과 하드마스크막(270)을 차례로 형성한다. 상기 게이트도전막(260)은 W막이나 Cu막으로 형성하며, 상기 하드마스크막(270)은 질화막(262)과 W막(264)의 적층막 구조로 형성한다.
도 2h를 참조하면, 상기 하드마스크막(270), 게이트도전막(260), 제3확산방지막(250), 제2확산방지막(240), 제1확산방지막(230), 도핑된 폴리실리콘막(220) 및 게이트절연막(210)을 차례로 식각하여 본 발명의 게이트(280)를 형성한다.
여기서, 본 발명은 스터핑 처리를 통해 TiN막(225) 내에 산소를 충진시켜 후속 열처리 과정 중에 스터핑된 TiN막(225a)의 내에 충진된 산소가 상기 제2확산방지막(240)과 반응하여 TiN막(225a)의 결정입계 내에 금속산화물이 형성되므로, 상기 TiN막(225a)을 통해 보론이 확산되는 것을 방지할 수 있다.
또한, 본 발명은 상기 제2확산방지막(240)을 TiN막이나 WN막보다도 저항이 낮은 막으로 형성함으로써 게이트(280) 전체의 저항에 미치는 영향을 최소화하였으므로, 낮은 게이트(280) 저항을 확보할 수 있다.
게다가, 본 발명은 상기 제2확산방지막(240)을 기판(200)에 바이어스 파워를 가하는 이온화 PVD 방식을 통해 증착함으로써 비정질의 박막 금속층을 형성할 수 있고, 후속으로 증착되는 제3확산방지막(250)막 또한 비정질층으로 증착할 수 있으며, 이를 통해, 결정립의 크기가 큰 게이트도전막(260)을 증착할 수 있으므로 낮은 게이트(280) 저항을 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 텅스텐막을 적용하는 듀얼 폴리 게이트의 형성방법에 있어서, 확산방지막으로서 Ti막과 산소가 스터핑(Stuffing)된 TiN막 및 비정질 금속막을 증착함으로써 상기 TiN막을 통한 보론의 확산을 방지할 수 있다.
또한, 본 발명은 상기 비정질 금속막을 이온화 PVD 방식을 통해 증착함으로써 결정립의 크기가 큰 W막을 증착할 수 있으므로 텅스텐 게이트의 낮은 저항을 확보할 수 있다.

Claims (24)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 도핑된 폴리실리콘막을 형성하는 단계;
    상기 도핑된 폴리실리콘막 상에 제1확산방지막을 형성하는 단계;
    상기 제1확산방지막의 표면을 제1확산방지막 내에 산소가 충진되도록 스터핑(Stuffing) 처리하는 단계;
    상기 스터핑 처리된 제1확산방지막 상에 비정질 금속막으로 제2확산방지막을 형성하는 단계;
    상기 제2확산방지막 상에 비정질의 제3확산방지막을 형성하는 단계;
    상기 제3확산방지막 상에 게이트도전막과 하드마스크막을 차례로 형성하는 단계; 및
    상기 하드마스크막, 게이트도전막, 제3확산방지막, 제2확산방지막, 제1확산방지막, 도핑된 폴리실리콘막 및 게이트절연막을 차례로 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  7. 제 6 항에 있어서,
    상기 게이트절연막을 형성하는 단계는,
    반도체 기판 상에 실리콘산화막을 형성하는 단계; 및
    상기 실리콘산화막을 질화 처리하여 실리콘질화산화막으로 전환시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  8. 제 7 항에 있어서,
    상기 실리콘산화막은 SiO2막으로 형성하며, 상기 실리콘질화산화막은 SiOxNy막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  9. 제 6 항에 있어서,
    상기 제1확산방지막은 Ti/TiN막, Ta/TaN막 및 W/WN막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  10. 제 6 항에 있어서,
    상기 제1확산방지막을 형성하는 단계는,
    상기 도핑된 폴리실리콘막 상에 스퍼터링(Sputtering) 방식을 통해 1∼5㎚ 두께의 Ti막을 형성하는 단계; 및
    상기 Ti막 상에 Ar/N2 플라즈마를 이용하여 2∼15㎚ 두께의 TiN막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  11. 제 10 항에 있어서,
    상기 Ti막은 -10∼-0.5kV의 바이어스 파워를 사용하여 Ar 플라즈마를 형성한 후, 2∼20mTorr의 압력에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  12. 제 10 항에 있어서,
    상기 TiN막은 -10∼-0.5kV의 바이어스 파워를 사용하여 Ar/N2 플라즈마를 형성한 후, 2∼20mTorr의 압력에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  13. 제 6 항에 있어서,
    상기 제1확산방지막의 스터핑 처리는, 제1확산방지막이 형성된 기판 결과물을 공기 중에 1∼100분 동안 노출시키는 방식으로 수행하는 것을 특징으로 하는 반 도체 소자의 게이트 형성방법.
  14. 제 6 항에 있어서,
    상기 제1확산방지막의 스터핑 처리는, 제1확산방지막이 형성된 기판 결과물을 N2/O2 분위기의 퍼니스(Furnace)에서 열처리하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  15. 제 14 항에 있어서,
    상기 퍼니스에서의 열처리는 퍼니스 내로 0.01∼1slm의 O2와 10∼100slm의 N2를 플로우시킨 후, 300∼600℃의 온도에서 10∼100분 동안 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  16. 제 6 항에 있어서,
    상기 제1확산방지막의 스터핑 처리는, 제1확산방지막이 형성된 기판 결과물을 5∼60초 동안 Ar/O2 플라즈마 처리하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  17. 제 16 항에 있어서,
    상기 Ar/O2 플라즈마는 상기 제1확산방지막의 스터핑 처리가 수행되는 챔버가 아닌 다른 챔버에서 형성된 후, 제1확산방지막의 스터핑 처리가 수행되는 챔버 내로 공급되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  18. 제 6 항에 있어서,
    상기 제2확산방지막은 Ti, Ru, Al, Hf, Ta, Nb, Zr, Ir 및 V 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  19. 제 6 항에 있어서,
    상기 제2확산방지막은 스퍼터링 방식을 통해 1∼10nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  20. 제 6 항에 있어서,
    상기 제2확산방지막은 -10∼-0.5kV의 바이어스 파워를 사용하여 Ar 플라즈마를 형성한 후, 2∼20mTorr의 압력에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  21. 제 6 항에 있어서,
    상기 제2확산방지막은 -100∼-2kV의 바이어스 파워를 사용하여 1∼50mTorr의 압력에서 이온화 스퍼터링 방식을 통해 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  22. 제 6 항에 있어서,
    상기 제2확산방지막을 형성하는 단계 후, 그리고, 상기 제3확산방지막을 형성하는 단계 전,
    상기 제2확산방지막이 형성된 기판 결과물을 인-시튜(In-Situ)나 공기 중에 1∼9분 동안 노출시키는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  23. 제 6 항에 있어서,
    상기 제3확산방지막은 WN막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  24. 제 23 항에 있어서,
    상기 WN막은 Ar/N2 플라즈마를 이용하여 반응성 스퍼터링 방식을 통해 3∼10nm의 두께로 형성하는 것을 특징으로 하는 반도체 소자이 게이트 형성방법.
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