KR20070081265A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 하부구조물이 형성된 반도체 기판 상에 층간절연막을 형성하는 제1단계와, 상기 층간절연막을 식각하여 하부구조물을 노출시키는 콘택홀을 형성하는 제2단계와, 상기 콘택홀 표면 및 층간절연막 상에 비정질 실리콘막을 형성하는 제3단계와, 상기 비정질 실리콘막이 형성된 기판 결과물에 텅스텐의 소오스가스를 플로우시켜서 비정질 실리콘막에 의해 텅스텐의 소오스가스가 환원되도록 하여 텅스텐 오믹층을 형성하는 제4단계와, 상기 텅스텐 오믹층 상에 콘택홀을 매립하도록 금속막을 형성하는 제5단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1 및 도 2는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면사진.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 4 및 도 5는 본 발명의 실시예에 따라 형성한 반도체 소자의 단면사진.

* 도면의 주요부분에 대한 부호의 설명 *

300 : 반도체 기판 310 : 접합영역

320 : 게이트 330 : 층간절연막

340 : 비정질 실리콘막 350 : 텅스텐 오믹층

360 : 금속막 H : 콘택홀

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 접합영역과 같은 실리콘 재질의 하부구조물과 그와 접하는 플러그 및 배선용 금속막 간의 콘택 특성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.

주지된 바와 같이, 반도체 소자의 전기적 연결 통로를 제공하는 콘택홀의 매립 플러그 물질을 비롯한 금속배선의 재료로서 전기 전도도가 매우 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 알루미늄 보다 전기 전도도가 더 우수한 구리(Cu)를 이용하려는 연구가 진행되고 있다.

여기서, 금속막을 콘택 플러그 물질로 적용하는 경우, 금속막과 실리콘막간의 오믹 접촉(ohmic contact)을 위한 오믹층이 금속막과 실리콘막 사이에 개제되어야 한다.

종래에는, 상기 오믹층 물질로서 PVD(Physical Vaporization Deposition) 공정에 의한 티타늄막(Ti)이 사용되어 왔으나, 최근 고집적화로 콘택홀의 크기가 0.25㎛(직경) 이하로 감소함에 따라 상기 종래의 PVD 공정으로는 미세한 콘택홀 내부를 오믹층으로 피복하기가 어려워지게 되었다. 이에, 최근에는 단차피복성(step coverage)이 우수한 PE-CVD(Plasma Enhanced Chemical Vapor Deposition), LTS(Long Throw Sputtering) 또는 IMP(Ionized Metal Plasma) 공정 등으로 티타늄 재질의 오믹층을 형성하고 있다.

그러나, 상기 PE-CVD 공정을 이용해 티타늄 오믹층을 형성할 경우, 오믹층 내의 염소와 같은 불순물 함량을 줄여주기 위해 600℃ 이상의 고온 열공정이 요구되는데, 이렇게 고온에서 오믹층을 형성하는 경우, 접합영역(소오스/드레인영역)과 같은 실리콘 재질의 하부구조물과 티타늄막 간의 급격한 반응이 유발되어 하부구조물과 오믹층 사이에 불균일한 두께의 실리사이드막(TiSix)이 발생하고, 하부구조물과 오믹층 사이의 계면 상태가 불량해진다. 그 결과, 접합영역의 두께가 감소하여 그 특성이 열화되고, 누설전류가 증가될 뿐만 아니라, 콘택 저항이 증가하고 지역에 따라 저항 값이 불균일해지는 등의 문제가 발생하게 된다.

도 1은 PE-CVD 공정으로 티타늄 오믹층을 형성하고, 상기 티타늄 오믹층 상에 금속 콘택 플러그를 형성한 반도체 소자의 단면사진으로서, 이를 참조하면, 티타늄 오믹층과 실리콘막(접합영역) 사이에 실리사이드막이 비교적 두꺼운 두께(200∼600Å)로 형성된 것을 확인할 수 있다.

한편, 상기 LTS 또는 IMP 공정을 이용해서 티타늄 오믹층을 형성할 경우, 종래 PVD 공정에 의한 그것 보다 단차피복성이 좋기는 하지만, 도 2에 나타난 바와 같이, 콘택홀 가장자리 부분에 증착되는 막의 두께가 콘택홀 중앙부 상에 증착되는 막의 두께 보다 상대적으로 얇기 때문에 전체적으로 균일한 두께의 오믹층을 형성하기 어렵고, 총 증착 두께가 두꺼워진다. 따라서, 앞서 설명한 PE-CVD 공정에서와 같이, 콘택 저항이 증가하고 지역에 따라 저항 값이 불균일해지는 문제가 발생된다.

상기한 바와 같은 종래의 문제점을 방지하기 위해, Ti의 소오스가스와 Si의 소오스가스 및 환원가스인 H2를 사용해서 실리사이드막을 비교적 균일한 두께로 형성시키는 오믹층 형성 기술이 제한되었으나(참증자료 : US 6,255,209 B1 2001), 이 경우, 반응성이 좋은 Si의 소오스가스와 Ti의 소오스가스 및 환원가스가 동시에 반응 챔버 내에 유입됨에 따라 기상에서 미립자가 다량 생성되어, 상기 다량의 미립자가 기판 상에 떨어져 브릿지(bridge) 및 오픈(open)성 불량을 유발한다는 문제점이 있다.

따라서, 미립자 발생의 문제가 유발되지 않으면서, 접합영역 상에 오믹층을 안정적으로 형성시킬 수 있는 기술이 요구되고 있다.

한편, 상기 티타늄 재질의 오믹층 대신에 텅스텐 재질의 오믹층을 형성하려는 연구가 진행되고 있으나, 이 경우에도, 접합영역의 두께 감소 및 실리사이드막의 발생에 의한 콘택 저항의 열화 문제가 유발되고 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, 미립자 발생, 불균일한 두께의 실리사이드막 발생 및 계면 불량의 문제점 없이 실리콘 기판 상에 안정적으로 금속 오믹층을 형성함으로써, 콘택 플러그 및 배선용 금속막과 실리콘 기판 간의 콘택 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 하부구조물이 형성된 반도체 기판 상에 층간절연막을 형성하는 제1단계; 상기 층간절연막을 식각하여 하부구조물을 노출시키는 콘택홀을 형성하는 제2단계; 상기 콘택홀 표면 및 층간절연막 상에 비정질 실리콘막을 형성하는 제3단계; 상기 비정질 실리콘막이 형성된 기판 결과물에 텅스텐의 소오스가스를 플로우시켜서 비정질 실리콘막에 의해 텅스텐의 소오스가스가 환원되도록 하여 텅스텐 오믹층을 형성하는 제4단계; 및 상기 텅스텐 오믹층 상에 콘택홀을 매립하도록 금속막을 형성하는 제5단계;를 포함한다.

여기서, 상기 제3단계와 제4단계는 반복 수행하여 다층 구조의 텅스텐 오믹층이 형성되도록 할 수도 있다.

상기 비정질 실리콘막은 280∼480℃ 온도에서 SiH4 또는 Si2H6를 소오스가스로 사용하고, H2를 반응가스로 사용하되, 상기 소오스가스와 반응가스를 교번적으로 플로우시켜 형성한다.

상기 텅스텐 오믹층은 200∼350℃ 온도에서 형성한다.

상기 제4단계 후, 그리고, 상기 제5단계 전, 또는, 상기 제5단계 후, 상기 텅스텐 오믹층이 형성된 기판 결과물을 450∼500℃ 온도에서 어닐링하는 단계를 더 포함한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 상기 제4단계 후, 그리고, 상기 제5단계 전, 상기 텅스텐 오믹층이 형성된 기판 결과물을 질소 또는 탄소를 포함한 플라즈마로 처리하여 텅스텐 오믹층 상에 WNx 또는 WCx 재질의 베리어막을 형성하는 단계를 더 포함한다.

상기 베리어막은 20∼400℃ 온도에서 형성한다.

상기 베리어막을 형성하는 단계 후, 그리고, 상기 제5단계 전, 또는, 상기 제5단계 후, 상기 텅스텐 오믹층 및 베리어막이 형성된 기판 결과물을 450∼500℃ 온도에서 어닐링하는 단계를 더 포함한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 간략히 설명하면 다음과 같다.

본 발명은 콘택을 형성하고자 하는 접합영역 상에 먼저 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막의 환원 반응을 통해 텅스텐 재질의 오믹층을 형성한다. 그리고 나서, 텅스텐 오믹층과 접합영역간의 콘택 특성을 개선되도록 비교적 저온 공정으로 기판 결과물을 어닐링(annealing)한다.

이 경우, 접합영역의 두께가 감소하거나, 불균일하고 두꺼운 실리사이드막이 발생되는 문제가 발생하지 않으므로, 콘택 저항을 낮추고 그 균일성을 개선할 수 있다.

자세하게, 도 3a 내지 도 3d를 참조하여, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하도록 한다.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 3a를 참조하면, 접합영역(310) 및 게이트(320)와 같은 하부구조물이 형성된 반도체 기판(300)을 마련한 후, 상기 반도체 기판(300) 상에 층간절연막(330)을 형성한다. 그런 다음, 상기 층간절연막(330)을 식각하여 하부구조물을 노출시키는 콘택홀(H)을 형성한다.

이어서, 상기 콘택홀(H) 표면 상에 존재하는 자연산화막(native oxide)과 유기물을 습식 및 건식 세정으로 제거한다. 여기서, 상기 습식 세정은 세정액으로서 H2SO4 용액(처리시간 약 5분) 및 HF(hydrofluorine) 수용액(처리시간 약 1.5분)을 사용하여 수행하고, 상기 건식 세정은 집적형(Cluster) 설비에서 수행하되 ICP(inductively coupled plasma) 또는 ECR(electron cyclotron resonance) 등과 같은 고밀도 플라즈마 발생장치가 장착된 장비를 사용해서 Ar/XeF2, Ar/SF6 또는 Ar/NF3와 같은 플루오린을 포함하는 혼합가스를 사용해서 수행한다.

다음으로, 상기 자연산화막이 제거된 기판 결과물을 대기 노출 없이 화학 증착을 위한 챔버로 이동시킨 후, 280∼480℃ 온도에서 SiH4 또는 Si2H6를 소오스가스로 사용하고, H2를 반응가스로 사용하되, 상기 소오스가스와 반응가스를 교번적(소오스가스 온/오프 및 반응가스 온/오프)으로 플로우시켜 비정질 실리콘막(340)을 형성한다.

여기서, 상기 소오스가스와 반응가스를 교번적으로 플로우시키는 것은 비정질 실리콘막(340)의 형성시 챔버 압력을 저압(10Torr 이하)으로 유지하기 위함이며, 이때, 상기 소오스가스는 5∼60sccm을 플로우시킨다.

한편, 상기 비정질 실리콘막(340) 형성시 캐리어(carrier) 가스로 Ar 가스를 사용하며, 이때, 상기 Ar 가스의 플로우양은 1slm 이하로 한다. 이와 같이, 불활성의 Ar 가스를 캐리어 가스로 사용하는 이유는, 상기 Ar 가스가 기상 및 기판 표면에 존재하는 실리콘 화합물의 분해 및 표면 이동을 촉진시켜 비정질 실리콘막(340)의 단차피복성을 향상시키는 역할을 하기 때문이다.

아래의 식(1) 및 식(2)는 SiH4를 소오스가스로 사용하는 경우 상기 비정질 실리콘막(340)이 형성되는 과정을 나타낸다. 여기서, 식(1)은 기상에서의 화학 반응식이고, 식(2)는 기판 표면에서의 화학 반응식이다.

SiH4(g) → SiH3(g) + 2H2(g) 식(1)

SiH4(g) + SiH3(g) + H2(g) ↔ a-SiHx(s) + 2H2(g) 식(2)

도 3b를 참조하면, 상기 비정질 실리콘막(340)이 형성된 기판 결과물에 WF6와 같은 텅스텐의 소오스가스를 플로우시켜서 비정질 실리콘막에 의해 텅스텐의 소오스가스가 환원되도록 하여 균일한 두께의 텅스텐 오믹층(350)을 형성한다. 여기서, 상기 텅스텐 오믹층(350)은 200∼350℃ 온도에서 형성한다.

상기 비정질 실리콘막 형성 단계와 상기 텅스텐 오믹층 형성 단계는 반복 수행하여 텅스텐 오믹층을 다층 구조로 형성할 수도 있다.

도 4는 본 발명의 실시예에 따라 환원반응에 의한 텅스텐 오믹층(350)을 형성시킨 반도체 소자의 단면사진으로서, 이를 참조하면, 콘택홀(H)의 종횡비(aspect ratio)가 20 정도인 경우에도 80% 이상의 매우 우수한 단차피복성을 갖는 텅스텐 오믹층(350)이 형성됨을 확인할 수 있다.

도 3c를 참조하면, 상기 텅스텐 오믹층(350)이 형성된 기판 결과물을 질소 또는 탄소를 포함한 플라즈마로 처리하여 텅스텐 오믹층(350) 상에 WNx 또는 WCx 재질의 베리어막(360)을 형성한다. 여기서, 상기 질소 또는 탄소를 포함한 플라즈마 처리는 원격 플라즈마 처리로서, 1∼10Torr의 압력 및 20∼400℃의 온도에서, 100∼600W의 소오스파워를 인가하면서 수행한다. 그리고, 상기 베리어막(360)은, 그 두께가 두꺼울수록 콘택 저항이 증가하므로, 100Å 이하의 두께로 형성함이 바람직하다.

그런 다음, 상기 텅스텐 오믹층(350)과 베리어막(360)이 형성된 기판 결과물을 450∼500℃의 온도에서 30분 정도 어닐링함으로써, 텅스텐 오믹층(350)과 접합 영역(310) 간의 콘택을 안정화시켜 콘택 저항을 낮춘다. 이때, 상기 어닐링시 베리어막(360)은 텅스텐 오믹층(350)의 실리사이드화 반응을 억제하는 역할을 한다.

그런데, 만약 상기 어닐링을 급속 고온 어닐링(600∼700℃)으로 수행하는 경우, 텅스텐 오믹층(350)의 하단부에서 실리사이드화가 진행되면서 WSix막이 형성되어 접촉 저항이 증가하므로, 상기 어닐링은 앞서 언급한 조건대로 비교적 저온(450∼500℃)에서 수행함이 바람직하다.

도 3d를 참조하면, 상기 베리어막(360) 상에 콘택홀(H)을 매립하도록 금속막(370)을 형성한다. 여기서, 상기 금속막으로는 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등이 사용될 수 있다.

한편, 상기 전술한 본 발명의 실시예에서는 텅스텐 오믹층(350) 상에 베리어막(360)을 형성하였지만, 경우에 따라서는, 상기 베리어막을 형성하지 않고 텅스텐 오믹층(350) 상에 바로 금속막(370)을 형성할 수도 있다. 이 경우, 상기 텅스텐 오믹층(350)이 베리어막의 역할까지 수행하게 되나, 상기 베리어막(360)을 별도로 형성해주는 경우에 비해서 후속 열공정에 대한 내열성은 좋지 못하다.

그리고, 상기 베리어막(360)을 별도로 형성하지 않는 경우에도, 텅스텐 오믹층(350)에 대한 어닐링 공정은 동일하게 수행한다. 즉, 상기 텅스텐 오믹층(350)을 형성하는 단계 후, 그리고, 상기 금속막(370)을 형성하는 단계 전, 또는, 상기 금속막(370)을 형성하는 단계후, 상기 텅스텐 오믹층(350)이 형성된 기판 결과물을 450∼500℃의 온도로 어닐링한다.

이후, 도시하지는 않았지만, 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.

이와 같이, 본 발명은 실리콘 재질의 하부구조물(접합영역)과 콘택하는 금속 재질의 콘택 플러그 및 배선을 형성함에 있어서, 하부구조물을 노출시키는 콘택홀(H) 형성 후, 상기 콘택홀(H) 표면 상에 비정질 실리콘막(340)을 형성하고, 상기 비정질 실리콘막(340)의 환원반응에 의한 텅스텐 오믹층(350)을 형성한 다음, 상기 텅스텐 오믹층(350) 상에 베리어막(360)을 형성한다. 여기서, 상기 모든 공정은 600℃ 이하의 온도에서 수행하며, 텅스텐 오믹층(350)에 대한 어닐링 공정도 450∼500℃의 온도에서 수행한다.

이 경우, 접합영역 상에 균일한 두께의 텅스텐 오믹층을 형성할 수 있을 뿐만 아니라, 오믹층 형성시 실리사이드막의 형성을 억제할 수 있어서, 실리사이드막에 의해 접합영역의 두께가 감소하는 문제 및 콘택 저항이 증가하고 지역에 따라 불균일해지는 문제를 방지할 수 있다.

도 5는 본 발명의 실시예에 따라 텅스텐 오믹층(350) 및 금속막(370)을 형성시킨 반도체 소자의 단면사진으로서, 이를 참조하면, 본 발명의 경우 실리사이드막이 거의 발생되지 않음(20Å 이하 두께의 실리사이드막 발생)을 확인할 수 있다.

도 5와 종래 기술에 따라 형성한 반도체 소자의 단면사진인 도 1을 비교하면, 본 발명의 방법은 종래의 불균일하고 두꺼운 두께를 갖는 실리사이드막이 형성되는 것을 효과적으로 방지할 수 있음을 알 수 있다. 실제로, 도 1에 나타난 종래의 PE-CVD 공정으로 형성한 반도체 소자의 경우, 면저항의 균일도가 4%(1σ) 이상으로 매우 불량한 반면 본 발명의 경우 실리사이드막이 거의 발생하지 않기 때문에 면저항의 균일도가 크게 개선된다. 따라서, 본 발명은, 앞서 언급한 바와 같이, 실리사이드막으로 인한 접합영역과 오믹층 간의 계면 불량 문제를 방지하여 콘택 저항을 감소시킴은 물론 지역에 따른 콘택 저항의 균일성도 크게 향상시킬 수 있다.

표 1은 종래의 PE-CVD 공정으로 접합영역 상에 티타늄 오믹층을 형성하는 경우, 증착 온도와 증착 두께에 따른 콘택의 면저항 및 비저항 특성 변화를 보여준다.

증착온도 (℃)	증착시간 (s)	면저항 (Ω/□)		두께 (Å)		비저항 (μΩ/cm)
		평균	1σ(%)	평균	1σ(%)
630	13.0	84.5	6.1	114.2	5.2	90.7
	18.5	63.1	5.0	149.6	1.6	97.4
	24.3	54.3	4.5	181.6	1.9	98.5
650	15.1	63.9	4.9	148.2	7.7	94.7
670	10.0	88.5	7.1	119.8	7.9	106.0
	13.0	66.1	5.5	159.4	6.4	105.3
	16.0	54.1	4.8	189.6	7.3	102.5
690	9.0	90.5	6.89	115.8	4.7	104.8
	11.5	71.0	6.7	147.0	4.4	104.3

한편, 표 2는 본 발명의 방법에 따라 접합영역 상에 티타늄 오믹층을 형성하는 경우, 콘택의 면저항 및 비저항 특성 변화를 보여준다.

금속막 종류	어닐링 온도 (℃)	면저항 (Ω/□)	비저항 (μΩ/cm)
텅스텐	어닐링 안함	4.9E-5	6.0∼15.0
	400	2.0E-5
	500	1.7E-5
알루미늄	350	1.2E-5	2.7∼3.2
	400	6.5E-5

표 1과 표 2를 비교하면, 본 발명의 환원반응에 의한 텅스텐 오믹층을 사용하는 경우, 종래의 PE-CVD 공정에 의한 티타늄 오믹층을 사용하는 경우에 비하여 면저항 및 비저항 특성이 개선됨을 확인할 수 있다.

한편, 본 발명의 방법은 콘택 저항을 더욱 낮춰주기 위해 접합영역(310) 내에 추가적인 이온주입(Add implantation)을 수행하는 경우에도 동일하게 적용할 수 있다. 즉, p+ 접합영역 내에는 p형 불순물을, n+ 접합영역 내에는 n형 불순물을 추가적으로 이온주입한 후, 비정질 실리콘막의 환원반응에 의한 텅스텐 오믹층을 형성함으로써, 콘택에서의 저항 특성을 더욱 개선할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 실리콘 재질의 하부구조물(접합영역)과 콘택하는 금속 재질의 콘택 플러그 및 배선을 형성함에 있어서의, 오믹층으로서 비정질 실리콘막의 환원반응에 의한 텅스텐막을 사용함으로써, 단차피복성이 우수한 오믹층을 형성할 수 있을 뿐만 아니라, 종래의 고온 공정에 의한 불균일한 두께의 실리사이드막의 형성 및 그에 따른 계면 불량 문제를 억제할 수 있다.

따라서, 본 발명은 불균일한 두께로 두껍게 형성되는 실리사이드막에 기인하는 접합영역 두께 감소 문제, 누설전류의 증가 문제, 콘택 저항이 증가 및 불균일성 문제 등을 방지하여, 저저항의 우수한 전기적 특성을 갖는 반도체 소자를 제조할 수 있다.

Claims (8)

1. 하부구조물이 형성된 반도체 기판 상에 층간절연막을 형성하는 제1단계;

   상기 층간절연막을 식각하여 하부구조물을 노출시키는 콘택홀을 형성하는 제2단계;

   상기 콘택홀 표면 및 층간절연막 상에 비정질 실리콘막을 형성하는 제3단계;

   상기 비정질 실리콘막이 형성된 기판 결과물에 텅스텐의 소오스가스를 플로우시켜서 비정질 실리콘막에 의해 텅스텐의 소오스가스가 환원되도록 하여 텅스텐 오믹층을 형성하는 제4단계; 및

   상기 텅스텐 오믹층 상에 콘택홀을 매립하도록 금속막을 형성하는 제5단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 제3단계와 제4단계는 반복 수행하여 다층 구조의 텅스텐 오믹층이 형성되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 제4단계 후, 그리고, 상기 제5단계 전, 상기 텅스텐 오믹층이 형성된 기판 결과물을 질소 또는 탄소를 포함한 플라즈마로 처리하여 텅스텐 오믹층 상에 WNx 또는 WCx 재질의 베리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 비정질 실리콘막은 280∼480℃ 온도에서 SiH4 또는 Si2H6를 소오스가스로 사용하고, H2를 반응가스로 사용하되, 상기 소오스가스와 반응가스를 교번적으로 플로우시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서, 상기 텅스텐 오믹층은 200∼350℃ 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 3 항에 있어서, 상기 베리어막은 20∼400℃ 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 1 항에 있어서, 상기 제4단계 후, 그리고, 상기 제5단계 전, 또는, 상기 제5단계 후, 상기 텅스텐 오믹층이 형성된 기판 결과물을 450∼500℃ 온도에서 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 제 3 항에 있어서, 상기 베리어막을 형성하는 단계 후, 그리고, 상기 제5단계 전, 또는, 상기 제5단계 후, 상기 텅스텐 오믹층 및 베리어막이 형성된 기판 결과물을 450∼500℃ 온도에서 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.

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