KR100494125B1 - 반도체소자의 불순물접합영역 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 불순물접합영역 형성방법에 관한 것으로, 개시된 발명은, 반도체기판내에 소자간 분리를 위한 트렌치소자분리막을 형성하는 단계; 기판 전체 구조상에 게이트산화막과 게이트전극 및 하드마스크층을 적층하는 단계; 상기 하드마스크층과 게이트전극을 포함한 전체 구조의 상면에 스페이서절연막과 층간절연막을 적층하는 단계; 상기 층간절연막과 스페이서절연막을 선택적으로 제거하여 상기 반도체기판 일부분을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계; 상기 랜딩플러그 콘택홀아래의 반도체기판내에 n형 불순물을 이온주입하여 소오스영역 및 드레인영역을 형성하는 단계; 및 p형 불순물을 틸트 임플란트하여 상기 드레인영역에만 선택적으로 이온주입하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 소오스/드레인 형성을 위한 이온주입시에 드레인부분만 추가이온주입하여 비대칭 접합영역을 형성하는 반도체소자의 불순물접합영역 형성방법에 관한 것이다.
종래기술에 따른 반도체소자의 접합영역 형성방법을 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
도 1a 및 도 1d는 종래기술에 따른 반도체소자의 접합영역 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 접합영역 형성방법은, 도 1a에 도시된 바와같이, 반도체기판(11)내에 소자간 분리를 위한 트렌치소자분리막(13)을 형성한후 기판 전체 구조상에 게이트산화막(15)과 게이트전극(17) 및 하드마스크층(19)을 적층한다.
그다음, 상기 하드마스크층(19)과 게이트전극(17)을 전체 구조의 상면에 스페이서 역할을 하는 스페이서절연막(21)을 증착한다.
이어서, 상기 스페이서절연막(21)상에 층간절연막(23)을 두껍게 증착한후 평탄화시킨다.
그다음, 도 1b에 도시된 바와같이, 상기 평탄화된 층간절연막(23)상에 감광물질을 도포한후 포토리소그라피공정기술에 의해 이를 노광 및 현상공정을 통해 선택적으로 패터닝하여 랜딩플러그 콘택영역을 한정하는 감광막패턴(25)을 형성한다.
이어서, 도 1c에 도시된 바와같이, 상기 감광막패턴(25)을 마스크로 상기 층간절연막(23)과 스페이서절연막(21)을 선택적으로 제거하여 상기 반도체기판(11)의 일부분을 노출시키는 랜딩플러그 콘택홀(27)을 형성한다.
그다음, 도 1d에 도시된 바와같이, 소오스/드레인 형성을 위한 n형 불순물 즉, 인(phosphorus)을 상기 랜딩플러그 콘택홀(27)아래의 반도체기판(11)내에 이온주입하여 소오스영역(29a) 및 드레인영역(29b)을 형성한다.
위에서와 같이, 소오스/드레인을 형성하기 위한 이온주입시에 랜딩플러그콘택홀 개구후에 소오스와 드레인에 동일하게 이온주입을 하고 있는데, 채널이 짧아짐에 따라 셀 문턱전압(Vt)을 맞추기 위해 셀문턱전압이온(게이트채널밑에 보론이온주입)주입농도가 증가하고, 농도가 증가하면 전계가 높아져서 리프레시를 올리는데 제약이 된다.
반대로 셀문턱전압 이온주입농도를 낮추면 펀치쓰루우(punch through)에 취약해지게 된다.
기존의 구조에서는 소오스와 드레인이 동일한 이온주입을 진행함에 따라 소오스와 드레인간에 채널이 짧아져서 적정 셀문턱전압을 확보하고 리프레시를 확보하는데 제약이 발생하게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 랜딩플러그콘택 형성후 소오스/드레인 이온주입시에 랜딩플러그 콘택패턴 의 개구면적을 이용하여 마스크없이 드레인부에만 선택적으로 보론을 주입해 주므 로써 소오스와 드레인간에 비대칭 접합의 형성으로 인해 펀치쓰로우를 방지하면서 셀문턱전압값을 증가시킬 수 있는 반도체소자의 불순물접합영역 형성방법을 제공함 에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 불순물접합영역 형성방법은, 반도체기판내에 소자간 분리를 위한 트렌치소자분리막을 형성하는 단계;
기판 전체 구조상에 게이트산화막과 게이트전극 및 하드마스크층을 적층하는 단계;
상기 하드마스크층과 게이트전극을 포함한 전체 구조의 상면에 스페이서절연막과 층간절연막을 적층하는 단계;
상기 층간절연막과 스페이서절연막을 선택적으로 제거하여 상기 반도체기판 일부분을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계;
상기 랜딩플러그 콘택홀아래의 반도체기판내에 n형 불순물을 이온주입하여 소오스영역 및 드레인영역을 형성하는 단계; 및
p형 불순물을 틸트 임플란트하여 상기 드레인영역에만 선택적으로 이온주입하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 불순물접합영역 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 불순물접합영역 형성방법을 설명하기 위한 공정단면도이다.
도 3은 본 발명에 따른 반도체소자의 불순물접합영역 형성시에 드레인 영역에만 선택적으로 보론을 틸트 임플란트한 경우를 보여 주는 사진이다.
본 발명에 따른 반도체소자의 불순물접합영역 형성방법은, 도 2a에 도시된 바와같이, 먼저 반도체기판(31)내에 소자간 분리를 위한 트렌치소자분리막(33)을 형성한후 기판 전체 구조상에 게이트산화막(35)과 게이트전극(37) 및 하드마스크층(39)을 적층한다.
그다음, 상기 하드마스크층(39)과 게이트전극(37)을 전체 구조의 상면에 스페이서 역할을 하는 스페이서절연막(41)을 증착한다.
이어서, 상기 스페이서절연막(41)상에 층간절연막(43)을 두껍게 증착한후 평탄화시킨다.
그다음, 도 2b에 도시된 바와같이, 상기 평탄화된 층간절연막(43)상에 감광물질을 도포한후 포토리소그라피공정기술에 의해 이를 노광 및 현상공정을 통해 선택적으로 패터닝하여 랜딩플러그 콘택영역을 한정하는 감광막패턴(45)을 형성한다.
이어서, 도 2c에 도시된 바와같이, 상기 감광막패턴(45)을 마스크로 상기 층간절연막(43)과 스페이서절연막(41)을 선택적으로 제거하여 상기 반도체기판(31)의 일부분을 노출시키는 랜딩플러그 콘택홀(47)을 형성한다.
그다음, 도 2d에 도시된 바와같이, 소오스/드레인 형성을 위한 n형 불순물 즉, 인(phosphorus)을 상기 랜딩플러그 콘택홀(47)아래의 반도체기판(31)내에 이온주입하여 소오스영역(49a) 및 드레인영역(49b)을 형성한다. 이때, 상기 이온주입시에 n형 불순물로 인대신에 다른 불순물을 이용할 수도 있다.
이어서, 도 2e 및 도 3에 도시된 바와같이, 소오스영역와 드레인영역의 개구 공간의 차이를 이용하여 이온빔(ion beam)을 틸트(tilt)해서 p형 불순물인 보론을 마스크없이 드레인영역(49b)부만 선택적으로 이온주입하여 소오스영역(49a)와 드레인영역(49c)이 비대칭인 트랜지스터가 완성된다. 이때, 상기 p형 불순물로 보론대신에 다른 불순물을 이용할 수도 있다. 이때, 상기 이온주입시에 도우즈량은 1e12∼10e13 이온/cm2, 이온화에너지 10∼50KeV, 틸트각도는 10∼30 도이다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 불순물접합영역 형성방법에 의하면, 소오스부는 순수하게 인을 도핑해 주므로써 스토리지노드와 기판간에 접촉저항을 최소화할 수 있다.
또한, 드레인부에만 보론을 추가해 주므로써 인의 확산을 줄여서 소오스와 드레인간에 펀치쓰로우를 방지하고 셀 문턱전압 확보가 가능하다.
그리고, 셀 문턱전압 이온주입을 최적화시키므로써 리프레시 향상이 가능해지게 된다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 접합영역 형성방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 불순물접합영역 형성방법을 설명하기 위한 공정단면도,
도 3은 본 발명에 따른 반도체소자의 불순물접합영역 형성시에 드레인 영역에만 선택적으로 보론을 틸트 임플란트한 경우를 보여 주는 사진.
[도면부호의설명]
31 : 반도체기판 33 : 트렌치소자분리막
35 : 게이트산화막 37 : 게이트전극
39 : 하드마스크층 41 : 스페이서절연막
43 : 층간절연막 45 : 감광막패턴
47 : 랜딩플러그콘택홀 49a : 소오스영역
49b : 드레인영역 49c : p형 불순물이 주입된 드레인 영역
Claims (4)
- 반도체기판내에 소자간 분리를 위한 트렌치소자분리막을 형성하는 단계;기판 전체 구조상에 게이트산화막과 게이트전극 및 하드마스크층을 적층하는 단계;상기 하드마스크층과 게이트전극을 포함한 전체 구조의 상면에 스페이서절연막과 층간절연막을 적층하는 단계;상기 층간절연막과 스페이서절연막을 선택적으로 제거하여 상기 반도체기판 일부분을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계;상기 랜딩플러그 콘택홀아래의 반도체기판내에 n형 불순물을 이온주입하여 소오스영역 및 드레인영역을 형성하는 단계;p형 불순물을 틸트 임플란트하여 상기 드레인영역에만 선택적으로 이온주입하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 불순물접합영역 형성방법.
- 제1항에 있어서, 상기 틸트 임플란트는 소오스와 드레인의 개구 스페이스 차이를 이용하는 것을 특징으로하는 반도체소자의 불순물 접합영역 형성방법.
- 제1항에 있어서, 상기 p형 불순물로는 보론을 사용하는 것을 특징으로하는 반도체소자의 불순물 접합영역 형성방법.
- 제3항에 있어서, 상기 보론 이온주입시에 도우즈량은 1e12∼10e13 이온/cm2, 이온화에너지 10∼50 KeV, 틸트각도는 10∼30 도인 것을 특징으로하는 반도체소자의 불순물 접합 형성방법.
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