KR101035643B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 트랜지스터의 특성 열화를 방지하기 위하여 이온주입을 이용한 불순물 영역의 적층구조(graded)로 드레인을 제작하여 드레인에 걸리는 높은 전계를 감소시킬 수 있도록 드레인용 도전층 패턴을 형성함으로써 핫 캐리어 효과를 감소시켜 소자의 신뢰성을 향상시킬 수 있다.
Description
도 1 은 종래 기술에 따른 반도체 소자의 단면도.
도 2a 내지 도 2g 는 본 발명에 따른 반도체 소자의 제조공정도.
< 도면의 주요부분에 대한 부호의 설명 >
10,40 : 반도체 기판 12,42 : 게이트 산화막
14,44 : 게이트 전극 16 : 엘디디(LDD)
18 : 스페이서 20,50 : 불순물 접합영역
46 : 절연막 48 : 제1 감광막 패턴
52 : 도전층 54 : 제2 감광막 패턴
56 : 제3 감광막 패턴 58 : 도전층 패턴
60 : 제4 감광막 패턴 62 : 제1층
64 : 제2층 66 : 제3층
68 : 살리사이드 전극
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 이온주입을 이용 한 적층구조(graded)의 드레인을 제작하여 드레인에 걸리는 높은 전계를 감소시킬 수 있는 드레인구조를 형성함으로써 핫 캐리어 효과를 감소시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 트랜지스터의 드레인에 걸리는 높은 전계 때문에 채널내에서 전자의 가속 및 생성의 반복으로 충분한 에너지를 얻어 가속된 전자가 게이트 산화막 등으로 들어가 소자를 열화시키는 현상을 핫 캐리어 효과(Hot Carrier Effect)라 한다. 이를 방지하기 위하여 드레인에 엘디디(LDD;Lightly Doped Drain)를 추가하여 농도차이를 유발시켜 드레인에 걸리는 전계를 낮춘다.
도 1 은 종래 기술에 따른 반도체 소자의 단면도이다.
먼저, 반도체 기판(10) 상에 게이트 산화막(12)과 다결정 실리콘층로 구성된 게이트 전극(14)을 구성한다. 그다음, 이온주입 공정을 수행하여 LDD(16)을 형성한 후, 스페이서(18)을 형성하고 깊은 이온주입 공정을 수행하여 소스/드레인(20)을 형성한다.
상기한 바와 같은 종래 기술에 따른 반도체 소자의 제조 방법은, 소자의 디자인 룰이 0.1㎛급 이하로 가면 채널 길이가 짧아져 드레인에 걸리는 높은 전계가 채널에서의 캐리어의 이동에 영향을 미쳐 핫 캐리어가 발생하므로 LDD 구조만으로는 핫 캐리어 방지가 불충분하다. 또한 소스/드레인간의 거리가 가까워 펀치 쓰루 (Punch - Through)발생을 방지하기 위해 접합지역의 깊은 곳에 높은 도즈(dose)의 펀치 스탑 (Punch-stop) 불순물을 이온주입을 실시하지만 웰(Well) 및 채널하부가 고농도이므로 도판트 (Dopant)간의 상호작용으로 Vt 조절이 쉽지않다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 이온주입을 이용한 적층구조(graded)의 드레인을 제작하여 드레인에 걸리는 높은 전계를 감소시킬 수 있는 드레인구조를 형성함으로써 핫 캐리어 효과를 감소시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법의 특징은,
반도체 소자의 제조 방법에 있어서,
반도체 기판 상에 게이트 절연막이 개재되어 있는 게이트 전극을 형성하는 공정과,
상기 게이트 전극 표면에 절연막을 형성하는 공정과,
상기 게이트 전극의 양측의 반도체 기판에 불순물 접합 영역을 형성하는 공정과,
상기 게이트 전극 양측의 반도체 기판 상부에 도전층 패턴을 형성하는 공정과,
상기 게이트 전극 양측의 도전층 패턴에 불순물 이온주입 공정을 실시하여 2개 이상 다층의 불순물 영역을 형성하되, 상기 도전층 패턴의 상측 불순물 농도를 하측 불순물 농도보다 높게 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 절연막은 1000 ~ 2000 Å 의 저압화학기상증착(LPCVD)방법을 이용한 테오스(TEOS) 산화막(이하 LP - TEOS 산화막이라고 한다)을 증착하고, 상기 도전층 패턴은 상기 구조의 전표면에 도전층과 평탄화된 제2 감광막 패턴을 순차적으로 형성한 후 엣치 백 공정을 수행하여 상기 게이트 전극 상부의 절연막을 노출시키고 활성영역 마스크를 이용한 사진식각 공정으로 상기 불순물 접합영역을 제외한 부분의 도전층을 제거하여 형성하며, 상기 게이트 전극 양측의 도전층 패턴에 불순물 이온주입 공정을 수행하되, 10E14 ~ 10E16 개/㎠ 의 도즈량을 도전층 패턴의 하측에, 10E16 ~ 10E18 개/㎠ 의 도즈량을 도전층 패턴의 중간부에, 그리고 10E19 ~ 10E21 개/㎠ 의 도즈량을 도전층 패턴의 상측에 각각 순차적으로 주입하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조 방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g 는 본 발명에 따른 반도체 소자의 제조공정도이다.
도 2a 를 참조하면, 반도체 기판(40) 상에 게이트 산화막(42)과 게이트 전극(44)의 적층구조를 형성한다. 게이트 산화막(42)과 게이트 전극(44)의 적층구조는 반도체 기판(40)에 산화막(도시되지 않음) 및 게이트 전극용 도전층(도시되지 않음)을 형성하고 게이트 전극 마스크(도시되지 않음)를 이용한 사진식각공정으로 식각하여 형성한다.
도 2b 를 참조하면, 상기 구조의 전표면에 절연막(46)을 형성한다. 여기서, 절연막(46)은 1000 ~ 2000 Å 의 LP - TEOS 산화막을 증착하여 형성하는 것이 바람 직하다.
그다음, 게이트 전극(44) 상부의 절연막(46)상에 제1 감광막 패턴(48)을 형성한다.
그후, 제1 감광막 패턴(48)을 마스크로 절연막(46)을 식각하여 게이트 전극(44) 양측의 절연막(46)을 제거한다.
다음에는, 게이트 전극(44) 양측의 반도체 기판(40)에 이온주입 공정을 수행하여 불순물 접합영역(50)을 형성한다. 그후, 게이트 전극(44) 상부의 제1 감광막 패턴(48)을 제거한다.
도 2c 를 참조하면, 상기 구조의 전표면에 도전층(52)과 평탄화된 제2 감광막 패턴(54)을 순차적으로 형성한다. 여기서 도전층(52)는 다결정 실리콘으로 형성함이 바람직하다.
도 2d 를 참조하면, 엣치 백 공정을 수행하여 게이트 전극(44) 상부의 절연막(46)을 노출시킨다. 여기서, 상기 엣치 백 공정은 감광막과 도전층의 식각비를 1 : 1 로 하여 수행하는 것이 바람직하다.
그다음, 상기 구조의 상부에 접합부로 예정된 부분을 덮는 제3 감광막 패턴(56)을 형성한다.
도 2e 를 참조하면, 상기 제3 감광막 패턴(56)을 이용하여 단위 소자 영역을 제외한 부분, 즉 게이트 전극(44) 및 불순물 접합영역(50)을 제외한 부분의 다결정 실리콘층(52)을 제거한다. 이로서, 상기 게이트 전극 양측에 드레인이 되는 다결정 실리콘층 패턴(58)이 형성된다.
그다음, 상기 제3 감광막 패턴(56)을 제거하고, 상기 게이트 전극 상부에 제4 감광막 패턴(60)을 형성한다.
그후, 이온주입 에너지를 조절하여 상기 도전층 패턴(58)의 하부로부터 상측까지 불순물을 이온주입하여 제1층, 제2층 및 제3층의 불순물 영역을 형성한다.
도 2f 를 참조하면, 상기 제1층(62)은 높은 이온주입 에너지로 10E14 ~ 10E16 개/㎠ 의 도즈량을 이온주입하여 형성한다. 상기 제2층(64)은 제1층보다 낮은 이온주입 에너지로 10E16 ~ 10E18 개/㎠ 의 도즈량을 이온주입하여 형성한다. 상기 제3층(66)은 제2층보다 낮은 이온주입 에너지로 10E19 ~ 10E21 개/㎠ 의 도즈량을 이온주입하여 형성한다. 상기 적층구조(graded)의 드레인에 의하여 전압강하가 일어나 실제 드레인에 걸리는 전계는 많이 낮아지게 되므로, 채널의 길이가 짧아져도 핫 캐리어 발생을 방지할 수 있다.
도 2g 를 참조하면, 제4 감광막 패턴(60)과 게이트 전극의 다결정 실리콘층(44) 상부의 제1 산화막(46)을 순차로 제거한 후, 코발트(Co) 또는 니켈(Ni) 살리사이드(Salicide) 공정을 수행하여 게이트 전극과 그 양측 드레인 상부에 살리사이드 전극(68)을 형성한다.
상기에서 세 단계의 농도차이에 의한 적층구조의 드레인을 예로 들었으나, 2개 이상의 다층구조를 형성하는 공정에서도 본 발명의 사상이 적용될 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은, 이 온주입을 이용한 적층구조(graded)의 드레인을 제작하여의 드레인을 제작하여 전계를 감소시킬 수 있는 드레인구조를 형성하여 핫 캐리어 효과를 감소시켜 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 반도체 기판 상에 게이트 절연막이 개재되어 있는 게이트 전극을 형성하는 공정과,상기 게이트 전극의 표면에 절연막을 형성하는 공정과,상기 게이트 전극의 양측의 반도체 기판에 불순물 접합 영역을 형성하는 공정과,상기 게이트 전극의 표면에 형성된 절연막 상부를 포함한 상기 반도체 기판 위에 도전층을 형성하는 공정과,상기 도전층을 선택적으로 제거하여, 상기 게이트 전극 양측의 반도체 기판의 불순물 접합영역 상부에 도전층 패턴을 형성하는 공정과,상기 게이트 전극 양측의 도전층 패턴에 이온 주입 에너지를 달리한 불순물 이온주입 공정을 차례로 실시하여 2개 이상 다층의 불순물 영역을 형성하되, 상기 도전층 패턴 하측의 불순물 영역은 상기 도전층 패턴 상측의 불순물 영역 형성시의 이온주입 에너지보다 높은 이온주입 에너지를 이용하여 형성하는 공정과,상기 게이트전극 상부의 절연막을 제거하는 공정과,상기 절연막이 제거된 게이트전극 및 도전층 패턴 표면에 살리사이드 전극을 형성하는 공정을 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 절연막은 저압화학기상증착(LPCVD)방법을 이용한 테오스(TEOS) 산화막(이하 엘피 - 테오스(LP - TEOS) 산화막이라고 한다)인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 절연막은 1000 ~ 2000 Å 의 두께로 형성하는 것을 특징으로 하는 반도 체 소자의 제조 방법.
- 제1항에 있어서,상기 도전층 패턴을 구성하는 물질은 다결정 실리콘인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 불순물 영역은 상기 도전층 패턴의 하측으로부터 10E14 ~ 10E16 개/㎠, 10E16 ~ 10E18 개/㎠ 및 10E19 ~ 10E21 개/㎠ 의 도즈량의 적층구조로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 게이트 절연막이 개재되어 있는 게이트 전극을 형성하는 공정과,상기 게이트 전극의 표면에 1000 ~ 2000 Å 의 엘피 - 테오스(LP - TEOS) 산화막을 형성하는 공정과,상기 게이트 전극의 양측의 반도체 기판에 불순물 접합 영역을 형성하는 공정과,상기 게이트 전극의 표면에 형성된 엘피 - 테오스(LP - TEOS) 산화막을 포함한 상기 게이트 전극 및 반도체 기판 위에 도전층을 형성하는 공정과,상기 도전층을 선택적으로 제거하여, 상기 게이트 전극 양측의 반도체 기판의 불순물 접합 영역 상부에 도전층 패턴을 형성하는 공정과,상기 게이트 전극 양측의 도전층 패턴에 이온 주입 에너지를 달리한 불순물 이온주입 공정을 차례로 실시하여 2개 이상 다층의 불순물 영역을 형성하되, 상기 도전층 패턴의 하측으로부터 10E14 ~ 10E16 개/㎠, 10E16 ~ 10E18 개/㎠ 및 10E19 ~ 10E21 개/㎠ 의 도즈량의 적층구조를 형성하여, 상기 도전층 패턴 하측의 불순물영역은 상기 도전층 패턴 상측의 불순물 영역 형성시의 이온 주입 에너지보다 높은 이온주입 에너지를 이용하여 형성하는 공정을 포함하는 반도체 소자의 제조 방법.
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