KR20050101996A - 버티컬 트랜지스터 및 그 제조 방법 - Google Patents
버티컬 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20050101996A KR20050101996A KR1020040027257A KR20040027257A KR20050101996A KR 20050101996 A KR20050101996 A KR 20050101996A KR 1020040027257 A KR1020040027257 A KR 1020040027257A KR 20040027257 A KR20040027257 A KR 20040027257A KR 20050101996 A KR20050101996 A KR 20050101996A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- forming
- source
- gate
- semiconductor substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000010410 layer Substances 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 238000005468 ion implantation Methods 0.000 claims abstract description 22
- 239000004020 conductor Substances 0.000 claims abstract description 13
- 239000002019 doping agent Substances 0.000 claims abstract description 3
- 230000000149 penetrating effect Effects 0.000 claims abstract description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 229910052757 nitrogen Inorganic materials 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 게는 채널 영역을 도핑하여 동작 특성을 개선시키고, 웰 피크업 컨택(Well pick-up contact)을 구현하여 바디 부분에 전압을 인가할 수 있도록 개선시키며, 게이트 에지(Edge) 영역의 산화막이 채널 영역보다 두꺼워서 전류 누설을 개선시킨 버티컬 트랜지스터 및 그 제조 방법을 개시한다.
본 발명은 반도체 기판 상에 소정 영역 산화막이 에피텍셜 증착되고, 하부와 중심 및 상부에 도펀트의 이온주입에 의한 제 1 소스/드레인 영역, 채널 영역 및 제 2 소스/드레인 영역이 수직으로 형성된 채널; 층간 절연막을 관통하여 상기 제 2 소스/드레인 영역과 컨택을 이루는 제 1 도전체; 상기 반도체 기판과 상기 층간 절연막 사이에서, 상기 채널에 접하는 상기 채널을 중심으로 분리된 양측에 각각 제 1 절연막, 게이트폴리, 제 2 절연막이 적층되게 패터닝된 게이트; 상기 게이트와 인접한 영역에 상기 산화막과 상기 층간 절연막이 적층된 영역에, 측벽에 의하여 분리되면서 상기 반도체 기판까지 수직으로 연장되고, 상기 제 1 소스/드레인 영역과 상기 반도체 기판을 경유하여 컨택을 이루는 제 2 도전체; 및 상기 게이트와 인접한 영역에 상기 산화막과 상기 층간 절연막이 적층된 영역에 측벽에 의하여 분리되면서 상기 폴리실리콘이 형성된 깊이까지 수직으로 연장되고, 상기 게이트폴리에 백바이어스 전압을 인가하기 위한 경로를 형성하는 제 3 도전체를 구비한다.
Description
본 발명은 버티컬 트랜지스터에 관한 것으로서, 보다 상세하게는 채널 영역을 도핑하여 동작 특성을 개선시키고, 웰 피크업 컨택(Well pick-up contact)을 구현하여 바디 부분에 전압을 인가할 수 있도록 개선시키며, 게이트 에지(Edge) 영역의 산화막이 채널 영역보다 두꺼워서 전류 누설을 개선시킨 버티컬 트랜지스터 및 그 제조 방법에 관한 것이다.
근래 반도체 산업은 반도체의 집적도를 향상시키는 방향과, 소자의 동작 속도 및 퍼포먼스(Performance)를 증가시키는 방향으로 기술을 발전시키고 있다.
통상 종래의 트랜지스터는 채널 영역이 평면적 구조를 가지며, 상기한 구조적 문제점으로 인하여 트랜지스터는 집적도 및 전류 측면에 제한성이 있다.
상술한 제한성을 극복하기 위하여 버티컬 트랜지스터가 제안되 바 있다. 통상의 트랜지스터는 고농도의 소스/드레인 영역을 기판의 좌우에 형성함에 의하여 채널 영역이 수평 방향으로 형성된다. 그러나, 버티컬 트랜지스터는 고농도 소스/드레인 영역이 수직 방향으로 제작되어 채널 영역이 기판의 상하로 형성된다.
그러나, 도핑되지 않은 실리콘을 채널 영역으로 구현하는 종래의 버티컬 트랜지스터는 바디(Body) 부분의 전압을 컨트롤하기 어려웠다. 그러므로 펀치-쓰루(Punch-through)나 플로팅 바디 이펙트(Floting body effect)가 나타나는 현상이 효과적으로 제어되기 어려운 문제점이 있다.
본 발명의 목적은 수직으로 형성되는 채널 영역에 도핑을 실시하여 펀칭 쓰루나 플로팅 바디 이펙트를 개선하고, 백바이어스 전압의 인가가 가능한 컨택을 형성하여 바디 부분에 전압을 컨트롤 가능한 버티컬 트랜지스터 및 그 제조 방법을 제공함에 있다.
본 발명에 따른 버티컬 트랜지스터는 반도체 기판; 상기 반도체 기판 상에 소정 영역 산화막이 에피텍셜 증착되고, 하부와 중심 및 상부에 도펀트의 이온주입에 의한 제 1 소스/드레인 영역, 채널 영역 및 제 2 소스/드레인 영역이 수직으로 형성된 채널; 층간 절연막을 관통하여 상기 제 2 소스/드레인 영역과 컨택을 이루는 제 1 도전체; 상기 반도체 기판과 상기 층간 절연막 사이에서, 상기 채널에 접하는 상기 채널을 중심으로 분리된 양측에 각각 제 1 절연막, 게이트폴리, 제 2 절연막이 적층되게 패터닝된 게이트; 상기 게이트와 인접한 영역에 상기 산화막과 상기 층간 절연막이 적층된 영역에, 측벽에 의하여 분리되면서 상기 반도체 기판까지 수직으로 연장되고, 상기 제 1 소스/드레인 영역과 상기 반도체 기판을 경유하여 컨택을 이루는 제 2 도전체; 및 상기 게이트와 인접한 영역에 상기 산화막과 상기 층간 절연막이 적층된 영역에 측벽에 의하여 분리되면서 상기 폴리실리콘이 형성된 깊이까지 수직으로 연장되고, 상기 게이트폴리에 백바이어스 전압을 인가하기 위한 경로를 형성하는 제 3 도전체를 구비한다.
그리고, 상기 폴리실리콘은 채널이 형성된 영역보다 에지쪽 영역의 산화막이 더 두껍게 형성됨이 바람직하다.
본 발명에 따른 버티컬 트랜지스터 형성 방법은, 반도체 기판 상에 제 1 절연막 및 폴리실리콘을 적층하는 제 1 단계; 상기 폴리실리콘에 나이트로겐 이온주입을 실시하는 제 2 단계; 상기 폴리실리콘 상부에 제 2 절연막 및 포토레지스트를 형성하는 제 3 단계; 상기 포토레지스트를 이용한 식각을 수행하여 상기 제 1 절연막, 폴리실리콘 및 제 2 절연막을 식각하여 게이트 패턴을 형성하는 제 4 단계; 상기 게이트 패턴에 산화공정을 실시하여 상기 폴리실리콘 측벽과 상기 반도체 기판의 표면에 산화막을 형성하는 제 5 단계; 상기 반도체 기판의 표면에 형성된 산화막을 스크린 옥사이드로 이용하여 이온주입을 실시함으로써 제 1 소스/드레인 영역을 형성하는 제 6 단계; 상기 반도체 기판 표면의 상기 산화막을 제거하고, 에피텍셜 실리콘 레이어를 형성하는 제 7 단계; 상기 에피텍셜 실리콘 레이어에 이온주입을 실시하여 채널 영역과 제 2 소스/드레인 영역을 형성하는 제 8 단계; 상기 제 2 소스/드레인 영역이 형성된 상기 에피텍셜 실리콘 레이어 상부에 층간 절연막을 형성하는 제 9 단계; 상기 게이트에 인접한 제 1 영역의 상기 층간 절연막과 상기 에피텍셜 실리콘 레이어 일부를 식각하여 바디 픽크업 컨택홀을 형성하는 제 10 단계; 상기 게이트에 인접한 제 2 영역의 상기 층간 절연막과 상기 에피텍셜 질리콘 레이어를 식각하여 상기 반도체 기판이 노출되는 제 1 소스/드레인 컨택홀을 형성하는 제 11 단계; 상기 바디 피크업 컨택홀과 상기 제 1 소스/드레인 컨택홀에 측벽을 형성하는 제 12 단계; 상기 제 2 소스/드레인 영역에 접하는 컨택홀을 형성하는 제 13 단계; 및 상기 각 컨택홀에 도전체를 증착하여 패드로 이용하기 위한 패턴을 형성하는 제 14 단계를 구비한다.
이하, 본 발명에 따른 버티컬 트랜지스터 및 그 제조 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명에 따른 버티컬 트랜지스터는 완성된 상태에서 도 1과 같이 바디 피크업 영역, 제 1 및 제 2 소스/드레인 컨택 영역을 갖는 평면 레이아웃이 형성된다. 바디 피크업 영역은 도 1에서 A-A' 단면선이 표시되고, 제 2 소스/드레인 컨택 영역은 도 1에서 B-B' 단면선이 표시되며, 제 1 소스/드레인 컨택 영역은 도 1에서 C-C' 단면선이 표시된다.
상술한 본 발명에 따른 버티컬 트랜지스터의 제조 방법에 대하여 도 2 내지 도 20을 참조하여 설명한다.
먼저, 도 2와 같이 반도체 기판(10) 상에 제 1 절연막(12)과 폴리실리콘(14)이 증착된다. 여기에서 폴리실리콘(14)은 게이트 전극 형성을 위한 것이다.
상술한 바와 같이 폴리실리콘(14)이 증착된 후 도 3과 같이 나이트로겐 이온주입이 폴리실리콘(14)의 전면에 실시된다. 이때 나이트로겐 이온주입은 도 4와 같이 나이트로겐의 도핑 프로파일(커브 D-D')의 피크(Peak) 포인트가 채널 형성 영역의 중앙부분에 위치하도록 조절됨이 바람직하다.
이후 도 5와 같이 폴리실리콘(14) 상부에 제 2 절연막(16)이 증착되고, 그 상부에 포토레지스트(18)가 코팅된다. 여기에서 폴리실리콘은 게이트 길이를 조절하기 위하여 10Å 내지 2000Å 범위로 두께가 조절될 수 있다.
여기에서 포토레지스트(18)는 채널 형성 영역을 갖도록 패터닝되고, 그 결과 도 6과 같이 채널이 형성될 영역 이외의 포토레지스트(18)가 제거된다.
그 후 식각 공정이 진행되어 포토레지스트(18)가 패터닝되지 않은 영역의 제 2 절연막(16), 폴리실리콘(14), 및 제 1 절연막(12)이 순차적으로 식각된다.
상기한 도 7의 식각이 종료된 후 도 8과 같이 포토레지스트(18)는 제거되고, 포토레지스트(18)가 제거된 후 산화 공정이 진행된다.
산화공정에 의하여 도 9와 같이 폴리실리콘(14)의 측벽과 반도체 기판(10)의 바닥이 산화된다. 이때 폴리실리콘(14)에 형성된 산화막(22)의 게이트 산화막이 되고, 채널 형성 영역 사이의 반도체 기판(10) 상에 형성된 산화막(22)은 이온주입 버퍼 레이어로 사용되는 산화막이 된다.
폴리실리콘(14)은 도 3의 이온주입에 의하여 내부 위치에 따라 다른 분포의 나이트로겐이 도핑된 상태이다. 그러므로 게이트 에지쪽은 나이트로겐의 도핑 양이 적기 때문에 두꺼운 NO 막이 형성되고, 채널 쪽은 나이트로겐의 도핑 양이 많기 때문에 얇은 NO 막이 형성된다.
이때 NO 두께를 조절하기 위하여 1E13 내지 1E15 정도로 도즈 양이 조절될 수 있고, 1KeV 내지 20KeV의 범위로 에너지가 조절될 수 있다.
상기한 바와 같이 게이트의 에지쪽 산화막이 두껍게 구현됨에 따라서 버티컬 트랜지스터는 게이트 인듀시드 드레인(Gate Induced Drain) 누설 전류에 강한 특성을 갖는다.
또한, 본 발명에 따른 버티컬 트랜지스터는 채널이 양쪽으로 두 개 형성되므로 통상의 평면형 트랜지스터에 비하여 두 배의 전류를 얻을 수 있는 효과를 가질수 있다.
산화막(20, 22)을 형성한 후 고농도 소스/드레인 이온주입을 실시하면, 도 10과 같이 반도체 기판 쪽에 제 1 소스/드레인 영역(24)이 형성된다. 이때 반도체기판(10) 상에 형성된 산화막(20)은 스크린 옥사이드로 이용되며, 이온주입 버퍼 레이어로 산화막이 이용됨에 따라 이온 주입으로 인한 반도체 기판(10) 표면의 격자구조 손상이 방지될 수 있다.
그 후, 반도체 기판(10) 상부의 산화막(20)은 도 11과 같이 제거되고, 오픈된 반도체 기판(10)의 상부에 에피텍셜 증착된 실리콘 레이어(26)가 도 12와 같이 형성된다. 이때 실리콘 레이어는 제 2 소스/드레인 영역을 형성하기 위한 것이다.
에피텍셜 증착된 실리콘 레이어(26)는 도 13과 같이 채널 영역(28)을 형성하기 위한 이온주입과 도 14와 같이 제 2 소스/드레인 영역(30)을 형성하기 위한 이온주입이 순차적으로 실시된다.
여기에서 상기 제 1 소스/드레인 영역 형성과, 채널 형성, 및 제 2 소스 드레인 영역 형성을 위한 각각의 이온주입 공정은 B, P, BF2 등의 물질이 이용될 수 있으며, 도핑 프로파일을 형성하기 위하여 1E12 내지 1E17의 양으로 도즈 량이 조절될 수 있고, 도핑 프로파일을 형성하기 위하여 5KeV 내지 500KeV의 범위로 에너지가 조절될 수 있다.
상기한 채널 영역과 제 2 소스/드레인 영역 형성을 위한 이온주입이 완료된 후 그 상부에 도 15와 같이 산화물 또는 질화물 재질의 층간 절연막(32)이 형성된다. 여기에서 층간 절연막(32)은 차후 바디 피크업을 위한 컨택과 제 1 및 제 2 소스드레인 영역 형성을 위한 컨택 형성에 이용된다.
층간 절연막(32)의 증착이 완료된 후, 도 16 및 도 17과 같이 층간 절연막(32)에는 바디 피크업을 위한 컨택홀(34)과 제 1 소스/드레인 컨택홀(36)이 식각에 의하여 형성된다.
여기에서, 바디 피크업을 위한 컨택홀(34)은 게이트를 형성하기 위한 폴리실리콘(14)의 중앙부분까지 깊이를 갖도록 형성한다.
상기한 바와 같이 층간 절연막(32)에 컨택홀(34, 36)을 각각 형성한 후, 전면에 컨택에 측벽을 형성하기 위한 산화물 또는 질화물 재질의 절연막(38)이 증착되고, 이방성 식각을 수행하여 절연막(38)이 컨택홀(34, 36)의 측벽을 이루도록 프로파일을 형성한다. 이방성 식각 과정에서 컨택홀(34, 36)의 컨택 부분이 오픈된다.
상기 절연막(38)은 서로 다른 영역에 형성된 제 1 소스/드레인 영역과 제 2 소스/드레인 영역을 전기적으로 분리시키기 위하여 형성된다.
도 18과 같이 컨택홀(34, 36)에 측벽을 형성한 후 도 19와 같이 제 2 소스/드레인 영역에 대한 컨택을 형성하기 위한 컨택홀(40)이 식각으로 형성된다.
도 19와 같이 바디 피크업 영역, 제 1 및 제 2 소스/드레인 컨택 영역에 대한 컨택홀이 형성된 후 도전체(42)가 증착된다. 도전체(42)는 증착된 후 식각되어 패드 형태로 도 20과 같이 패터닝된다.
본 발명에 의하면 채널 영역이 도핑됨에 따라서 버티컬 트랜지스터의 펀팅 쓰루나 플로팅 바디 이펙이 개선되어 동작 특성이 개선되는 효과가 있고, 바디 피크업 영역으로 백바이어스 전압을 인가하여 버티컬 트랜지스터의 동작을 제어할 수 있으며, 게이트폴리의 채널쪽보다 에지쪽의 산화막이 두껍게 형성됨으로써 게이트 인듀시드 드레인 누설 전류에 강성을 갖는 효과가 있다.
도 1은 본 발명에 따른 버티컬 트랜지스터의 상부 패턴을 도시한 평면도
도 2 내지 도 20은 본 발명에 따른 버티컬 트랜지스터의 제조 방법을 설명하는 공정도
Claims (8)
- 반도체 기판;상기 반도체 기판 상에 소정 영역 산화막이 에피텍셜 증착되고, 하부와 중심 및 상부에 도펀트의 이온주입에 의한 제 1 소스/드레인 영역, 채널 영역 및 제 2 소스/드레인 영역이 수직으로 형성된 채널;층간 절연막을 관통하여 상기 제 2 소스/드레인 영역과 컨택을 이루는 제 1 도전체;상기 반도체 기판과 상기 층간 절연막 사이에서, 상기 채널에 접하는 상기 채널을 중심으로 분리된 양측에 각각 제 1 절연막, 게이트폴리, 제 2 절연막이 적층되게 패터닝된 게이트;상기 게이트와 인접한 영역에 상기 산화막과 상기 층간 절연막이 적층된 영역에, 측벽에 의하여 분리되면서 상기 반도체 기판까지 수직으로 연장되고, 상기 제 1 소스/드레인 영역과 상기 반도체 기판을 경유하여 컨택을 이루는 제 2 도전체; 및상기 게이트와 인접한 영역에 상기 산화막과 상기 층간 절연막이 적층된 영역에 측벽에 의하여 분리되면서 상기 폴리실리콘이 형성된 깊이까지 수직으로 연장되고, 상기 게이트폴리에 백바이어스 전압을 인가하기 위한 경로를 형성하는 제 3 도전체를 구비함을 특징으로 하는 버티컬 트랜지스터.
- 제 1 항에 있어서,상기 폴리실리콘은 채널이 형성된 영역보다 에지쪽 영역의 산화막이 더 두껍게 형성됨을 특징으로 하는 버티컬 트랜지스터.
- 반도체 기판 상에 제 1 절연막 및 폴리실리콘을 적층하는 제 1 단계;상기 폴리실리콘에 나이트로겐 이온주입을 실시하는 제 2 단계;상기 폴리실리콘 상부에 제 2 절연막 및 포토레지스트를 형성하는 제 3 단계;상기 포토레지스트를 이용한 식각을 수행하여 상기 제 1 절연막, 폴리실리콘 및 제 2 절연막을 식각하여 게이트 패턴을 형성하는 제 4 단계;상기 게이트 패턴에 산화공정을 실시하여 상기 폴리실리콘 측벽과 상기 반도체 기판의 표면에 산화막을 형성하는 제 5 단계;상기 반도체 기판의 표면에 형성된 산화막을 스크린 옥사이드로 이용하여 이온주입을 실시함으로써 제 1 소스/드레인 영역을 형성하는 제 6 단계;상기 반도체 기판 표면의 상기 산화막을 제거하고, 에피텍셜 실리콘 레이어를 형성하는 제 7 단계;상기 에피텍셜 실리콘 레이어에 이온주입을 실시하여 채널 영역과 제 2 소스/드레인 영역을 형성하는 제 8 단계;상기 제 2 소스/드레인 영역이 형성된 상기 에피텍셜 실리콘 레이어 상부에 층간 절연막을 형성하는 제 9 단계;상기 게이트에 인접한 제 1 영역의 상기 층간 절연막과 상기 에피텍셜 실리콘 레이어 일부를 식각하여 바디 픽크업 컨택홀을 형성하는 제 10 단계;상기 게이트에 인접한 제 2 영역의 상기 층간 절연막과 상기 에피텍셜 질리콘 레이어를 식각하여 상기 반도체 기판이 노출되는 제 1 소스/드레인 컨택홀을 형성하는 제 11 단계;상기 바디 피크업 컨택홀과 상기 제 1 소스/드레인 컨택홀에 측벽을 형성하는 제 12 단계;상기 제 2 소스/드레인 영역에 접하는 컨택홀을 형성하는 제 13 단계; 및상기 각 컨택홀에 도전체를 증착하여 패드로 이용하기 위한 패턴을 형성하는 제 14 단계를 구비함을 특징으로 하는 버티컬 트랜지스터 형성 방법.
- 제 3 항에 있어서,상기 폴리실리콘은 10Å 내지 2000Å 범위의 두께를 갖도록 형성됨을 특징으로 하는 버티컬 트랜지스터 형성 방법.
- 제 3 항에 있어서,상기 제 2 단계의 나이트로겐 이온주입은 중심부의 도즈량이 피크치를 갖도록 실시됨을 특징으로 하는 버티컬 트랜지스터 형성 방법.
- 제 3 항에 있어서,상기 제 2 단계의 나이트로겐 이온주입은 1E13 내지 1E15의 범위로 도즈 양을 조절하거나 1KeV 내지 20KeV의 범위로 에너지 양을 조절함을 특징으로 하는 버티컬 트랜지스터 형성 방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 소스/드레인 영역 및 채널 영역을 형성하기 위한 상기 이온주입은 B, P, BF2 중 최소한 하나 이상을 이용하여 실시됨을 특징으로 하는 버티컬 트랜지스터 형성 방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 소스/드레인 영역 및 채널 영역을 형성하기 위한 상기 이온주입은 1E12 내지 1E17의 범위로 도즈 양을 조절하거나 5KeV 내지 500KeV의 범위로 에너지 양을 조절함을 특징으로 하는 버티컬 트랜지스터 형성 방법.B, P, BF2 중 최소한 하나 이상을 이용하여 실시됨을 특징으로 하는 버티컬 트랜지스터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040027257A KR20050101996A (ko) | 2004-04-20 | 2004-04-20 | 버티컬 트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040027257A KR20050101996A (ko) | 2004-04-20 | 2004-04-20 | 버티컬 트랜지스터 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050101996A true KR20050101996A (ko) | 2005-10-25 |
Family
ID=37280320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040027257A KR20050101996A (ko) | 2004-04-20 | 2004-04-20 | 버티컬 트랜지스터 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050101996A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9653565B2 (en) | 2014-09-29 | 2017-05-16 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| EP3975258A1 (en) * | 2020-09-28 | 2022-03-30 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
-
2004
- 2004-04-20 KR KR1020040027257A patent/KR20050101996A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9653565B2 (en) | 2014-09-29 | 2017-05-16 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| EP3975258A1 (en) * | 2020-09-28 | 2022-03-30 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| US11696434B2 (en) | 2020-09-28 | 2023-07-04 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7101763B1 (en) | Low capacitance junction-isolation for bulk FinFET technology | |
| KR100400079B1 (ko) | 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 | |
| US20050012173A1 (en) | Narrow width effect improvement with photoresist plug process and STI corner ion implantation | |
| KR100639971B1 (ko) | 리세스된 소스/드레인 구조를 갖는 초박막의 에스오아이모스 트랜지스터 및 그 제조방법 | |
| US8067799B2 (en) | Semiconductor device having recess channel structure and method for manufacturing the same | |
| CN114388439A (zh) | FinFET的半导体脊中的均匀植入区域 | |
| KR20220074921A (ko) | Ldmos 소자 및 이의 제조방법 | |
| KR100788367B1 (ko) | 이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법 | |
| US7396727B2 (en) | Transistor of semiconductor device and method for fabricating the same | |
| US7851855B2 (en) | Semiconductor device and a method for manufacturing the same | |
| KR100488099B1 (ko) | 쇼오트 채널 모오스 트랜지스터 및 그 제조 방법 | |
| KR101057652B1 (ko) | 반도체 소자의 제조 방법 | |
| US20100264466A1 (en) | Gate self-aligned low noise jfet | |
| KR20130107588A (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| KR20050101996A (ko) | 버티컬 트랜지스터 및 그 제조 방법 | |
| KR20110084733A (ko) | 최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들 | |
| KR101060697B1 (ko) | 채널 폭이 증가된 ｍｏｓ 트랜지스터 및 그 제조 방법 | |
| KR20080006268A (ko) | 터널링 전계 효과 트랜지스터의 제조 방법 | |
| US10727063B2 (en) | Methods of fabricating high voltage semiconductor devices | |
| KR100745924B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100529618B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR101035643B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100602113B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR20050047659A (ko) | 리세스 채널 모오스 트렌지스터의 제조 방법 | |
| KR101110178B1 (ko) | 고전압 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |