JP4993248B2 - リセスチャネル及び非対称接合構造を有する半導体素子の製造方法 - Google Patents

リセスチャネル及び非対称接合構造を有する半導体素子の製造方法 Download PDF

Info

Publication number
JP4993248B2
JP4993248B2 JP2005194721A JP2005194721A JP4993248B2 JP 4993248 B2 JP4993248 B2 JP 4993248B2 JP 2005194721 A JP2005194721 A JP 2005194721A JP 2005194721 A JP2005194721 A JP 2005194721A JP 4993248 B2 JP4993248 B2 JP 4993248B2
Authority
JP
Japan
Prior art keywords
region
manufacturing
semiconductor device
recess channel
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005194721A
Other languages
English (en)
Other versions
JP2006261627A (ja
Inventor
シク スー ムン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of JP2006261627A publication Critical patent/JP2006261627A/ja
Application granted granted Critical
Publication of JP4993248B2 publication Critical patent/JP4993248B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Description

本発明は、半導体素子の製造方法に関するもので、詳しくは、リセスチャネル及び非対称接合構造を有する半導体素子の製造方法に関するものである。
最近、半導体素子の集積度が高まるにつれて、単チャネル効果による素子の特性低下が大きな問題となっている。また、トレンチ素子分離膜（Shallow Trench Isolation；ＳＴＩ）の形成工程時、活性領域のエッジによる逆狭幅効果（Inverse Narrow Width Effect；ＩＮＷＥ）が増加する。このため、トランジスタで漏洩電流特性が表れることで、半導体素子の特性低下、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のリフレッシュ（refresh）またはデータ保有時間などの低下を発生する。したがって、最近は、半導体基板のドーピング濃度を増加せずにチャネル長さを増加できる、リセスチャネルを有する半導体素子が提案されている。このリセスチャネルを有する半導体素子の製造方法は、チャネル領域になる半導体基板を所定深さだけリセスし、このリセスされた基板にゲートスタックを形成することで垂直方向にチャネル長さを増加する。すなわち、前記半導体基板がリセスされた長さだけ有効チャネル長さが増加するため、チャネル領域にドーピング濃度を増加せずにショットチャネルのマージン（margin）を確保できるので、ＤＲＡＭのリフレッシュ特性低下を防止する。
一方、半導体素子、特にＤＲＡＭの場合、ソース領域及びドレイン領域は、キャパシタのストレージノードおよびビットラインにそれぞれ電気的に連結される。したがって、キャパシタのストレージノードに連結されるソース領域での漏洩電流は、ＤＲＡＭのリフレッシュ特性を低下する原因として作用する。よって、最近は、ソース領域を遮断した状態で、しきい電圧調節のためのｐ型不純物イオン、例えばＢイオンやＢＦ2イオンを注入することで、ドレイン接合におけるデプリーション領域の幅を増加し、その結果、ドレイン接合における電界を減少して漏洩電流量を減少できる非対称接合構造を採用している。
図１ａ及び図１ｂは、従来の非対称接合構造を有する半導体素子の製造方法の一例を説明するために示した断面図である。
まず、図１ａを参照すると、トレンチ素子分離膜１１によって活性領域が限定される半導体基板１０上に、しきい電圧調節及び非対称接合形成のためのマスク膜パターン１２を形成する。このマスク膜パターン１２は、半導体基板１０の活性領域のうち、ストレージノードに連結される部分を除いた残り部分の半導体基板１０を露出する開口部１２’を有する。次に、図面の矢印で示したように、このマスク膜パターン１２をイオン注入マスク膜として用いたイオン注入工程を行って、しきい電圧調節のための不純物領域１３を形成する。
次に、図１ｂを参照すると、前記マスク膜パターン（図１ａの１２）を除いた後、通常の方法により半導体基板１０上にゲートスタック１４を形成する。このゲートスタック１４は、ゲート絶縁膜パターン１４ａ、ゲート導電膜パターン１４ｂ、金属シリサイド膜パターン１４ｃ及び絶縁性キャッピング層パターン１４ｄが順次積層された構造となっている。
次に、図示していないが、ソース領域及びドレイン領域形成のためのイオン注入工程および不純物拡散工程を行う。これらイオン注入工程および不純物拡散工程を行ってソース領域及びドレイン領域を形成すると、しきい電圧調節のための不純物領域１３が部分的に存在することになり、非対称的な接合構造のソース領域及びドレイン領域が設けられる。
しかしながら、従来の方法においては、マスク膜パターン（図１ａの１２）のずれ（misalign）によってしきい電圧調節のための不純物領域１３が左右に配置されるが、このような現象が発生すると、トランジスタのしきい電圧が均一に維持されない。すなわち、マスク膜パターン（図１ａの１２）のずれによって、しきい電圧調節のための不純物領域１３ａが左側に偏って配置される場合は、左側のトランジスタＡのしきい電圧よりも右側のトランジスタＢのしきい電圧が低くなる。その反面、しきい電圧調節のための不純物領域１３ｂが右側に偏って配置される場合は、右側のトランジスタＢのしきい電圧よりも左側のトランジスタＡのしきい電圧が低くなる。
図２は、従来の非対称接合構造を有する半導体素子の製造方法の他の例を説明するために示した断面図である。
図２に示した従来の方法は、図１ａ及び図１ｂを参照して説明した工程と同一に行う。ただし、しきい電圧調節のための不純物イオンを別途のマスク膜パターンを使用せずに全面に注入する。次に、ゲートスタック１４を形成した後、ゲートスタック１４によって露出される半導体基板１０の一部表面を露出するマスク膜パターン１５を形成する。ここで、半導体基板１０の露出部分は、ストレージノードに連結される部分でなく、ビットラインに連結される部分である。また、このマスク膜パターン１５をイオン注入マスク膜として用いて追加的なイオン注入工程を行う。次に、マスク膜パターン１５を除去した後、通常のソース領域及びドレイン領域を形成するための不純物イオン注入及び拡散工程を行う。
しかしながら、この場合は、半導体素子の集積度が高まるにつれて、各素子間の間隔が縮小されるため、感光膜のようなマスク膜の残余物によってイオン注入のためのマスクパターンを精密に限定し難いという問題点があった。
米国特許第６，３６８，９１５号 米国特許第６，６５３，１８１号
本発明は、前記問題点を解決するためになされたもので、隣接した各トランジスタ間のしきい電圧の均一性を低下せずに、ずれ問題やマスクパターンの限定時の困難さを改善できるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を提供することを目的とする。
前記目的を達成するために、本発明によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法は、ソース領域、ドレイン領域およびそれらの間のチャネル領域を有する半導体基板のドレイン領域と、前記チャネル領域の前記ドレイン領域に隣接する一部領域と、にしきい電圧調節のためのイオン注入を行って不純物領域を形成する段階と；前記半導体基板のチャネル領域を所定深さにエッチングしてリセスチャネル用トレンチを形成する段階と；前記リセスチャネル用トレンチが形成された半導体基板にゲートスタックを形成する段階と；前記ゲートスタックが形成された半導体基板にイオン注入工程を行ってソース領域及びドレイン領域を形成する段階と；を含むことを特徴とする。
前記リセスチャネル用トレンチを形成する段階は、前記リセスチャネル用トレンチの深さを前記不純物領域よりも深くすることを特徴とする。
前記不純物領域は、前記半導体基板の表面から５０〜２５００Åの深さを有して形成されることを特徴とする。
前記リセスチャネル用トレンチは、前記半導体基板の表面から５０〜２５００Åの深さを有して形成されることを特徴とする。
前記不純物領域を形成する段階は、ｐ型不純物イオンを注入して行うことを特徴とする。
前記ｐ型不純物イオンは、Ｂイオン、ＢＦ2イオンまたはＩイオンを含むことを特徴とする。
前記不純物領域を形成するためのマスク膜パターンの幅は、フィーチャーサイズの１〜３倍の範囲になることを特徴とする。
前記不純物領域を形成するためのマスク膜パターンの幅は、ゲート形成のためのゲートマスク膜パターンの幅の１〜３倍の範囲になることを特徴とする。
本発明において、前記不純物領域を形成した後、ｎ型不純物イオンを注入する段階をさらに含むことを特徴とする。
この場合、前記ｎ型不純物イオンは、ＰイオンまたはＡｓイオンを含むことを特徴とする。
また、前記ｎ型不純物イオンは、前記不純物領域の表面に配置されるように注入されることを特徴とする。
本発明は、ゲート形成前に、しきい電圧調節のためのイオン注入をストレージノードコンタクトパッド形成部を除いた領域のみに非対称的に注入した後、ゲートが形成される領域をリセスしてビットラインコンタクトパッド形成部のみにしきい電圧調節のための不純物を残し、自己整列された非対称接合構造を形成することで、ずれが発生する場合も素子のしきい電圧の均一性を維持できるという効果がある。
以下、本発明の実施の形態に対し、図面に基づいて説明する。なお、本発明は、ここで説明する実施形態に限定されることなく、多様な形態に実現される。図面では、多様な層及び領域を明確に表現するために厚さを拡大して示した。また、明細書全体における類似した部分には、同一の図面符号を付けた。
図３乃至図９は、本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。
まず、図３に示すように、通常のトレンチ素子分離形成工程を行って半導体基板３０内にトレンチ素子分離膜３１を形成する。このトレンチ素子分離膜３１は、半導体基板３０内に活性領域３２を限定する。次に、各トレンチ素子分離膜３１間の半導体基板３０にｐ型不純物をイオン注入して壁領域（図示せず）を形成する。場合によっては、壁領域形成のためのイオン注入を省略することもできる。
次に、図４に示すように、半導体基板３０上にフォトレジスト膜などのマスク膜を塗布し、写真エッチング工程を施してしきい電圧調節のための不純物領域４０を定義するマスク膜パターン４１を形成する。また、このマスク膜パターン４１をイオン注入マスク膜として用いたイオン注入工程を行って、しきい電圧調節のための不純物領域４０を形成する。ここで、注入されるイオンには、Ｂイオン、ＢＦ2イオンおよびＩイオンなどのｐ型不純物イオンを使用する。また、イオン注入エネルギーを適切に調節して、前記不純物領域４０を半導体基板３０の表面からほぼ５０〜２５００Åの深さにする。
前記マスク膜パターン４１は、図１１に示したように、活性領域３２内のソース領域が形成される第１領域９２'を完全に覆う反面、ドレイン領域が形成される第２領域９３'を完全に露出する。また、第１領域９２'と第２領域９３'との間のチャネル領域が形成される第３領域Ｄ１，Ｄ２は、第２領域９３'に隣接した一部のみを露出する。したがって、このマスク膜パターン４１によって限定される不純物領域４０は、第２領域９３'およびこの第２領域９３'に隣接する第３領域Ｄ１，Ｄ２の一部に所定深さを有して設けられる。前記マスク膜パターン４１の幅Ｗは、フィーチャーサイズＦの１〜３倍の範囲を有し、後続工程におけるゲート幅の１〜３倍の範囲の値を有する。
次に、図５に示すように、前記マスク膜パターン４１を除去した後、再び半導体基板３０のリセスチャネル用トレンチ５２が設けられる領域を露出するマスク膜パターン５１を、例えばフォトレジスト膜を用いて形成する。次に、このマスク膜パターン５１をエッチングマスクとして用いたエッチング工程で半導体基板３０の露出部分を所定深さだけ除去する。このようなエッチング工程により設けられるリセスチャネル用トレンチ５２の深さｄは、不純物領域４０の深さよりも大きくする。また、前記リセスチャネル用トレンチ５２の深さｄは、ほぼ５０〜２５００Åにする。このようにリセスチャネル用トレンチ５２の深さｄを不純物領域Ａの深さよりも大きくすると、不純物領域Ａがマスク膜パターン（図４の４１）のずれによって左側または右側に位置移動する場合も、素子のしきい電圧の均一性に影響を与えることがない。以下、これを詳しく説明する。
図５に示したように、マスク膜パターン（図４の４１）のずれによって不純物領域４０が左側に偏って配置される場合も、リセスチャネル用トレンチ５２を取り囲むチャネル領域における不純物濃度は、相互隣接するトランジスタの間で変わることがない。リセスチャネル用トレンチ５２の深さｄが不純物領域４０の深さよりも小さくて、リセスチャネル用トレンチ５２の底が不純物領域４０によって取り囲まれる場合は、不純物領域４０の位置移動によって隣接するトランジスタのチャネル領域、特にリセスチャネル用トレンチ５２の底におけるしきい電圧が相互変わる。しかしながら、本発明の場合、リセスチャネル用トレンチ５２の底と不純物領域４０とは関係がないので、このずれによるしきい電圧の不均一な変動は発生しない。
引き続いて、図６を参照すると、リセストレンチ５２が形成された半導体基板３０の全面にゲート絶縁膜７１を形成する。ゲート絶縁膜７１は、酸化膜により形成される。次に、ゲート絶縁膜７１上には、ゲート導電膜７２、金属シリサイド膜７３及び絶縁性キャッピング膜７４を順次積層する。ここで、ゲート導電膜７２は、ポリシリコン膜により形成される。金属シリサイド膜７３は、タングステンシリサイド膜により形成される。また、絶縁性キャッピング膜７４は、窒化膜により形成される。次いで、絶縁性キャッピング膜７４上に感光膜を塗布して露光及び現像を行い、ゲートスタックを形成するためのマスク膜パターン７５を形成する。
また、図７に示すように、マスク膜パターン７５を用いて絶縁性キャッピング膜７４、金属シリサイド膜７３、ゲート導電膜７２及びゲート絶縁膜７１の露出部分を順次エッチングする。すると、ゲート絶縁膜パターン８１、ゲート導電膜パターン８２、金属シリサイド膜パターン８３及び絶縁性キャッピング膜パターン８４が順次積層されるゲートスタック８５が形成される。その後、マスク膜パターン７５を除去する。
また、図８に示すように、金属シリサイド膜パターン８３及びゲート導電膜パターン８２の側壁を酸化する工程を施して、ゲートポリ酸化膜などの酸化膜９０を形成する。このようにすると、後続の湿式工程を施すとき、ゲートスタック８５のエッチング性溶液による損傷を防止するとともに、その後に形成されるスペーサ絶縁膜とゲート導電膜パターン８２との間に発生するリフティング（lifting）現象を防止できる。次いで、ゲートスタック８５が形成された半導体基板３０の下部にｎ型の不純物を注入する。すると、ドレイン領域はｐ型不純物イオンが注入された状態で、ソース領域はｐ型不純物イオンが注入されてない状態であるため、非対称的な深さを有するソース/ドレイン接合構造９１が形成される。
その後、図９に示すように、ゲートスタック８５を含む構造物の全面に窒化膜(図示せず)を蒸着した後、異方性エッチングを追加的に行ってスペーサ絶縁膜１００を形成する。また、スペーサ絶縁膜１００によって露呈された半導体基板３０を浅くエッチングして溝を形成した後、ドーピングされたポリシリコン膜などでギャップフィルをし、その表面を化学機械研磨（Chemical Mechanical Polishing）工程で平坦化することで、ビットラインコンタクトパッド１０１およびストレージノードコンタクトパッド１０２を形成する。
図１０は、本発明の他の実施形態によるリセスゲート及び非対称接合構造を有する半導体素子の製造方法を説明するために示した断面図である。
まず、上述した図３及び図４と同一の工程を経て半導体基板３０にトレンチ素子分離膜３１を形成し、各トレンチ素子分離膜３１間の半導体基板３０に壁領域（図示せず）を形成する。また、半導体基板３０上に感光膜を塗布し、写真エッチング工程を施してしきい電圧調節のための不純物領域４０を定義するマスク膜パターン４１を形成する。また、このマスク膜パターン４１をイオン注入マスク膜として用いたイオン注入工程を行って、しきい電圧調節のための不純物領域４０を形成する。
また、図１０に示すように、しきい電圧調節のための不純物領域４０の半導体基板３０の表面１１０に不純物を注入する段階を追加的に行う。ここで、半導体基板の表面に注入する不純物は、Ｐ、Ａｓなどを含むｎ型の不純物である。このｎ型の不純物を注入すると、しきい電圧調節のために不純物を注入した半導体基板３０の界面領域の抵抗が増加することを防止できる。その後、図５乃至図１０と同一の行程を行う。
従来の非対称接合構造を有する半導体素子の製造方法の一例を説明するために示した断面図である。 従来の非対称接合構造を有する半導体素子の製造方法の一例を説明するために示した断面図である。 従来の非対称接合構造を有する半導体素子の製造方法の他の例を説明するために示した断面図である。 本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。 本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。 本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。 本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。 本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。 本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。 本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。 本発明の他の実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した断面図である。 本発明によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法で使用されるマスクパターンを示したレイアウト図である。
符号の説明
３０ 半導体基板、３１ トレンチ素子分離膜、７１ ゲート絶縁膜、７２ ゲート導電膜、７３ 金属シリサイド膜、７４ 絶縁性キャッピング膜、９０ 酸化膜、１０１ ビットラインコンタクトパッド、１０２ ストレージノードコンタクトパッド。

Claims (9)

  1. ソース領域が形成される第１領域、ドレイン領域が形成される第２領域およびそれらの間のチャネル領域が形成される第３領域を有する半導体基板の前記第２領域と、前記第３領域の前記第２領域に隣接する一部領域と、にしきい電圧調節のためのイオン注入を行って不純物領域を形成する段階と；
    前記不純物領域が形成された前記半導体基板の前記第３領域をエッチングしてリセスチャネル用トレンチおよび前記チャネル領域を形成する段階と；
    前記リセスチャネル用トレンチが形成された半導体基板にゲートスタックを形成する段階と；
    前記ゲートスタックが形成された半導体基板にイオン注入工程を行って前記ソース領域及び前記ドレイン領域を形成する段階と；
    を含み、前記リセスチャネル用トレンチを形成する段階は、前記リセスチャネル用トレンチの深さを前記不純物領域よりも深くすることを特徴とするリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
  2. 前記不純物領域は、前記半導体基板の表面から５０〜２５００Åの深さを有して形成されることを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
  3. 前記リセスチャネル用トレンチは、前記半導体基板の表面から５０〜２５００Åの深さを有して形成されることを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
  4. 前記不純物領域を形成する段階は、ｐ型不純物イオンを注入して行うことを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
  5. 前記ｐ型不純物イオンは、Ｂイオン、ＢＦ2イオンまたはＩイオンを含むことを特徴とする請求項４記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
  6. 前記不純物領域を形成するためのマスク膜パターンの幅は、フィーチャーサイズの１〜３倍の範囲になることを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
  7. 前記不純物領域を形成するためのマスク膜パターンの幅は、ゲート形成のためのゲートマスク膜パターンの幅の１〜３倍の範囲になることを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
  8. 前記不純物領域を形成した後、ｎ型不純物イオンを前記不純物領域の表面に配置されるように注入する段階をさらに含むことを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
  9. 前記ｎ型不純物イオンは、ＰイオンまたはＡｓイオンを含むことを特徴とする請求項８記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
JP2005194721A 2005-03-14 2005-07-04 リセスチャネル及び非対称接合構造を有する半導体素子の製造方法 Expired - Fee Related JP4993248B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050020926A KR100712989B1 (ko) 2005-03-14 2005-03-14 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법
KR10-2005-0020926 2005-03-14

Publications (2)

Publication Number Publication Date
JP2006261627A JP2006261627A (ja) 2006-09-28
JP4993248B2 true JP4993248B2 (ja) 2012-08-08

Family

ID=36971557

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005194721A Expired - Fee Related JP4993248B2 (ja) 2005-03-14 2005-07-04 リセスチャネル及び非対称接合構造を有する半導体素子の製造方法

Country Status (5)

Country Link
US (1) US7381612B2 (ja)
JP (1) JP4993248B2 (ja)
KR (1) KR100712989B1 (ja)
CN (1) CN100463146C (ja)
TW (1) TWI279845B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100675889B1 (ko) * 2005-04-26 2007-02-02 주식회사 하이닉스반도체 리세스 채널을 가지는 반도체 소자 및 그 제조방법
JP4773169B2 (ja) * 2005-09-14 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR100843712B1 (ko) * 2007-02-26 2008-07-04 삼성전자주식회사 활성 영역 내 채널 불순물 확산 영역과 자기 정렬하는데적합한 게이트 패턴을 가지는 트랜지스터들 및 그의형성방법들
JP5608313B2 (ja) * 2007-03-16 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
TWI349340B (en) * 2007-09-03 2011-09-21 Nanya Technology Corp Method for manufacturing non-volatile memory
KR100920045B1 (ko) * 2007-12-20 2009-10-07 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP2010141107A (ja) * 2008-12-11 2010-06-24 Elpida Memory Inc 半導体装置及びその製造方法
CN101924075B (zh) * 2009-06-09 2012-06-27 中芯国际集成电路制造(上海)有限公司 快闪存储器制造方法
KR101096226B1 (ko) * 2010-10-28 2011-12-22 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
JP2012204689A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体装置及びその製造方法
CN104637822B (zh) * 2015-01-23 2018-05-11 无锡同方微电子有限公司 一种双沟槽场效应管及其制备方法
CN110246841B (zh) * 2018-03-08 2021-03-23 联华电子股份有限公司 半导体元件及其制作方法
CN108735608B (zh) * 2018-05-30 2023-10-24 长鑫存储技术有限公司 半导体器件及其制作方法
CN115259679B (zh) * 2022-07-26 2024-02-27 Oppo广东移动通信有限公司 基板的蚀刻方法、壳体组件和电子设备

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2507502B2 (ja) * 1987-12-28 1996-06-12 三菱電機株式会社 半導体装置
KR960003864B1 (ko) * 1992-01-06 1996-03-23 삼성전자주식회사 반도체 메모리장치 및 그 제조방법
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
JPH0897419A (ja) * 1994-09-29 1996-04-12 Toshiba Corp Ｍｏｓ型トランジスタ及びその製造方法
KR0161398B1 (ko) * 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
JPH08264562A (ja) 1995-03-24 1996-10-11 Mitsubishi Electric Corp 半導体装置，及びその製造方法
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
JPH11354541A (ja) * 1998-06-11 1999-12-24 Fujitsu Quantum Devices Kk 半導体装置およびその製造方法
WO2000055896A1 (en) 1999-03-17 2000-09-21 Koninklijke Philips Electronics N.V. Method of manufacturing a floating gate field-effect transistor
DE60001601T2 (de) 1999-06-18 2003-12-18 Lucent Technologies Inc Fertigungsverfahren zur Herstellung eines CMOS integrieten Schaltkreises mit vertikalen Transistoren
US6501131B1 (en) * 1999-07-22 2002-12-31 International Business Machines Corporation Transistors having independently adjustable parameters
US6285060B1 (en) 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
JP4005805B2 (ja) * 2001-12-17 2007-11-14 株式会社東芝 半導体装置
US20030134479A1 (en) * 2002-01-16 2003-07-17 Salling Craig T. Eliminating substrate noise by an electrically isolated high-voltage I/O transistor
DE10204871A1 (de) * 2002-02-06 2003-08-21 Infineon Technologies Ag Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren
US6878646B1 (en) * 2002-10-16 2005-04-12 Taiwan Semiconductor Manufacturing Company Method to control critical dimension of a hard masked pattern
US7081391B2 (en) * 2002-11-26 2006-07-25 Samsung Electronics Co., Ltd. Integrated circuit devices having buried insulation layers and methods of forming the same
KR100539276B1 (ko) * 2003-04-02 2005-12-27 삼성전자주식회사 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법
KR100568854B1 (ko) * 2003-06-17 2006-04-10 삼성전자주식회사 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법
KR100471001B1 (ko) * 2003-07-02 2005-03-14 삼성전자주식회사 리세스형 트랜지스터 및 그의 제조방법
KR100593443B1 (ko) * 2004-02-11 2006-06-28 삼성전자주식회사 트랜지스터들 및 그 제조방법들
KR100549580B1 (ko) * 2004-06-24 2006-02-08 주식회사 하이닉스반도체 리세스 채널 구조를 갖는 반도체 소자의 제조 방법
KR20060075079A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4984398B2 (ja) * 2005-02-04 2012-07-25 富士電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TWI279845B (en) 2007-04-21
KR100712989B1 (ko) 2007-05-02
CN1835209A (zh) 2006-09-20
CN100463146C (zh) 2009-02-18
TW200633005A (en) 2006-09-16
KR20060099605A (ko) 2006-09-20
JP2006261627A (ja) 2006-09-28
US7381612B2 (en) 2008-06-03
US20060205162A1 (en) 2006-09-14

Similar Documents

Publication Publication Date Title
JP4993248B2 (ja) リセスチャネル及び非対称接合構造を有する半導体素子の製造方法
US7189605B2 (en) Method for fabricating semiconductor device
JP4773169B2 (ja) 半導体装置の製造方法
US7163865B2 (en) Method of forming transistor having recess channel in semiconductor memory, and structure thereof
US20090173992A1 (en) Semiconductor device with improved performance characteristics
US7790551B2 (en) Method for fabricating a transistor having a recess gate structure
JP4859455B2 (ja) 半導体素子の製造方法
JP2007184533A (ja) 半導体素子のリセスチャネル用トレンチ形成方法
US7375016B2 (en) Method for fabricating semiconductor device
US20070128805A1 (en) Semiconductor memory device and method for fabricating the same
JP2008091905A (ja) ＦｉｎＦＥＴを備えた半導体素子の製造方法
JP5000863B2 (ja) 半導体素子の製造方法
US20120049253A1 (en) Semiconductor device and method for fabricating the same
US8658491B2 (en) Manufacturing method of transistor structure having a recessed channel
KR20090039203A (ko) 반도체 소자의 제조 방법
KR100515057B1 (ko) 반도체 소자의 트렌치 소자분리막들 형성방법
KR20000024755A (ko) 반도체 장치의 게이트 전극 형성 방법
US8222101B2 (en) Method of fabricating a MOS transistor having a gate insulation layer with a lateral portion and a vertical portion
KR100636684B1 (ko) 셀 트랜지스터의 게이트구조 및 이를 갖는 반도체메모리소자의 제조방법
KR100660337B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR20040059386A (ko) 반도체 소자의 제조 방법
KR20100011801A (ko) 반도체 소자 및 그의 제조방법
JP2008171913A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080703

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120213

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20120224

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120410

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120426

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150518

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees