JP2007184533A - 半導体素子のリセスチャネル用トレンチ形成方法 - Google Patents

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Abstract

【課題】半導体素子のリセスチャネル用トレンチ形成方法を提供する。
【解決手段】半導体基板上に、トレンチが形成される第１領域を露出させるハードマスク膜パターンを形成する段階と、ハードマスク膜パターンをマスクとした第１エッチング工程を行って第１トレンチを形成し、ハードマスク膜パターンは除去する段階と、第１トレンチを含む半導体基板上にバリア膜を形成する段階と、バリア膜上に第１トレンチを露出する感光膜を含むイオン注入マスク膜を形成する段階と、イオン注入マスク膜及びバリア膜を用いて第１トレンチ下部の半導体基板内にイオン注入層を形成する段階と、イオン注入マスク膜及びバリア膜をマスクとして第２エッチング工程を行って球状の第２トレンチを形成し、第１トレンチ及び第２トレンチからなるバルブタイプのリセスチャネル用トレンチを形成する段階と、イオン注入マスク膜及びバリア膜を除去する段階と、を備える。
【選択図】図９

Description

本発明は、半導体素子の製造方法に係り、さらに詳細には、半導体素子のリセスチャネル用トレンチ形成方法に関する。
近来、集積回路半導体素子の集積度増加及びデザインルール（design rule）の急な減少によって、トランジスタの安定した動作が確保し難くなってきた。例えば、ゲートの幅が減少しトランジスタの短チャネル化が急に進行しており、これによる短チャネル効果（short channel effect）が頻繁に発生している。さらに、短チャネル効果によって、トランジスタのソースとドレインとのパンチスルー（punch-through）が深刻に発生しており、このパンチスルーは、素子の誤動作の主要原因とされている。そこで、最近では、短チャネル効果を克服すべく、デザインルールの増加無しでチャネルの長さをさらに確保する種々の方法が研究されている。特に、限られたゲート線幅に対してチャネル長をより拡張させる構造として、２段階のエッチング工程を用いてバルブタイプ（bulb type）のリセスチャネルを有する半導体素子を形成し、チャネル長をより延長させようと試みている。
図１及び図２は、従来技術によるリセスチャネルを有する半導体素子の製造方法を説明するための図である。
まず、図１を参照すると、素子分離膜１０２で活性領域が限定された半導体基板１００内に、下端部を球状にしたバルブタイプのリセスチャネル用トレンチ１０４を形成する。続いて、セルトランジスタのしきい電圧を確保するために、半導体基板１００の全面にチャネルイオン注入工程を行い、これで、バルブタイプのリセスチャネル用トレンチ１０４を取り囲む不純物領域１０６が形成される。
続いて、図２を参照すると、バルブタイプのリセスチャネル用トレンチ１０４と重なるゲートスタック１１８を形成し、不純物を注入してソース／ドレイン領域１２０を形成する。ここで、ゲートスタックは、ゲート絶縁膜パターン１１０、導電膜パターン１１２、金属膜パターン１１４及びハードマスク膜パターン１１６を備えてなる。
米国特許出願公開第２００６／００６０９３６号明細書 米国特許出願公開第２００５／０２７２２３３号明細書
しかしながら、この場合、バルブタイプのリセスチャネル用トレンチ１０４を取り囲む不純物領域１０６とソース／ドレイン領域１２０とが重なる（overlap）領域Ａが存在し、よって、不純物濃度が高まりながら電界（electric field）が増加してしまう。これにより、電圧が変化しながら素子のリフレッシュ（refresh）特性が劣化するという問題があった。
そこで、ソース／ドレイン領域とチャネル形成のための不純物領域とが接する部分における電界を減少させリフレッシュ特性を向上させる方法が望まれている。
本発明は、ソース／ドレイン領域とチャネル形成のための不純物領域とが接する部分における電界を減少させリフレッシュ特性を向上させることができる半導体素子のリセスチャネル用トレンチ形成方法を提供することにある。
また、バルブタイプのリセスチャネル用トレンチ形成時にトレンチ上部に発生する損傷を防止できる半導体素子のリセスチャネル用トレンチ形成方法を提供することにある。
本発明に係る半導体素子のリセスチャネル用トレンチ形成方法は、半導体基板上に、トレンチが形成される第１領域を露出させるハードマスク膜パターンを形成する段階と、前記ハードマスク膜パターンをマスクとした第１エッチング工程を行って第１トレンチを形成し、前記ハードマスク膜パターンは除去する段階と、前記第１トレンチを含む半導体基板上にバリア膜を形成する段階と、前記バリア膜上に、前記第１トレンチを露出するイオン注入マスク膜を形成する段階と、前記イオン注入マスク膜及びバリア膜を用いて前記第１トレンチ下部の半導体基板内にイオン注入層を形成する段階と、前記イオン注入マスク膜及びバリア膜をマスクとして第２エッチング工程を行って球状の第２トレンチを形成し、第１トレンチ及び第２トレンチからなるバルブタイプのリセスチャネル用トレンチを形成する段階と、前記イオン注入マスク膜及びバリア膜を除去する段階と、を備える。
前記ハードマスク膜パターン形成以前に、バッファ膜パターンを形成する段階を備えることが好ましい。
前記ハードマスク膜パターンは、ポリシリコン膜で形成することが好ましい。
前記ハードマスク膜パターンは、８００〜１２００オングストロームの厚さに形成することが好ましい。
前記バッファ膜パターンは、酸化膜で形成することが好ましい。
前記イオン注入マスク膜は、感光膜を含むことが好ましい。
前記第１トレンチは、４００〜１０００オングストロームの深さを有することが好ましい。
前記バリア膜は、高温熱酸化膜（ＨＴＯ）を含むことが好ましい。
前記バリア膜は、３０〜１００オングストロームの厚さに形成することが好ましい。
前記イオン注入層は、前記バルブタイプのリセスチャネル用トレンチ下部の半導体基板内に不純物を注入する局所的チャネルイオン注入工程（ＬＣＩ）で形成することが好ましい。
前記イオン注入層は、５〜７°のチルト角度で０°及び１８０°の回転方向として実施する局所的チャネルイオン注入工程によって形成することが好ましい。
前記イオン注入層は、前記第１トレンチの底から４００〜１０００オングストロームの深さに位置するように形成することが好ましい。
前記球状の第２トレンチは、前記第１トレンチの底から４００〜１０００オングストロームの深さに形成することが好ましい。
前記第２エッチング工程は、等方性エッチングを用いることが好ましい。
本発明に係る半導体素子のリセスチャネル用トレンチ形成方法は、半導体基板上に、トレンチが形成される第１領域を露出させるハードマスク膜パターンを形成する段階と、前記ハードマスク膜パターンをマスクとした第１エッチング工程を行って第１トレンチを形成する段階と、前記ハードマスク膜パターンを用いて前記第１トレンチ下部の半導体基板内にイオン注入層を形成し、前記ハードマスク膜パターンは除去する段階と、前記半導体基板の全面にバリア膜を形成する段階と、前記バリア膜をマスクとして第２エッチング工程を行って球状の第２トレンチを形成し、第１トレンチ及び第２トレンチからなるバルブタイプのリセスチャネル用トレンチを形成する段階と、前記バリア膜を除去する段階と、を備える。
前記ハードマスク膜パターン形成以前に、バッファ膜パターンを形成する段階を備えることが好ましい。
前記ハードマスク膜パターンは、非晶質カーボン膜で形成することが好ましい。
前記非晶質カーボン膜は、２０００〜３０００オングストロームの厚さに形成することが好ましい。
前記バッファ膜は、酸化膜で形成することが好ましい。
前記第１トレンチは、４００〜１０００オングストロームの深さを有することが好ましい。
前記イオン注入層は、前記バルブタイプのリセスチャネル用トレンチ下部の半導体基板内に垂直方向に不純物を注入する局所的チャネルイオン注入工程（ＬＣＩ）によって形成することが好ましい。
前記イオン注入層は、前記第１トレンチの底から４００〜１０００オングストロームの深さに位置するように形成することが好ましい。
前記局所的チャネルイオン注入工程は、２０〜３０ｋｅＶの注入エネルギーと、２．０〜５．０×１０13ｉｏｎｓ／ｃｍ2のドーズ量で不純物を注入して行うことが好ましい。
前記バリア膜は、３０〜１００オングストロームの厚さに形成することが好ましい。
前記球状の第２トレンチは、前記第１トレンチの底から４００〜１０００オングストロームの深さに形成することが好ましい。
前記第２エッチング工程は、等方性エッチングを用いることが好ましい。
本発明に係る半導体素子のリセスチャネル用トレンチ形成方法によれば、チャネル形成のためのイオン注入工程時にチャネルが形成されるトレンチ下端部の半導体基板内にのみイオン注入層が形成されるため、リフレッシュ特性を向上させることが可能になる。
また、バリア膜を含んだ膜によれば、バルブタイプのリセスチャネル用トレンチ形成のためのエッチング工程時に半導体基板に発生する損傷を防止することが可能になる。
以下、添付の図面を参照して本発明の好適な実施の形態について詳細に説明する。ただし、本発明は、種々の形態に改変可能なもので、下記する実施の形態に限定されるものではない。なお、図面では、複数の層及び領域をより明確に表すためにその厚さを拡大して示し、同一の構成要素については同一符号及び番号を共通使用し、重複する説明は省略するものとする。
図３乃至図９は、本発明の一実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。
まず、図３を参照すると、半導体基板２００上に、半導体基板２００の素子分離領域を露出させるバッファ膜２０２及びパッド窒化膜（図示せず）を形成する。続いて、半導体基板２００の露出部分に対するエッチング工程を行って一定深さを有するトレンチ（図示せず）を形成する。次に、トレンチが埋め立てられるように全面に絶縁膜を形成し、平坦化工程を行った後にパッド窒化膜パターンを除去し、半導体基板２００の素子分離領域を定義するトレンチ素子分離膜２０４を形成する。ここで、バッファ膜２０２は、酸化膜を含んで形成することができる。
続いて、図４を参照すると、半導体基板２００上にハードマスク膜２０６を形成し、ハードマスク膜２０６上に、感光膜を塗布及びパターニングしてハードマスク膜２０６の所定領域を露出させる感光膜パターン２０８を形成する。ここで、ハードマスク膜２０６は、ポリシリコン膜で８００〜１２００オングストローム（１オングストロームは０．１ｎｍ）の厚さを有するように形成する。
その後、図５を参照すると、感光膜パターン２０８をマスクとしてハードマスク膜２０６及びバッファ膜２０２をエッチングし、半導体基板２００の第１領域を露出させるハードマスク膜パターン２１０及びバッファ膜パターン２１２を形成する。ここで、図示せぬ第１領域は、後でバルブタイプのリセスチャネル用トレンチが形成される領域である。続いて、ハードマスク膜パターン２１０及びバッファ膜パターン２１２をマスクとした第１エッチング工程を実施し半導体基板２００上に第１トレンチ２１４を形成した後、ハードマスク膜パターン２１０は除去する。ここで、第１トレンチ２１４は、バルブ（bulb）タイプのリセスチャネル用トレンチのネック（neck）部分に該当し、４００〜１０００オングストロームの深さを有するように形成する。
次に、図６を参照すると、第１トレンチ２１４を含む半導体基板２００の全面にバリア膜２１６を形成する。ここで、バリア膜２１６は、後続するバルブタイプのリセスチャネル用トレンチを形成するための第２エッチング工程において半導体基板２００が過度にエッチングされるのを防止する役割を担い、高温酸化膜（ＨＴＯ；High Temperature Oxidation）を含んで３０〜１００オングストロームの厚さに形成することができる。
続いて、図７を参照すると、バリア膜２１６上に感光膜を塗布及びパターニングし、第１トレンチ２１４を露出させるイオン注入マスク膜２１８を形成する。そして、イオン注入マスク膜２１８及びバリア膜２１６をマスクとして第１トレンチ２１４の下部の半導体基板２００内に不純物を注入する局所的チャネルイオン注入（ＬＣＩ；Local channel Implant）工程を実施してイオン注入層２２０を形成する。ここで、局所的なチャネルイオン注入（ＬＣＩ）は、５〜７°のチルト（tilt）角を有するように注入し、回転（rotation）方向は、第１トレンチ２１４の下部の半導体基板２００内に注入されるように０°及び１８０°に回転させて注入する。このときに、イオン注入層２２０は、第１トレンチ２１４の底から４００〜１０００オングストロームの深さに位置するように注入することが好ましい。このようにイオン注入層２２０をチルト角５〜７°として第１トレンチ２１４の底から４００〜１０００オングストロームの深さに位置するように注入すると、以降形成されるチャネル形成領域の幅と深さが一致するようになる。
次に、図８を参照すると、イオン注入マスク膜２１８及びバリア膜２１６をマスクとした第２エッチング工程を行い、第１トレンチ２１４の下端部に球状の第２トレンチ２２２を形成し、第１トレンチ２１４及び第２トレンチ２２２からなるバルブタイプのリセスチャネル用トレンチ２２４を形成する。
続いて、洗浄工程を行い、イオン注入マスク膜２１８及びバルブタイプのリセスチャネル用トレンチ２２４上に残っているバリア膜２１６を除去する。そして、半導体基板２００上に４０〜６０オングストローム厚のスクリーン酸化膜（図示せず）を形成する。その後、スクリーン酸化膜をイオン注入マスクとして通常のウェルイオン注入及びチャネルイオン注入を行った後、スクリーン酸化膜は除去する。
ここで、第２トレンチ２２２は、第１トレンチ２１４の底から４００〜１０００オングストロームの深さに形成することができる。第２エッチング工程は、全方向に同じ速度でエッチングされエッチング後に曲面を有する等方性エッチング（isotropic etch）とすることが好ましい。等方性エッチングを行う間に、バリア膜２１６は、バルブタイプのリセスチャネル用トレンチ２２４の側面が過度にエッチングされることから生じる半導体基板２００の損傷を防ぐ機能を担う。
ところで、従来は、バリア膜２１６のみをエッチングマスクとして第２エッチング工程を行い、エッチング選択比によって半導体基板２００と隣接するバルブタイプのリセスチャネル用トレンチ２２４の上端部領域２１５のシリコン（Ｓｉ）に損傷が発生することがあった。そこで、本実施の形態では、バリア膜２１６上に、感光膜からなるイオン注入マスク膜２１８を形成し第２エッチング工程を行うことによって、半導体基板２００と隣接するバルブタイプのリセスチャネル用トレンチ２２４の上端部領域２１５のシリコン（Ｓｉ）に損傷が発生するのを防止している。
本発明の実施の形態では、第１トレンチ２１４を形成した後に、チャネルイオン注入工程、例えば局所的チャネルイオン注入工程（ＬＣＩ）によってチャネルが形成される第１トレンチ２１４の下端部にイオン注入層２２０を形成する。続いて、第２トレンチ２２２を形成し、第１トレンチ２１４及び第２トレンチ２２２からなるバルブタイプのリセスチャネル用トレンチ２２４を形成する。その結果、イオン注入層２２０は、以降チャネルが形成されるバルブタイプのリセスチャネル用トレンチ２２４の下端部に位置するようになる。したがって、チャネルの形成される領域にのみ選択的にイオン注入が行え、よって、以降形成するソース／ドレイン領域と重なる部分が減少し電界が低くなるため、リフレッシュ特性が改善される。
次に、図９を参照すると、バルブタイプのリセスチャネル用トレンチ２２４上にゲートスタック２３４を形成し、不純物を注入してソース／ドレイン領域２３６を形成する。ここで、ゲートスタック２３４は、３０〜５０オングストローム厚のゲート絶縁膜パターン２２６と、４００〜７００オングストローム厚のドープされたポリシリコン膜からなる導電膜パターン２２８、１０００〜１５００オングストローム厚のタングステンシリサイド膜からなる金属膜パターン２３０及び２０００〜２５００オングストローム厚のハードマスク膜パターン２３２を含んでなる。
本発明の一実施の形態による半導体素子のリセスチャネル用トレンチ形成方法は、イオン注入層２２０がバルブタイプのリセスチャネル用トレンチ２２４の下端部の半導体基板２００内に位置するように第１トレンチ２１４を形成し、感光膜からなるイオン注入マスク膜２１８及びバリア膜２１６をマスク膜として局所的チャネルイオン注入（ＬＣＩ）工程を行う。これにより、従来に比べてソース／ドレイン領域２３６とイオン注入層２２０とが重なる（overlap）部分が減少するため、電界が増加する現象を防止しリフレッシュ特性を改善することができる。また、バルブタイプのリセスチャネル用トレンチ形成時にエッチングマスクを、イオン注入工程で用いたイオン注入マスク膜２１８及びバリア膜２１６とすることができ、半導体基板２００が損傷するのを防止できる。
図１０乃至図１６は、本発明の他の実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。
まず、図１０を参照すると、素子分離膜３０２で活性領域が定義された半導体基板３００上に、バッファ膜３０４及びハードマスク膜３０６を形成する。ここで、素子分離膜３０２の形成の詳細は、本発明の一実施の形態で詳述されており、ここでは省略するものとする。バッファ膜３０４は、通常の熱工程を用いた酸化膜で形成でき、ハードマスク膜３０６は、非晶質カーボン（amorphous carbon）膜で２０００〜３０００オングストロームの厚さに形成することができる。ここで、非晶質カーボン膜は、シリコン（Ｓｉ）よりも選択比が高いため、後続の第１トレンチ形成のためのエッチング工程時にほとんど除去されず、後続の局所的チャネルイオン注入工程（ＬＣＩ）においてイオン注入マスク膜として用いることができる。
次に、図１１を参照すると、ハードマスク膜３０６上に感光膜を塗布及びパターニングし、ハードマスク膜３０６の所定領域を露出する感光膜パターン３０８を形成する。続いて、感光膜パターン３０８を用いてバッファ膜３０４を露出するハードマスク膜パターン３１０を形成し、感光膜パターン３０８は除去する。
続いて、図１２を参照すると、ハードマスク膜パターン３１０をマスクとして半導体基板３００の第１領域（図示せず）を露出するバッファ膜パターン３１２を形成する。ここで、第１領域は、後でバルブタイプのリセスチャネル用トレンチが形成される領域である。続いて、ハードマスク膜パターン３１０及びバッファ膜パターン３１２をマスクとした第１エッチング工程を行い、半導体基板３００上に第１トレンチ３１４を形成する。ここで、第１トレンチ３１４は、バルブ（bulb）タイプのリセスチャネル用トレンチのネック（neck）部分に該当し、４００〜１０００オングストロームの深さを有するように乾式エッチングで形成できる。非晶質カーボン（amorphous carbon）膜からなるハードマスク膜パターン３１０をエッチングマスクとする場合、第１エッチング工程を行う間にハードマスク膜パターン３１０はほとんど除去されず、後続の局所的チャネルイオン注入工程（ＬＣＩ）においてイオン注入マスク膜として機能することができる。
次に、図１３を参照すると、ハードマスク膜パターン３１０及びバッファ膜パターン３１２をイオン注入マスクとして第１トレンチ３１４の下部の半導体基板３００内に不純物を注入する局所的チャネルイオン注入工程（ＬＣＩ）を行ってイオン注入層３１６を形成する。局所的チャネルイオン注入工程（ＬＣＩ）は、２０〜３０ｋｅＶの注入エネルギーと２．０〜５．０×１０13ｉｏｎｓ／ｃｍ2のドーズ量で不純物を注入して行うことができる。このときに、局所的チャネルイオン注入工程（ＬＣＩ）は、以降形成される第２トレンチよりも深い位置にイオン注入層３１６が位置するように行うことが好ましい。そして、ハードマスク膜パターン３１０は除去する。
次に、図１４を参照すると、バッファ膜パターン３１２を含む半導体基板３００の全面に、バリア膜３１８を３０〜１００オングストロームの厚さに形成する。ここで、バリア膜３１８は、酸化膜系列の物質からなり、後続の第２エッチング工程において球状の第２トレンチの側面が過度にエッチングされ半導体基板３００が損傷するのを防ぐ役割を担う。
次に、図１５を参照すると、バッファ膜パターン３１２及びバリア膜３１８をマスクとした第２エッチング工程を行い、第１トレンチ３１４の下端部に球状の第２トレンチ３２０を形成することで、第１トレンチ３１４及び第２トレンチ３２０からなるバルブタイプのリセスチャネル用トレンチ３２２を形成する。ここで、第２エッチング工程は、全方向に同じ速度でエッチングされエッチング後に曲面を有する等方性エッチング（isotropic etch）とすることが好ましい。このときに、第２トレンチ３２０は、第１トレンチ３１４の底から４００〜１０００オングストロームの深さを有するように形成することができる。また、等方性エッチングを行う間に、バリア膜３１８は、球状の第２トレンチ３２０の側面が過度にエッチングされるのを防止し半導体基板３００の損傷を抑制する。その後、洗浄工程を行い、バルブタイプのリセスチャネル用トレンチ３２２上に残っているバリア膜３１８を除去する。
本実施の形態では、第１トレンチ３１４を形成した後にチャネルイオン注入工程、例えば局所的チャネルイオン注入工程（ＬＣＩ）を行い、チャネルの形成される第１トレンチ３１４の下端部にイオン注入層３１６を形成する。続いて、第２トレンチ３２０を形成することで、第１トレンチ３１４及び第２トレンチ３２０からなるバルブタイプのリセスチャネル用トレンチ３２２を形成する。その結果、イオン注入層３１６は、以降チャネルが形成されるバルブタイプのリセスチャネル用トレンチ３２２の下端部に位置するようになる。これにより、チャネルの形成される領域にのみ選択的にイオン注入が行え、以降形成するソース／ドレイン領域と重なる部分が減少し電界が低くなるため、リフレッシュ特性が改善される。
次に、図１６に示すように、バルブタイプのリセスチャネル用トレンチ３２２上にゲートスタック３３２を形成し、不純物を注入してソース／ドレイン領域３３４を形成する。ここで、ゲートスタック３３２は、ゲート絶縁膜パターン３２４、導電膜パターン３２６、金属膜パターン３２８及びハードマスク膜パターン３３０を含んでなる。
本発明による半導体素子のリセスチャネル用トレンチ形成方法は、チャネルが形成されるトレンチ下端部の半導体基板内にのみイオン注入層が形成されるように局所的チャネルイオン注入工程（ＬＣＩ）を行いソース／ドレイン領域とイオン注入層とが重なる部分を最小限にすることによって、電界が増加する現象を防止し、リフレッシュ特性を改善することができる。
また、非晶質カーボン膜をトレンチ形成のためのエッチングマスクとする場合、エッチング工程を行う間にほとんど除去されないため、局所的チャネルイオン注入工程（ＬＣＩ）でイオン注入マスク膜の役割をし、局所的チャネルイオン注入工程（ＬＣＩ）を実施することができる。
なお、バリア膜と感光膜パターンの二重構造からなるハードマスク膜をイオン注入マスク膜とすることによって、バルブタイプのリセスチャネル用トレンチ形成のためのエッチング工程時に半導体基板に発生する損傷を防ぐことができる。
従来技術によるリセスチャネルを有する半導体素子の製造方法を説明するための図である。 従来技術によるリセスチャネルを有する半導体素子の製造方法を説明するための図である。 本発明の一実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の一実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の一実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の一実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の一実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の一実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の一実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の他の実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の他の実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の他の実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の他の実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の他の実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の他の実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。 本発明の他の実施の形態による半導体素子のリセスチャネル用トレンチ形成方法を説明するための図である。
符号の説明
２００，３００ 半導体基板、２０６，３０４ ハードマスク膜、２２４，３２２ バルブタイプのリセスチャネル用トレンチ、２２０，３１６ イオン注入層、２３４，３３２ ゲートスタック。

Claims (26)

  1. 半導体基板上に、トレンチが形成される第１領域を露出させるハードマスク膜パターンを形成する段階と、
    前記ハードマスク膜パターンをマスクとした第１エッチング工程を行って第１トレンチを形成し、前記ハードマスク膜パターンは除去する段階と、
    前記第１トレンチを含む半導体基板上にバリア膜を形成する段階と、
    前記バリア膜上に、前記第１トレンチを露出するイオン注入マスク膜を形成する段階と、
    前記イオン注入マスク膜及びバリア膜を用いて前記第１トレンチ下部の半導体基板内にイオン注入層を形成する段階と、
    前記イオン注入マスク膜及びバリア膜をマスクとして第２エッチング工程を行って球状の第２トレンチを形成し、第１トレンチ及び第２トレンチからなるバルブタイプのリセスチャネル用トレンチを形成する段階と、
    前記イオン注入マスク膜及びバリア膜を除去する段階と、
    を備える、半導体素子のリセスチャネル用トレンチ形成方法。
  2. 前記ハードマスク膜パターン形成以前に、バッファ膜パターンを形成する段階を備えることを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  3. 前記ハードマスク膜パターンは、ポリシリコン膜で形成することを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  4. 前記ハードマスク膜パターンは、８００〜１２００オングストロームの厚さに形成することを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  5. 前記バッファ膜パターンは、酸化膜で形成することを特徴とする、請求項２に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  6. 前記イオン注入マスク膜は、感光膜を含むことを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  7. 前記第１トレンチは、４００〜１０００オングストロームの深さを有することを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  8. 前記バリア膜は、高温熱酸化膜（ＨＴＯ）を含むことを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  9. 前記バリア膜は、３０〜１００オングストロームの厚さに形成することを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  10. 前記イオン注入層は、前記バルブタイプのリセスチャネル用トレンチ下部の半導体基板内に不純物を注入する局所的チャネルイオン注入工程（ＬＣＩ）で形成することを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  11. 前記イオン注入層は、５〜７°のチルト角度で０°及び１８０°の回転方向として実施する局所的チャネルイオン注入工程によって形成することを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  12. 前記イオン注入層は、前記第１トレンチの底から４００〜１０００オングストロームの深さに位置するように形成することを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  13. 前記球状の第２トレンチは、前記第１トレンチの底から４００〜１０００オングストロームの深さに形成することを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  14. 前記第２エッチング工程は、等方性エッチングを用いることを特徴とする、請求項１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  15. 半導体基板上に、トレンチが形成される第１領域を露出させるハードマスク膜パターンを形成する段階と、
    前記ハードマスク膜パターンをマスクとした第１エッチング工程を行って第１トレンチを形成する段階と、
    前記ハードマスク膜パターンを用いて前記第１トレンチ下部の半導体基板内にイオン注入層を形成し、前記ハードマスク膜パターンは除去する段階と、
    前記半導体基板の全面にバリア膜を形成する段階と、
    前記バリア膜をマスクとして第２エッチング工程を行って球状の第２トレンチを形成し、第１トレンチ及び第２トレンチからなるバルブタイプのリセスチャネル用トレンチを形成する段階と、
    前記バリア膜を除去する段階と、
    を備える、半導体素子のリセスチャネル用トレンチ形成方法。
  16. 前記ハードマスク膜パターン形成以前に、バッファ膜パターンを形成する段階を備えることを特徴とする、請求項１５に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  17. 前記ハードマスク膜パターンは、非晶質カーボン膜で形成することを特徴とする、請求項１５に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  18. 前記非晶質カーボン膜は、２０００〜３０００オングストロームの厚さに形成することを特徴とする、請求項１７に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  19. 前記バッファ膜は、酸化膜で形成することを特徴とする、請求項１６に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  20. 前記第１トレンチは、４００〜１０００オングストロームの深さを有することを特徴とする、請求項１５に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  21. 前記イオン注入層は、前記バルブタイプのリセスチャネル用トレンチ下部の半導体基板内に垂直方向に不純物を注入する局所的チャネルイオン注入工程（ＬＣＩ）によって形成することを特徴とする、請求項１５に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  22. 前記イオン注入層は、前記第１トレンチの底から４００〜１０００オングストロームの深さに位置するように形成することを特徴とする、請求項１５に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  23. 前記局所的チャネルイオン注入工程は、２０〜３０ｋｅＶの注入エネルギーと、２．０〜５．０×１０13ｉｏｎｓ／ｃｍ2のドーズ量で不純物を注入して行うことを特徴とする、請求項２１に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  24. 前記バリア膜は、３０〜１００オングストロームの厚さに形成することを特徴とする、請求項１５に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  25. 前記球状の第２トレンチは、前記第１トレンチの底から４００〜１０００オングストロームの深さに形成することを特徴とする、請求項１５に記載の半導体素子のリセスチャネル用トレンチ形成方法。
  26. 前記第２エッチング工程は、等方性エッチングを用いることを特徴とする、請求項１５に記載の半導体素子のリセスチャネル用トレンチ形成方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250855A (ja) * 2006-03-16 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法
JP2009088522A (ja) * 2007-09-28 2009-04-23 Hynix Semiconductor Inc 半導体装置のリセスゲート製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732767B1 (ko) * 2005-12-29 2007-06-27 주식회사 하이닉스반도체 반도체 소자의 리세스 채널용 트렌치 형성방법
US7858476B2 (en) * 2006-10-30 2010-12-28 Hynix Semiconductor Inc. Method for fabricating semiconductor device with recess gate
KR100818654B1 (ko) * 2006-12-01 2008-04-01 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
KR100780658B1 (ko) * 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101344019B1 (ko) * 2007-11-01 2013-12-24 삼성전자주식회사 이온 주입 방법
JP2009224520A (ja) * 2008-03-14 2009-10-01 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
DE102009031114B4 (de) * 2009-06-30 2011-07-07 Globalfoundries Dresden Module One LLC & CO. KG, 01109 Halbleiterelement, das in einem kristallinen Substratmaterial hergestellt ist und ein eingebettetes in-situ n-dotiertes Halbleitermaterial aufweist, und Verfahren zur Herstellung desselben
CN102856276B (zh) * 2011-06-27 2015-08-12 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US9117759B2 (en) 2011-08-10 2015-08-25 Micron Technology, Inc. Methods of forming bulb-shaped trenches in silicon
US20130187159A1 (en) 2012-01-23 2013-07-25 Infineon Technologies Ag Integrated circuit and method of forming an integrated circuit
KR20140142888A (ko) * 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 반도체 집적 회로 장치 및 그 제조방법
DE102015109545B4 (de) * 2015-06-15 2021-10-21 Infineon Technologies Ag Transistor mit Feldelektroden und verbessertem Lawinendurchbruchsverhalten

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US6297082B1 (en) * 1999-08-25 2001-10-02 United Microelectronics Corp. Method of fabricating a MOS transistor with local channel ion implantation regions
TW514992B (en) * 1999-12-17 2002-12-21 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
JP4200626B2 (ja) * 2000-02-28 2008-12-24 株式会社デンソー 絶縁ゲート型パワー素子の製造方法
US6624016B2 (en) * 2001-02-22 2003-09-23 Silicon-Based Technology Corporation Method of fabricating trench isolation structures with extended buffer spacers
US6764907B2 (en) * 2002-02-19 2004-07-20 Bart J. Van Zeghbroeck Method of fabricating self-aligned silicon carbide semiconductor devices
KR100701369B1 (ko) * 2002-12-30 2007-03-28 동부일렉트로닉스 주식회사 트랜지스터 및 그 제조 방법
US7045071B2 (en) * 2002-12-30 2006-05-16 Hynix Semiconductor Inc. Method for fabricating ferroelectric random access memory device
KR100459872B1 (ko) * 2003-05-07 2004-12-03 삼성전자주식회사 트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그제조방법
KR100531461B1 (ko) * 2003-06-30 2005-11-28 주식회사 하이닉스반도체 엠피에스 공정을 이용한 캐패시터의 제조 방법
KR100558544B1 (ko) * 2003-07-23 2006-03-10 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법
KR100539244B1 (ko) * 2003-10-10 2005-12-27 삼성전자주식회사 리세스 채널 트렌치 패턴의 형성 방법, 리세스 채널트랜지스터의 제조 방법 및 리세스 채널 트랜지스터
KR20050045560A (ko) * 2003-11-12 2005-05-17 삼성전자주식회사 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법
US7052972B2 (en) * 2003-12-19 2006-05-30 Micron Technology, Inc. Method for forming sublithographic features during the manufacture of a semiconductor device and a resulting in-process apparatus
US7582931B2 (en) * 2004-06-04 2009-09-01 Samsung Electronics Co., Ltd. Recessed gate electrodes having covered layer interfaces and methods of forming the same
KR100618861B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
US7323746B2 (en) * 2004-09-14 2008-01-29 Samsung Electronics Co., Ltd. Recess gate-type semiconductor device and method of manufacturing the same
US20060113590A1 (en) * 2004-11-26 2006-06-01 Samsung Electronics Co., Ltd. Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor
KR100608386B1 (ko) * 2005-06-30 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100668856B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100732767B1 (ko) * 2005-12-29 2007-06-27 주식회사 하이닉스반도체 반도체 소자의 리세스 채널용 트렌치 형성방법
KR100759839B1 (ko) * 2006-06-19 2007-09-18 삼성전자주식회사 수직 채널 반도체 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250855A (ja) * 2006-03-16 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法
JP2009088522A (ja) * 2007-09-28 2009-04-23 Hynix Semiconductor Inc 半導体装置のリセスゲート製造方法

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