KR100608386B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브 영역을 한정하는 소자분리막이 형성된 반도체 기판을 마련하는 단계; 상기 반도체 기판 상에 산화막과 폴리실리콘막 및 반사방지막을 차례로 형성하는 단계; 상기 반사방지막 상에 리세스될 기판 영역을 한정하는 리세스 게이트 패턴을 형성하는 단계; 상기 리세스 게이트 패턴을 식각마스크로 이용해서 반사방지막과 폴리실리콘막 및 산화막을 식각하여 기판 액티브 영역의 리세스 예정 영역을 노출시키는 단계; 상기 리세스 게이트 패턴을 식각마스크로 이용해서 노출된 기판 영역을 1차 식각하여 보잉(bowing)된 제1홈을 형성하는 단계; 상기 리세스 게이트 패턴과 반사방지막을 제거하는 단계; 상기 식각된 폴리실리콘막을 식각마스크로 이용해서 상기 제1홈 하(下)면 아래의 기판 부분을 2차 식각하여 수직의 프로파일을 갖는 제2홈을 형성하는 단계; 상기 폴리실리콘막과 산화막을 제거하는 단계; 및 상기 제2홈을 포함한 제1홈 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 액티브 영역의 리세스 영역을 2회 식각하여 채널 길이를 증가시킴으로써 접합지역의 누설전류를 감소시킬 수 있으며, 이에 따라, 소자의 누설 전류 감소로 인하여 반도체 소자의 신뢰성과 수율을 증대시킬 수 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 반도체 기판 4: 폴리실리콘막
5: 반사방지막 6: 리세스 게이트 패턴
7: 게이트 산화막 8: 게이트 폴리실리콘막
9: 게이트 금속실리사이드막 10: 게이트 하드마스크막
본 발명은, 반도체 소자의 제조방법에 관한것으로, 보다 자세하게는 리세스 게이트 형성시 채널길이를 증가시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 디램(DARM) 소자의 집적도가 높아짐에 따라 기존의 평면(planar) 구조 트랜지스터로는 요구되는 문턱전압 타겟을 구현함에 있어서 공정 및 소자적으로 그 한계에 부딪치고 있다. 이에, 접합지역의 누설전류를 감소시켜 소자의 신뢰성 향상과 수율을 증대시킬 수 있는 3차원 액티브 구조가 새롭게 대두되고 있다. 이를 리세스 게이트(Recess Gate)라 칭한다.
이러한 리세스 게이트는 기존의 평면(planar) 구조 액티브 지역을 리세스한 후, 리세스된 지역에 게이트를 형성하여 접합채널 길이를 늘려준 구조이다.
그러나, 이러한 리세스 게이트의 경우에도 액티브 영역의 크기가 작아지면, 접합채널의 크기 또한 감소하게 되어, 소자의 리프레쉬 개선 효과가 거의 없게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 액티브 영역의 리세스 영역을 2회 식각함으로써 채널 길이를 증가시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은, 액티브 영역을 한정하는 소자분리막이 형성된 반도체 기판을 마련하는 단계; 상기 반도체 기판 상에 산화막과 폴리실리콘막 및 반사방지막을 차례로 형성하는 단계; 상기 반사방지막 상에 리세스될 기판 영역을 한정하는 리세스 게이트 패턴을 형성하는 단계; 상기 리세스 게이트 패턴을 식각마스크로 이용해서 반사방지막과 폴리실리콘막 및 산화막을 식각하여 기판 액티브 영역의 리세스 예정 영역을 노출시키는 단계; 상기 리세스 게이트 패턴을 식각마스크로 이용해서 노출된 기판 영역을 1차 식각하여 보잉(bowing)된 제1홈을 형성하는 단계; 상기 리세스 게이트 패턴과 반사방지막을 제거하는 단계; 상기 식각된 폴리실리콘막을 식각마스크로 이용해서 상기 제1홈 하(下)면 아래의 기판 부분을 2차 식각하여 수직의 프로파일을 갖는 제2홈을 형성하는 단계; 상기 폴리실리콘막과 산화막을 제거하는 단계; 및 상기 제2홈을 포함한 제1홈 상에 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 1차 식각은 HF, NH4F, HNO3, CH3COOH, H2O2 및 H2O의 혼합 용액을 이용한 습식식각으로 수행하며, 또한, 식각 반응성이 향상되도록 25∼100℃의 온도로 수행한다.
상기 HNO3 용액은 전체 용액 비율대비 1∼50%로 함유시키며, 상기 CH3COOH 용액은 전체 용액 비율대비 1∼50%로 함유시킨다.
상기 제1홈은 10∼1000Å 깊이를 갖도록 형성한다.
상기 2차 식각은 제1홈의 식각표면에 데미지를 주어 결정격자를 파괴하는 플라즈마 건식식각으로 진행하며, 상기 플라즈마 건식식각은 N2, Ar, Ne, He, NH3, Kr, Xe 및 Rn로 구성된 그룹으로부터 선택되는 어느 하나 이상의 가스와 Cl 가스의 혼합 가스를 사용하여 수행한다.
상기 제2홈은 300∼3000Å 깊이를 갖도록 형성한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 액티브 영역을 한정하는 소자분리막(2)이 형성된 반도체 기판(1)을 마련한다. 그런다음, 상기 반도체 기판(1) 상에 버퍼용 산화막(3)과 하드마스크용 폴리실리콘막(4)을 차례로 형성한 후, 상기 하드마스크용 폴리실리콘막(4) 상에 반사방지막(5)을 형성한다. 이어서, 상기 반사방지막(5) 상에 공지의 포토 공정에 따라 리세스될 기판 영역을 한정하는 리세스 게이트 패턴(6)을 형성한다.
도 1b를 참조하면, 상기 리세스 게이트 패턴(6)을 식각마스크로 이용해서 반사방지막(5)과 폴리실리콘막(4) 및 산화막(3)을 식각하고, 이를 통해, 기판 액티브 영역의 리세스 예정 영역을 노출시킨다.
도 1c를 참조하면, 상기 리세스 게이트 패턴(6)을 식각마스크로 이용해서 노출된 기판 영역을 1차로 습식식각하고, 이를 통해, 보잉(bowing)된 제1홈을 형성한다. 이때, 상기 제1홈은 10∼1000Å 깊이를 갖도록 형성한다. 그런다음, 상기 리세스 게이트 패턴과 반사방지막를 차례로 제거한다.
여기서, 상기 1차 습식식각은 HF, NH4F, HNO3, CH3COOH, H2O2 및 H2O의 혼합 용액을 사용하여 수행하며, 아울러, 식각 반응성이 향상되도록 25∼100℃의 온도로 수행한다. 상기 식각액에 있어서, 상기 CH3COOH 용액은 안정제로 사용되는 것으로 전체 용액 비율대비 1∼50%로 함유시키며, 상기 HNO3 용액은 CH3COOH 용액이 반응되어 소실될 때 화학적으로 보충시키기 위해 첨가하는 것으로 전체 용액 비율대비 1∼50%로 함유시킨다.
도 1d를 참조하면, 상기 식각된 폴리실리콘막을 식각마스크로 이용해서 상기 제1홈 하(下)면의 기판 부분을 2차로 건식식각하고, 이를 통해, 수직의 측면 프로파일을 갖는 제2홈을 300∼3000Å 깊이로 형성한다. 그런다음, 상기 폴리실리콘막과 산화막을 제거한다.
여기서, 상기 2차 건식식각은 제1홈의 식각표면에 데미지를 주어 결정격자를 파괴하는 플라즈마 건식식각으로 진행하며, 이때, 상기 플라즈마 건식식각의 식각가스로는 N2, Ar, Ne, He, NH3, Kr, Xe 및 Rn 중에서 선택되는 어느 하나 이상의 가스와 Cl 가스를 포함한 가스를 이용한다.
다음으로, 상기 제2홈을 포함한 기판 결과물의 액티브 영역 전면에 게이트 산화막(7)을 형성한다.
본 발명은 게이트가 형성될 기판 액티브 영역 부분을 2회 식각하여 홈을 형성하기 때문에 채널 길이를 충분히 증가시킬 수 있으며, 이에 따라, 소자의 누설전류를 감소시킬 수 있음은 물론 리프레쉬 특성을 개선시킬 수 있다.
도 1e를 참조하면, 상기 게이트 산화막(7)을 포함한 기판 결과물 상에 게이트 폴리실리콘막(8)과 게이트 금속실리사이드막(9) 및 게이트 하드마스크막(10)을 차례로 형성한 후, 이들을 식각하여 제2홈을 포함한 제1홈 상에 리세스 게이트를 형성한다.
이후, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 리세스 게이트를 포함한 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명은 게이트가 형성될 기판 액티브 영역을 2회 식각함으로써 단일 식각을 진행하는 경우 보다 채널 길이를 더욱 증가시킬 수 있으며, 이에 따라, 충분한 채널 길이를 확보할 수 있는 바, 접합지역의 누설전류를 감소시킬 수 있다. 따라서, 본 발명은 소자의 누설 전류 감소로 인하여 반도체 소자의 신뢰성과 수율을 증대시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (10)

  1. 액티브 영역을 한정하는 소자분리막이 형성된 반도체 기판을 마련하는 단계;
    상기 반도체 기판 상에 산화막과 폴리실리콘막 및 반사방지막을 차례로 형성하는 단계;
    상기 반사방지막 상에 리세스될 기판 영역을 한정하는 리세스 게이트 패턴을 형성하는 단계;
    상기 리세스 게이트 패턴을 식각마스크로 이용해서 반사방지막과 폴리실리콘막 및 산화막을 식각하여 기판 액티브 영역의 리세스 예정 영역을 노출시키는 단계;
    상기 리세스 게이트 패턴을 식각마스크로 이용해서 노출된 기판 영역을 1차 식각하여 보잉(bowing)된 제1홈을 형성하는 단계;
    상기 리세스 게이트 패턴과 반사방지막을 제거하는 단계;
    상기 식각된 폴리실리콘막을 식각마스크로 이용해서 상기 제1홈 하(下)면 아래의 기판 부분을 2차 식각하여 수직의 프로파일을 갖는 제2홈을 형성하는 단계;
    상기 폴리실리콘막과 산화막을 제거하는 단계; 및
    상기 제2홈을 포함한 제1홈 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 1차 식각은 HF, NH4F, HNO3, CH3COOH, H2O2 및 H2O의 혼합 용액을 이용한 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 HNO3 용액은 전체 용액 비율대비 1∼50%로 함유시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 CH3COOH 용액은 전체 용액 비율대비 1∼50%로 함유시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 2 항에 있어서, 상기 1차 식각은 반응성이 향상되도록 25∼100℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제1홈은 10∼1000Å 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 2차 식각은 제1홈의 식각표면에 데미지를 주어 결정격자를 파괴하는 플라즈마 건식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 플라즈마 건식식각은 N2, Ar, Ne, He, NH3, Kr, Xe 및 Rn로 구성된 그룹으로부터 선택되는 어느 하나 이상의 가스와 Cl 가스의 혼합 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서, 상기 제2홈은 300∼3000Å 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 액티브 영역을 정의하는 소자분리막이 형성된 반도체 기판을 마련하는 단계;
    상기 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 리세스될 기판 영역을 한정하는 리세스 게이트 패턴을 형성하는 단계;
    상기 리세스 패턴을 식각마스크로 이용해서 절연막을 식각하여 기판 액티브 영역의 리세스 예정 영역을 노출시키는 단계;
    상기 노출된 기판 영역을 1차 등방성 식각하여 제1홈을 형성하는 단계;
    상기 제1홈 하(下)면 아래의 기판 부분을 2차로 건식식각하는 단계; 및
    상기 제2 및 제1홈이 형성된 기판 결과물 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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TW094146561A TWI263307B (en) 2005-06-30 2005-12-26 A method of manufacturing semiconductor device having recess gate structure with varying recess width for increased channel length
US11/318,960 US7413969B2 (en) 2005-06-30 2005-12-27 Method of manufacturing semiconductor device having recess gate structure with varying recess width for increased channel length
JP2005378696A JP5127137B2 (ja) 2005-06-30 2005-12-28 半導体素子の製造方法
CNB2006100549508A CN100463113C (zh) 2005-06-30 2006-02-27 制造具有凹陷栅极结构的半导体器件的方法
US12/174,735 US20080272431A1 (en) 2005-06-30 2008-07-17 Method of manufacturing semiconductor device having recess gate structure with varying recess width for increased channel length

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012982B2 (en) 2007-02-05 2015-04-21 Samsung Electronics Co., Ltd. Recessed transistor and method of manufacturing the same

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732767B1 (ko) * 2005-12-29 2007-06-27 주식회사 하이닉스반도체 반도체 소자의 리세스 채널용 트렌치 형성방법
DE102006045441B4 (de) * 2006-09-26 2008-09-25 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleiterbauelementanordnung mit einer Trenchtransistorstruktur
KR100842908B1 (ko) * 2006-09-30 2008-07-02 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법
US7645671B2 (en) 2006-11-13 2010-01-12 Micron Technology, Inc. Recessed access device for a memory
KR100849189B1 (ko) 2007-02-12 2008-07-30 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
JP2008210994A (ja) * 2007-02-27 2008-09-11 Nec Electronics Corp 横型ｍｏｓｆｅｔおよびその製造方法
KR100951566B1 (ko) 2007-03-15 2010-04-09 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR100908522B1 (ko) * 2007-06-28 2009-07-20 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
DE102007045734B3 (de) * 2007-09-25 2008-11-13 Qimonda Ag Verfahren zur Herstellung eines Integrierten Schaltkreises und damit hergestellter Integrierter Schaltkreis
KR20090076317A (ko) * 2008-01-08 2009-07-13 삼성전자주식회사 반도체 장치 및 그의 형성방법
CN101587908B (zh) * 2008-05-23 2010-11-17 南亚科技股份有限公司 凹入式沟道晶体管结构
US9012318B2 (en) 2012-09-21 2015-04-21 Micron Technology, Inc. Etching polysilicon
KR101506888B1 (ko) * 2013-10-02 2015-03-30 주식회사 에스앤에스텍 블랭크 마스크 및 포토마스크
US10008417B1 (en) * 2017-06-12 2018-06-26 International Business Machines Corporation Vertical transport fin field effect transistors having different channel lengths
CN107464749B (zh) * 2017-07-28 2021-09-17 北京北方华创微电子装备有限公司 蚀刻方法和蚀刻系统
CN112885770A (zh) * 2019-11-29 2021-06-01 长鑫存储技术有限公司 浅沟槽隔离结构、半导体结构及其制备方法
CN112864155B (zh) * 2021-01-04 2022-05-03 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构
CN113892176A (zh) * 2021-08-31 2022-01-04 长江存储科技有限责任公司 半导体结构、制作方法及三维存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111837A (ja) 1997-10-03 1999-04-23 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法
KR20000026816A (ko) * 1998-10-23 2000-05-15 정선종 트렌치형 게이트 전극을 갖는 전력소자 제조방법
KR20000060693A (ko) * 1999-03-18 2000-10-16 김영환 반도체 소자 및 그의 제조 방법
US20020064894A1 (en) 2000-11-29 2002-05-30 Chiu-Te Lee Buried transistor for a liquid crystal display system

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58202560A (ja) * 1982-05-21 1983-11-25 Hitachi Ltd 半導体装置およびその製造方法
JPH02294031A (ja) * 1989-05-09 1990-12-05 Matsushita Electron Corp トレンチ形成方法
DE69233314T2 (de) * 1991-10-11 2005-03-24 Canon K.K. Verfahren zur Herstellung von Halbleiter-Produkten
JP3353532B2 (ja) * 1995-04-13 2002-12-03 ソニー株式会社 トレンチエッチング方法
US5880004A (en) * 1997-06-10 1999-03-09 Winbond Electronics Corp. Trench isolation process
JP2000208606A (ja) * 1999-01-11 2000-07-28 Nec Corp 半導体装置及びその製造方法
JP2001277488A (ja) * 2000-03-30 2001-10-09 Fuji Photo Film Co Ltd インクジェット記録方法
KR100433091B1 (ko) * 2001-10-23 2004-05-28 주식회사 하이닉스반도체 반도체소자의 도전배선 형성방법
WO2003103036A1 (en) 2002-05-31 2003-12-11 Koninklijke Philips Electronics N.V. Trench-gate semiconductor device and method of manufacturing
JP3870292B2 (ja) * 2002-12-10 2007-01-17 関東化学株式会社 エッチング液組成物とそれを用いた反射板の製造方法
US7326619B2 (en) * 2003-08-20 2008-02-05 Samsung Electronics Co., Ltd. Method of manufacturing integrated circuit device including recessed channel transistor
KR100505712B1 (ko) * 2003-10-22 2005-08-02 삼성전자주식회사 리세스 채널 어레이 트랜지스터의 제조 방법
KR100532509B1 (ko) * 2004-03-26 2005-11-30 삼성전자주식회사 ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법
US7326629B2 (en) * 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
KR100840789B1 (ko) * 2007-02-05 2008-06-23 삼성전자주식회사 리세스 트랜지스터 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111837A (ja) 1997-10-03 1999-04-23 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法
KR20000026816A (ko) * 1998-10-23 2000-05-15 정선종 트렌치형 게이트 전극을 갖는 전력소자 제조방법
KR20000060693A (ko) * 1999-03-18 2000-10-16 김영환 반도체 소자 및 그의 제조 방법
US20020064894A1 (en) 2000-11-29 2002-05-30 Chiu-Te Lee Buried transistor for a liquid crystal display system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012982B2 (en) 2007-02-05 2015-04-21 Samsung Electronics Co., Ltd. Recessed transistor and method of manufacturing the same

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Publication number Publication date
TW200701403A (en) 2007-01-01
US20080272431A1 (en) 2008-11-06
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CN100463113C (zh) 2009-02-18
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