JPH11111837A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11111837A JPH11111837A JP27095197A JP27095197A JPH11111837A JP H11111837 A JPH11111837 A JP H11111837A JP 27095197 A JP27095197 A JP 27095197A JP 27095197 A JP27095197 A JP 27095197A JP H11111837 A JPH11111837 A JP H11111837A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】
【課題】 トレンチの基板表面コーナ部での結晶欠陥の
導入を防止しかつトレンチの基板表面コーナ部を面取り
する。 【解決手段】 半導体基板１０上に形成されたマスク材
料膜３０の開口部３２から半導体基板を順テーパ状にエ
ッチングしリセス部３４を得る。次に、リセス部３４の
順テーパ状の領域を覆うよう選択的にサイドウォール膜
３８を形成し、これをマスクとして異方性エッチングで
トレンチ下部４０を掘る。次に熱処理を施してトレンチ
表面に犠牲酸化膜を形成し、その後犠牲酸化膜を除去し
て最終的なトレンチを得る。トレンチゲートとして利用
する場合、トレンチ表面にゲート絶縁膜を形成し、ドー
プド非晶質Ｓｉを電極材料として埋め込み、９００℃以
上の熱処理を行う。順テーパ領域をサイドウォール膜で
保存しながら深いトレンチを形成するので基板表面コー
ナ部の面取後に最初の熱処理が行われ、結晶欠陥の発生
が抑制される。
導入を防止しかつトレンチの基板表面コーナ部を面取り
する。 【解決手段】 半導体基板１０上に形成されたマスク材
料膜３０の開口部３２から半導体基板を順テーパ状にエ
ッチングしリセス部３４を得る。次に、リセス部３４の
順テーパ状の領域を覆うよう選択的にサイドウォール膜
３８を形成し、これをマスクとして異方性エッチングで
トレンチ下部４０を掘る。次に熱処理を施してトレンチ
表面に犠牲酸化膜を形成し、その後犠牲酸化膜を除去し
て最終的なトレンチを得る。トレンチゲートとして利用
する場合、トレンチ表面にゲート絶縁膜を形成し、ドー
プド非晶質Ｓｉを電極材料として埋め込み、９００℃以
上の熱処理を行う。順テーパ領域をサイドウォール膜で
保存しながら深いトレンチを形成するので基板表面コー
ナ部の面取後に最初の熱処理が行われ、結晶欠陥の発生
が抑制される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法、特に半導体基板や半導体層中に形成するトレン
チの製造方法に関する。
造方法、特に半導体基板や半導体層中に形成するトレン
チの製造方法に関する。
【０００２】
【従来の技術】半導体基板や半導体層中に形成されたト
レンチは、絶縁ゲート部（ＭＯＳゲート）として用いて
パワーデバイスに適用したり、トレンチ内に絶縁性の埋
め込み材を埋め込むことで素子分離を行う等の用途に使
用されている。このような用途に用いられるトレンチ
は、それ自身が半導体素子の一部として用いられたり、
素子のすぐ近傍に形成されることから、トレンチ形成
時、トレンチ表面に形成される絶縁膜に欠陥が発生しな
いよう、またできる限り半導体基板中に結晶欠陥が発生
しないように制御することが要求されている。
レンチは、絶縁ゲート部（ＭＯＳゲート）として用いて
パワーデバイスに適用したり、トレンチ内に絶縁性の埋
め込み材を埋め込むことで素子分離を行う等の用途に使
用されている。このような用途に用いられるトレンチ
は、それ自身が半導体素子の一部として用いられたり、
素子のすぐ近傍に形成されることから、トレンチ形成
時、トレンチ表面に形成される絶縁膜に欠陥が発生しな
いよう、またできる限り半導体基板中に結晶欠陥が発生
しないように制御することが要求されている。
【０００３】トレンチ表面の絶縁膜（例えば、ゲート絶
縁膜）の欠陥は、主に、トレンチの基板表面コーナ部の
形状とトレンチ底部のコーナ部の形状が鋭く、その部分
で絶縁膜の膜厚が薄くなってしまうことによって起こ
る。そこで、例えば特開平７−２６３６９２号公報に示
されているように、従来より、トレンチの基板表面コー
ナ部とトレンチ底部のコーナ部の形状を少しでも緩やか
にするため、予めトレンチ表面に犠牲酸化膜と称される
酸化膜を複数回、熱酸化によって形成・除去することが
行われている。この犠牲酸化膜はトレンチ内部の形状を
緩やかにし、また同時に、犠牲酸化膜形成時、半導体基
板内の欠陥をこの酸化膜中に吸い出す機能を備えてお
り、犠牲酸化膜を形成することでトレンチ内壁近傍にお
ける半導体基板内の結晶欠陥を低減している。
縁膜）の欠陥は、主に、トレンチの基板表面コーナ部の
形状とトレンチ底部のコーナ部の形状が鋭く、その部分
で絶縁膜の膜厚が薄くなってしまうことによって起こ
る。そこで、例えば特開平７−２６３６９２号公報に示
されているように、従来より、トレンチの基板表面コー
ナ部とトレンチ底部のコーナ部の形状を少しでも緩やか
にするため、予めトレンチ表面に犠牲酸化膜と称される
酸化膜を複数回、熱酸化によって形成・除去することが
行われている。この犠牲酸化膜はトレンチ内部の形状を
緩やかにし、また同時に、犠牲酸化膜形成時、半導体基
板内の欠陥をこの酸化膜中に吸い出す機能を備えてお
り、犠牲酸化膜を形成することでトレンチ内壁近傍にお
ける半導体基板内の結晶欠陥を低減している。
【０００４】以下、図５及び図６を用いて、従来のトレ
ンチＭＯＳゲートの形成方法について説明する。
ンチＭＯＳゲートの形成方法について説明する。
【０００５】まず、図５（ａ）のようにＳｉ基板１０表
面にＳｉＯ2膜１２を形成し、ＳｉＯ2膜１２の一部を選
択的にエッチングして開口部１４を形成する（図５
（ｂ））。次に、開口部１４において露出したＳｉ基板
１０を異方性エッチングによりエッチングして基板の厚
さ方向に溝（トレンチ）１６を掘る（図５（ｃ））。
面にＳｉＯ2膜１２を形成し、ＳｉＯ2膜１２の一部を選
択的にエッチングして開口部１４を形成する（図５
（ｂ））。次に、開口部１４において露出したＳｉ基板
１０を異方性エッチングによりエッチングして基板の厚
さ方向に溝（トレンチ）１６を掘る（図５（ｃ））。
【０００６】トレンチ１６形成後、次に１１００℃以上
の高温条件にて熱処理を施すことにより、トレンチ１６
の表面に犠牲酸化膜２０を形成する（図５（ｄ））。犠
牲酸化膜２０形成後、この酸化膜を除去すると（図５
（ｅ））、異方性エッチングにより最初に形成されたト
レンチ１６よりもトレンチ底部のコーナ部が緩やかなト
レンチ１８が形成されている。また、犠牲酸化膜２０除
去の際に、開口部１４の側壁部が同時に多少除去される
ため、犠牲酸化膜２０の除去後にはトレンチ１８の基板
表面コーナ部が露出する。
の高温条件にて熱処理を施すことにより、トレンチ１６
の表面に犠牲酸化膜２０を形成する（図５（ｄ））。犠
牲酸化膜２０形成後、この酸化膜を除去すると（図５
（ｅ））、異方性エッチングにより最初に形成されたト
レンチ１６よりもトレンチ底部のコーナ部が緩やかなト
レンチ１８が形成されている。また、犠牲酸化膜２０除
去の際に、開口部１４の側壁部が同時に多少除去される
ため、犠牲酸化膜２０の除去後にはトレンチ１８の基板
表面コーナ部が露出する。
【０００７】犠牲酸化膜２０の除去後、再び上記同様の
高温条件の熱処理に曝すことにより、図６（ｆ）に示す
ように、トレンチ１８の表面に犠牲酸化膜２２を形成す
る。この際、図５（ｅ）のようにトレンチ１８の基板表
面コーナ部がＳｉＯ2膜１２に覆われずに多少露出して
いるのでトレンチ１８の基板表面コーナ部でも熱酸化が
起こり、犠牲酸化膜２２が形成される。このため、犠牲
酸化膜２２を除去すると図６（ｇ）に示すように、基板
表面コーナ部が面取りされて緩やかな形状になったトレ
ンチ２４が得られる。得られたトレンチ２４の表面に次
にゲート酸化膜２６を形成し（図６（ｈ））、更に、ト
レンチ２４内に、不純物がドープされた低抵抗のドープ
ド多結晶シリコン（Ｄ−ＰｏｌｙＳｉ）を埋め込んでゲ
ート電極２８を形成している。このように、２段階の犠
牲酸化膜の作成及び除去を施してトレンチの基板表面コ
ーナ部と底部のコーナ部の形状を丸くし、それらのコー
ナ部でゲート酸化膜２６が極端に薄くならないようにす
ることでゲート酸化膜耐圧特性の向上を図っている。
高温条件の熱処理に曝すことにより、図６（ｆ）に示す
ように、トレンチ１８の表面に犠牲酸化膜２２を形成す
る。この際、図５（ｅ）のようにトレンチ１８の基板表
面コーナ部がＳｉＯ2膜１２に覆われずに多少露出して
いるのでトレンチ１８の基板表面コーナ部でも熱酸化が
起こり、犠牲酸化膜２２が形成される。このため、犠牲
酸化膜２２を除去すると図６（ｇ）に示すように、基板
表面コーナ部が面取りされて緩やかな形状になったトレ
ンチ２４が得られる。得られたトレンチ２４の表面に次
にゲート酸化膜２６を形成し（図６（ｈ））、更に、ト
レンチ２４内に、不純物がドープされた低抵抗のドープ
ド多結晶シリコン（Ｄ−ＰｏｌｙＳｉ）を埋め込んでゲ
ート電極２８を形成している。このように、２段階の犠
牲酸化膜の作成及び除去を施してトレンチの基板表面コ
ーナ部と底部のコーナ部の形状を丸くし、それらのコー
ナ部でゲート酸化膜２６が極端に薄くならないようにす
ることでゲート酸化膜耐圧特性の向上を図っている。
【０００８】
【発明が解決しようとする課題】しかしながら、２段階
の犠牲酸化処理ではトレンチの基板表面コーナ部は、結
晶欠陥の発生を防止するのに十分丸い形状にはならな
い。また、高温の熱処理を行うと、その際、半導体基板
内、特にトレンチの基板表面コーナ部に結晶欠陥が発生
しやすいという問題がある。上述のように従来の方法で
は、トレンチ底部のコーナ部を丸くすると共にトレンチ
の基板表面コーナ部の形状を丸くするために、２段階の
犠牲酸化膜形成・除去工程を経ており、２回にわたる犠
牲酸化膜形成時に、基板表面コーナ部へ結晶欠陥が導入
されてしまう可能性が高かった。特に、トレンチの基板
表面コーナ部が鋭いと、熱処理時にその付近の半導体結
晶に欠陥が生じやすいので、従来の方法では、１回目と
２回目の犠牲酸化膜形成時におけるトレンチ基板表面コ
ーナ部での結晶欠陥の発生確率が極めて高かった。
の犠牲酸化処理ではトレンチの基板表面コーナ部は、結
晶欠陥の発生を防止するのに十分丸い形状にはならな
い。また、高温の熱処理を行うと、その際、半導体基板
内、特にトレンチの基板表面コーナ部に結晶欠陥が発生
しやすいという問題がある。上述のように従来の方法で
は、トレンチ底部のコーナ部を丸くすると共にトレンチ
の基板表面コーナ部の形状を丸くするために、２段階の
犠牲酸化膜形成・除去工程を経ており、２回にわたる犠
牲酸化膜形成時に、基板表面コーナ部へ結晶欠陥が導入
されてしまう可能性が高かった。特に、トレンチの基板
表面コーナ部が鋭いと、熱処理時にその付近の半導体結
晶に欠陥が生じやすいので、従来の方法では、１回目と
２回目の犠牲酸化膜形成時におけるトレンチ基板表面コ
ーナ部での結晶欠陥の発生確率が極めて高かった。
【０００９】更に、トレンチの基板表面コーナ部を丸く
改善しても、形成したトレンチの壁に酸化膜を形成した
後に、トレンチ内にグレインの大きい不純物ドープした
多結晶Ｓｉを埋め込むとゲート酸化膜の電圧−電流特性
が劣化するという現象が発生する。
改善しても、形成したトレンチの壁に酸化膜を形成した
後に、トレンチ内にグレインの大きい不純物ドープした
多結晶Ｓｉを埋め込むとゲート酸化膜の電圧−電流特性
が劣化するという現象が発生する。
【００１０】上記課題を解決するために、この発明は、
トレンチの基板表面コーナ部での結晶欠陥の導入を防止
しつつ、より滑らかな基板表面コーナ部を形成すると共
に、１回の熱酸化処理によってトレンチの底部コーナ部
を丸めることができ、またゲート酸化膜特性に悪影響を
与えることのない半導体装置の製造方法を提供すること
を目的とする。
トレンチの基板表面コーナ部での結晶欠陥の導入を防止
しつつ、より滑らかな基板表面コーナ部を形成すると共
に、１回の熱酸化処理によってトレンチの底部コーナ部
を丸めることができ、またゲート酸化膜特性に悪影響を
与えることのない半導体装置の製造方法を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
にこの発明では、半導体基板又は半導体層上にマスク材
料膜を形成し、前記マスク材料膜をエッチングしてその
一部に開口部を形成し、前記開口部から前記半導体基板
又は前記半導体層の表面を順テーパ状にエッチングして
トレンチ上部を形成し、前記トレンチ上部の順テーパ状
の側面を覆うように選択的にサイドウォール膜を形成
し、前記サイドウォール膜をマスクとして異方性エッチ
ングにより前記トレンチ上部から前記半導体基板又は前
記半導体層の厚み方向に更にエッチングしてトレンチ下
部を形成し、前記異方性エッチングの後、熱処理を施し
て前記トレンチ下部の表面に犠牲酸化膜を形成し、前記
犠牲酸化膜及び前記サイドウォール膜を除去してトレン
チを形成する。
にこの発明では、半導体基板又は半導体層上にマスク材
料膜を形成し、前記マスク材料膜をエッチングしてその
一部に開口部を形成し、前記開口部から前記半導体基板
又は前記半導体層の表面を順テーパ状にエッチングして
トレンチ上部を形成し、前記トレンチ上部の順テーパ状
の側面を覆うように選択的にサイドウォール膜を形成
し、前記サイドウォール膜をマスクとして異方性エッチ
ングにより前記トレンチ上部から前記半導体基板又は前
記半導体層の厚み方向に更にエッチングしてトレンチ下
部を形成し、前記異方性エッチングの後、熱処理を施し
て前記トレンチ下部の表面に犠牲酸化膜を形成し、前記
犠牲酸化膜及び前記サイドウォール膜を除去してトレン
チを形成する。
【００１２】このように、この発明では、開口部の半導
体基板又は半導体層をエッチングしてトレンチ上部とし
て表面付近に順テーパ状の凹部を形成し、その順テーパ
領域をサイドウォール膜によって保存しながら半導体基
板又は半導体層内部にむけて更に溝を掘ってトレンチ下
部を形成する。よって、半導体基板表面付近に順テーパ
形状が保存され、つまりトレンチ上部の表面コーナ部が
面取りされてから最初の熱処理が行われるので、熱処理
の際、トレンチ上部の表面コーナ部付近における応力集
中が低減され、この領域で基板内に結晶欠陥が導入され
ることが防止される。また、トレンチの底部は、熱酸化
処理工程によってトレンチ内部に犠牲酸化膜が形成され
ることで、そのコーナ部が丸められる。このため、後の
工程でトレンチ表面を絶縁膜で被覆した際、トレンチ底
部の角で絶縁膜が異常に薄くなって絶縁破壊耐性が低く
なることが防止される。さらに、トレンチ形成工程中に
おいて、トレンチ内壁を熱酸化するための熱酸化処理が
１回だけで済むことから、特にトレンチ上部のコーナ部
付近において、熱処理による結晶欠陥が基板結晶内に導
入される確率が低減する。よって、半導体装置の各種素
子や、素子分離に用いた場合における特性の向上を図る
ことが容易となる。
体基板又は半導体層をエッチングしてトレンチ上部とし
て表面付近に順テーパ状の凹部を形成し、その順テーパ
領域をサイドウォール膜によって保存しながら半導体基
板又は半導体層内部にむけて更に溝を掘ってトレンチ下
部を形成する。よって、半導体基板表面付近に順テーパ
形状が保存され、つまりトレンチ上部の表面コーナ部が
面取りされてから最初の熱処理が行われるので、熱処理
の際、トレンチ上部の表面コーナ部付近における応力集
中が低減され、この領域で基板内に結晶欠陥が導入され
ることが防止される。また、トレンチの底部は、熱酸化
処理工程によってトレンチ内部に犠牲酸化膜が形成され
ることで、そのコーナ部が丸められる。このため、後の
工程でトレンチ表面を絶縁膜で被覆した際、トレンチ底
部の角で絶縁膜が異常に薄くなって絶縁破壊耐性が低く
なることが防止される。さらに、トレンチ形成工程中に
おいて、トレンチ内壁を熱酸化するための熱酸化処理が
１回だけで済むことから、特にトレンチ上部のコーナ部
付近において、熱処理による結晶欠陥が基板結晶内に導
入される確率が低減する。よって、半導体装置の各種素
子や、素子分離に用いた場合における特性の向上を図る
ことが容易となる。
【００１３】この発明において、上述のようにして得ら
れたトレンチは、前記犠牲酸化膜及び前記サイドウォー
ル膜を除去後、得られたトレンチの表面に絶縁膜を形成
し、その後前記トレンチ内部に電極材料を埋め込むこと
で、例えば、トレンチＭＯＳゲート部等を形成すること
ができる。この発明によって得られるトレンチ構成で
は、トレンチ上部のコーナ部付近における半導体基板又
は半導体層の欠陥を低減でき、かつ、ゲート絶縁膜とし
てトレンチ表面に最終的に形成される絶縁膜の絶縁破壊
耐圧を向上することが可能である。従って、より特性の
優れたトレンチＭＯＳゲート部、ひいては、このトレン
チＭＯＳゲート部を利用して構成される各種パワーデバ
イスの機能を向上することが可能となる。また、埋め込
み電極材料として、非晶質Ｓｉ、特に不純物のドープさ
れた非晶質Ｓｉを用いることが好適である。また、不純
物のドープされた非晶質Ｓｉと、ノンドープの非晶質Ｓ
ｉとを積層したものを用いることが可能であり、更に、
これをトレンチＭＯＳゲート電極とすることができる。
また、埋め込み電極材料形成後に９００℃以上の熱処理
を施すことが好ましい。このように非晶質Ｓｉを埋め込
み電極材料として利用することでリーク電流の少ない良
好なゲート酸化膜耐圧特性が得られる。
れたトレンチは、前記犠牲酸化膜及び前記サイドウォー
ル膜を除去後、得られたトレンチの表面に絶縁膜を形成
し、その後前記トレンチ内部に電極材料を埋め込むこと
で、例えば、トレンチＭＯＳゲート部等を形成すること
ができる。この発明によって得られるトレンチ構成で
は、トレンチ上部のコーナ部付近における半導体基板又
は半導体層の欠陥を低減でき、かつ、ゲート絶縁膜とし
てトレンチ表面に最終的に形成される絶縁膜の絶縁破壊
耐圧を向上することが可能である。従って、より特性の
優れたトレンチＭＯＳゲート部、ひいては、このトレン
チＭＯＳゲート部を利用して構成される各種パワーデバ
イスの機能を向上することが可能となる。また、埋め込
み電極材料として、非晶質Ｓｉ、特に不純物のドープさ
れた非晶質Ｓｉを用いることが好適である。また、不純
物のドープされた非晶質Ｓｉと、ノンドープの非晶質Ｓ
ｉとを積層したものを用いることが可能であり、更に、
これをトレンチＭＯＳゲート電極とすることができる。
また、埋め込み電極材料形成後に９００℃以上の熱処理
を施すことが好ましい。このように非晶質Ｓｉを埋め込
み電極材料として利用することでリーク電流の少ない良
好なゲート酸化膜耐圧特性が得られる。
【００１４】また、この発明において、前記半導体基板
表面の順テーパ状のエッチングは、異方性ドライエッチ
ングによって行うことが可能であり、ドライエッチング
を利用することにより、トレンチサイズの微細化や、隣
接する素子やトレンチとの距離を短くなった場合にも適
用可能である。但し、ウエットエッチングによって上記
順テーパ状に基板表面をエッチングすることもできる。
表面の順テーパ状のエッチングは、異方性ドライエッチ
ングによって行うことが可能であり、ドライエッチング
を利用することにより、トレンチサイズの微細化や、隣
接する素子やトレンチとの距離を短くなった場合にも適
用可能である。但し、ウエットエッチングによって上記
順テーパ状に基板表面をエッチングすることもできる。
【００１５】この発明において、サイドウォール膜をマ
スクとして半導体基板又は半導体層表面から内部に向か
って溝を掘る際に使用される前記異方性ドライエッチン
グは、例えば、ＣＨＦ3／ＣＦ4／Ａｒ系のガスを用いて
行うことができ、この場合、ガスの比率は、ＣＨＦ3が
１、ＣＦ4が１、Ａｒが１０〜１５が適用できる。
スクとして半導体基板又は半導体層表面から内部に向か
って溝を掘る際に使用される前記異方性ドライエッチン
グは、例えば、ＣＨＦ3／ＣＦ4／Ａｒ系のガスを用いて
行うことができ、この場合、ガスの比率は、ＣＨＦ3が
１、ＣＦ4が１、Ａｒが１０〜１５が適用できる。
【００１６】また、トレンチ表面に形成される前記犠牲
酸化膜は、例えば、１０５０℃〜１１５０℃の不活性ガ
スを含む希釈酸素雰囲気で熱処理を行うことで形成する
ことができる。更に、ゲート絶縁膜の形成も、同様な熱
処理条件で行うことができる。
酸化膜は、例えば、１０５０℃〜１１５０℃の不活性ガ
スを含む希釈酸素雰囲気で熱処理を行うことで形成する
ことができる。更に、ゲート絶縁膜の形成も、同様な熱
処理条件で行うことができる。
【００１７】
【発明の実施の形態】以下、図面を用いてこの発明の好
適な実施の形態（以下実施形態という）について説明す
る。
適な実施の形態（以下実施形態という）について説明す
る。
【００１８】図１及び図２は、この発明の実施形態に係
る半導体装置の製造方法を示している。図１（ａ）に示
すように、半導体基板（ここでは、Ｓｉ基板）１０上
に、マスク材料膜として０．３μｍの厚さにＳｉ3Ｎ4膜
３０を形成後、フォトリソグラフィとＲＩＥ（反応性イ
オンエッチング）を利用して、図１（ｂ）に示すように
Ｓｉ3Ｎ4膜３０に開口部３２を例えば１．０μｍ幅に形
成する。次に、例えば異方性ドライエッチングを用い、
Ｓｉ3Ｎ4膜３０をマスクとして、その開口部３２に露出
しているＳｉ基板１０をエッチングする。このエッチン
グにより、図１（ｃ）に示すように、トレンチ上部とし
て、Ｓｉ基板１０の表面付近に深さ約０．２μｍの浅い
順テーパ状の窪み（以下リセス部３４という）を形成す
る。
る半導体装置の製造方法を示している。図１（ａ）に示
すように、半導体基板（ここでは、Ｓｉ基板）１０上
に、マスク材料膜として０．３μｍの厚さにＳｉ3Ｎ4膜
３０を形成後、フォトリソグラフィとＲＩＥ（反応性イ
オンエッチング）を利用して、図１（ｂ）に示すように
Ｓｉ3Ｎ4膜３０に開口部３２を例えば１．０μｍ幅に形
成する。次に、例えば異方性ドライエッチングを用い、
Ｓｉ3Ｎ4膜３０をマスクとして、その開口部３２に露出
しているＳｉ基板１０をエッチングする。このエッチン
グにより、図１（ｃ）に示すように、トレンチ上部とし
て、Ｓｉ基板１０の表面付近に深さ約０．２μｍの浅い
順テーパ状の窪み（以下リセス部３４という）を形成す
る。
【００１９】次に、上記リセス部３４及びＳｉ3Ｎ4膜３
０上に開口部３２の幅の１／３以下の膜厚（ここでは、
約０．３μｍ）にサイドウォール材料としてＣＶＤ−Ｓ
ｉＯ2膜３６を成膜する（図１（ｄ））。その後、ＲＩ
Ｅによって順テーパ状にエッチングされたリセス部３４
の側面、つまり順テーパ領域を覆うように上記ＣＶＤ−
ＳｉＯ2膜３６を選択的にエッチングしてサイドウォー
ル膜３８を形成する（図１（ｅ））。そして、このサイ
ドウォール膜３８をマスクとして、異方性エッチングに
より、図２（ｆ）に示すように、Ｓｉ基板１０を基板の
内部に向けて垂直にエッチングしてトレンチ下部４０を
形成する。
０上に開口部３２の幅の１／３以下の膜厚（ここでは、
約０．３μｍ）にサイドウォール材料としてＣＶＤ−Ｓ
ｉＯ2膜３６を成膜する（図１（ｄ））。その後、ＲＩ
Ｅによって順テーパ状にエッチングされたリセス部３４
の側面、つまり順テーパ領域を覆うように上記ＣＶＤ−
ＳｉＯ2膜３６を選択的にエッチングしてサイドウォー
ル膜３８を形成する（図１（ｅ））。そして、このサイ
ドウォール膜３８をマスクとして、異方性エッチングに
より、図２（ｆ）に示すように、Ｓｉ基板１０を基板の
内部に向けて垂直にエッチングしてトレンチ下部４０を
形成する。
【００２０】トレンチ下部４０形成後、このトレンチ下
部４０の表面に犠牲酸化膜を形成するために、基板１０
を例えば１１００℃以上の不活性ガス（Ａｒ、Ｎ2等）
を添加した希釈酸化雰囲気（酸素に対する濃度１％〜３
０％）にさらす。これによりトレンチ下部４０の表面に
約０．１５μｍの厚さの犠牲酸化膜４２を形成する（図
２（ｇ））。そして、この犠牲酸化膜４２の形成によ
り、トレンチ下部４０のコーナ部は丸められることとな
る。また、このときリセス部（トレンチ上部）３４の基
板表面コーナ部はＣＶＤ−ＳｉＯ2のサイドウォール膜
３８で覆われている。従って、トレンチ下部表面におけ
る酸化速度と比較するとその酸化速度が抑制され、この
熱酸化時にリセス部３４の基板表面コーナ部付近の基板
結晶における欠陥の発生が抑制される。また、希釈酸化
によって酸化速度が低下すると、それと同時にアニール
効果により酸化誘起応力が低減されるので、酸化時にお
ける結晶欠陥の発生を全体的に抑制することが可能とな
っている。
部４０の表面に犠牲酸化膜を形成するために、基板１０
を例えば１１００℃以上の不活性ガス（Ａｒ、Ｎ2等）
を添加した希釈酸化雰囲気（酸素に対する濃度１％〜３
０％）にさらす。これによりトレンチ下部４０の表面に
約０．１５μｍの厚さの犠牲酸化膜４２を形成する（図
２（ｇ））。そして、この犠牲酸化膜４２の形成によ
り、トレンチ下部４０のコーナ部は丸められることとな
る。また、このときリセス部（トレンチ上部）３４の基
板表面コーナ部はＣＶＤ−ＳｉＯ2のサイドウォール膜
３８で覆われている。従って、トレンチ下部表面におけ
る酸化速度と比較するとその酸化速度が抑制され、この
熱酸化時にリセス部３４の基板表面コーナ部付近の基板
結晶における欠陥の発生が抑制される。また、希釈酸化
によって酸化速度が低下すると、それと同時にアニール
効果により酸化誘起応力が低減されるので、酸化時にお
ける結晶欠陥の発生を全体的に抑制することが可能とな
っている。
【００２１】犠牲酸化膜４２形成後、この犠牲酸化膜４
２をウエットエッチングによって完全に除去する（図２
（ｈ））。このウエットエッチングの際、サイドウォー
ル膜３８も同時に除去されるので、リセス部３４の順テ
ーパ形状が露出し、基板表面コーナ部と底部コーナ部が
それぞれ丸められた滑らかな形状のトレンチ４４が得ら
れる。
２をウエットエッチングによって完全に除去する（図２
（ｈ））。このウエットエッチングの際、サイドウォー
ル膜３８も同時に除去されるので、リセス部３４の順テ
ーパ形状が露出し、基板表面コーナ部と底部コーナ部が
それぞれ丸められた滑らかな形状のトレンチ４４が得ら
れる。
【００２２】このようにして得られるトレンチ４４をＭ
ＯＳゲート素子に用いる場合、図２（ｉ）に示すよう
に、トレンチ４４の表面に高温酸化処理によりゲート酸
化膜４６を形成する。この高温酸化処理の条件は、上記
犠牲酸化膜形成時と同一条件とすることができ、例えば
１１００℃以上の不活性ガス（Ａｒ、Ｎ2等）を添加し
た希釈酸化雰囲気（酸素に対する濃度１％〜３０％）に
さらすことでトレンチ４４の表面にゲート酸化膜４６を
得ることができる。なお、この実施形態では、トレンチ
加工幅は０．５μｍとしている。
ＯＳゲート素子に用いる場合、図２（ｉ）に示すよう
に、トレンチ４４の表面に高温酸化処理によりゲート酸
化膜４６を形成する。この高温酸化処理の条件は、上記
犠牲酸化膜形成時と同一条件とすることができ、例えば
１１００℃以上の不活性ガス（Ａｒ、Ｎ2等）を添加し
た希釈酸化雰囲気（酸素に対する濃度１％〜３０％）に
さらすことでトレンチ４４の表面にゲート酸化膜４６を
得ることができる。なお、この実施形態では、トレンチ
加工幅は０．５μｍとしている。
【００２３】以上のようにこの実施形態では、上述のゲ
ート酸化膜形成工程の前、そして最初の熱酸化処理であ
る犠牲酸化膜形成工程よりも前に、トレンチ上部の基板
表面コーナ部を面取りしておく。よって、上記ゲート酸
化膜形成のための熱処理に際しても、基板表面コーナ部
で特に発生しやすい結晶欠陥を確実に抑制されている。
ート酸化膜形成工程の前、そして最初の熱酸化処理であ
る犠牲酸化膜形成工程よりも前に、トレンチ上部の基板
表面コーナ部を面取りしておく。よって、上記ゲート酸
化膜形成のための熱処理に際しても、基板表面コーナ部
で特に発生しやすい結晶欠陥を確実に抑制されている。
【００２４】ゲート酸化膜４６形成後、この実施形態で
は、埋め込みゲート電極材料として非晶質Ｓｉを用い、
これをトレンチ４４内に埋め込む。この埋め込まれるゲ
ート電極材料は、少なくとも１層の不純物のドープされ
た非晶質Ｓｉであることが好ましい。例えば、全て不純
物をドープした非晶質Ｓｉ単層膜、若しくはリンドープ
された非晶質Ｓｉ（Ｄ−ａＳｉ）、不純物を入れないノ
ンドープの非晶質Ｓｉ（ａＳｉ）、リンドープされた非
晶質Ｓｉ（Ｄ−ａＳｉ）の積層構造でもよい。この積層
構造の場合を例にとって説明すると、最初のＤ−ａＳｉ
は０．１μｍの厚さ成膜し、次のａＳｉは０．２μｍの
厚さに成膜し、最後のＤ−ａＳｉは、１．０μｍの厚さ
に成膜している（但し、膜厚はこの限りではない）。そ
して、埋め込み材形成後に、更に９００℃以上の熱処理
を施す。
は、埋め込みゲート電極材料として非晶質Ｓｉを用い、
これをトレンチ４４内に埋め込む。この埋め込まれるゲ
ート電極材料は、少なくとも１層の不純物のドープされ
た非晶質Ｓｉであることが好ましい。例えば、全て不純
物をドープした非晶質Ｓｉ単層膜、若しくはリンドープ
された非晶質Ｓｉ（Ｄ−ａＳｉ）、不純物を入れないノ
ンドープの非晶質Ｓｉ（ａＳｉ）、リンドープされた非
晶質Ｓｉ（Ｄ−ａＳｉ）の積層構造でもよい。この積層
構造の場合を例にとって説明すると、最初のＤ−ａＳｉ
は０．１μｍの厚さ成膜し、次のａＳｉは０．２μｍの
厚さに成膜し、最後のＤ−ａＳｉは、１．０μｍの厚さ
に成膜している（但し、膜厚はこの限りではない）。そ
して、埋め込み材形成後に、更に９００℃以上の熱処理
を施す。
【００２５】この実施形態では、犠牲酸化膜形成工程を
上述のように１回としているので、図５及び図６に示す
従来例ほどはトレンチ底部の角が丸めらないが、埋め込
み電極材料として、多結晶Ｓｉではなく、非晶質Ｓｉを
利用し、また、埋め込み電極材料形成後に９００℃以上
の熱処理を行うことにより、電気的特性の良好なトレン
チＭＯＳゲートが得られる。なお、埋め込み電極をＤ−
ａＳｉとａＳｉとの積層構造とした場合、ドープした非
晶質Ｓｉの単層を埋め込んだ場合よりトレンチ中央部に
おけるボイド発生の防止効果が高まるが、積層構造とす
ることには限られない。
上述のように１回としているので、図５及び図６に示す
従来例ほどはトレンチ底部の角が丸めらないが、埋め込
み電極材料として、多結晶Ｓｉではなく、非晶質Ｓｉを
利用し、また、埋め込み電極材料形成後に９００℃以上
の熱処理を行うことにより、電気的特性の良好なトレン
チＭＯＳゲートが得られる。なお、埋め込み電極をＤ−
ａＳｉとａＳｉとの積層構造とした場合、ドープした非
晶質Ｓｉの単層を埋め込んだ場合よりトレンチ中央部に
おけるボイド発生の防止効果が高まるが、積層構造とす
ることには限られない。
【００２６】図３及び図４は、この実施形態のようにト
レンチの基板表面コーナ部を順テーパ形状にし、かつ犠
牲酸化膜形成工程を１回として得られたトレンチを用
い、トレンチへの埋め込み材料の違いによるゲート酸化
膜耐圧特性を調べた結果を示している。図３は、埋め込
み材料として従来と同様の不純物がドープされた多結晶
Ｓｉ（Ｄ−ＰｏｌｙＳｉ）を用い、図４は、不純物がド
ープされた非晶質Ｓｉ（Ｄ−ａＳｉ）を用いている。な
お、図３及び図４において、ゲート酸化膜の膜厚は、共
に０．１５μｍとしている。図３と図４との比較から明
らかなように、埋め込み材としてこの実施形態のように
非晶質Ｓｉを用いた場合、ゲート電圧７０Ｖであっても
リーク電流は１０-10を完全に下回っているのに対し、
多結晶Ｓｉを用いた場合には、ゲート電圧が１０Ｖ付近
でリーク電流が１０-10を超えている。また、最大耐圧
も、埋め込み材が非晶質Ｓｉである場合は図４のように
８５Ｖ付近であるのに対し、多結晶Ｓｉの場合は、図３
のようにわずか３０Ｖ程度である。なお、隣のトレンチ
との距離を変えてゲート酸化膜耐圧特性を測定したが、
結果は、図３及び図４に示す特性と殆ど変わらなかっ
た。
レンチの基板表面コーナ部を順テーパ形状にし、かつ犠
牲酸化膜形成工程を１回として得られたトレンチを用
い、トレンチへの埋め込み材料の違いによるゲート酸化
膜耐圧特性を調べた結果を示している。図３は、埋め込
み材料として従来と同様の不純物がドープされた多結晶
Ｓｉ（Ｄ−ＰｏｌｙＳｉ）を用い、図４は、不純物がド
ープされた非晶質Ｓｉ（Ｄ−ａＳｉ）を用いている。な
お、図３及び図４において、ゲート酸化膜の膜厚は、共
に０．１５μｍとしている。図３と図４との比較から明
らかなように、埋め込み材としてこの実施形態のように
非晶質Ｓｉを用いた場合、ゲート電圧７０Ｖであっても
リーク電流は１０-10を完全に下回っているのに対し、
多結晶Ｓｉを用いた場合には、ゲート電圧が１０Ｖ付近
でリーク電流が１０-10を超えている。また、最大耐圧
も、埋め込み材が非晶質Ｓｉである場合は図４のように
８５Ｖ付近であるのに対し、多結晶Ｓｉの場合は、図３
のようにわずか３０Ｖ程度である。なお、隣のトレンチ
との距離を変えてゲート酸化膜耐圧特性を測定したが、
結果は、図３及び図４に示す特性と殆ど変わらなかっ
た。
【００２７】以上のことから、ゲート電極のトレンチへ
の埋め込み材料として、不純物（ここではリン）をドー
プした非晶質Ｓｉと、その後の９００℃以上の熱処理に
より、リーク電流の少ない良好なゲート酸化膜耐圧特性
が得られることが明らかとなっている。このことは、現
在のところ、非晶質Ｓｉを利用することで、ゲート酸化
膜に加わる膜応力等に起因していると考えられる。
の埋め込み材料として、不純物（ここではリン）をドー
プした非晶質Ｓｉと、その後の９００℃以上の熱処理に
より、リーク電流の少ない良好なゲート酸化膜耐圧特性
が得られることが明らかとなっている。このことは、現
在のところ、非晶質Ｓｉを利用することで、ゲート酸化
膜に加わる膜応力等に起因していると考えられる。
【００２８】また、以上の説明では、Ｓｉ半導体基板を
用いた場合を例に挙げて説明しているが、ＳＯＩ（sili
con on Insulator）基板でも同様な製造方法により基板
上のシリコン層にトレンチを形成することにより、同様
な効果が得られる。また、上述のトレンチＭＯＳゲート
構造は、縦型のパワーデバイスや横型のパワーデバイス
のいずれにも採用できる。これらのパワーデバイスとし
ては、例えばパワーＭＯＳ素子や、トレンチ型ＩＧＢＴ
（Insulated Gate Bipolar Transistor）等が挙げられ
る。
用いた場合を例に挙げて説明しているが、ＳＯＩ（sili
con on Insulator）基板でも同様な製造方法により基板
上のシリコン層にトレンチを形成することにより、同様
な効果が得られる。また、上述のトレンチＭＯＳゲート
構造は、縦型のパワーデバイスや横型のパワーデバイス
のいずれにも採用できる。これらのパワーデバイスとし
ては、例えばパワーＭＯＳ素子や、トレンチ型ＩＧＢＴ
（Insulated Gate Bipolar Transistor）等が挙げられ
る。
【図１】 この実施形態の半導体装置の製造工程を示す
図である。
図である。
【図２】 図１に続くこの実施形態の半導体装置の製造
工程を示す図である。
工程を示す図である。
【図３】 トレンチに埋め込む電極材料として多結晶Ｓ
ｉを使用した場合のゲート酸化膜耐圧特性を示す図であ
る。
ｉを使用した場合のゲート酸化膜耐圧特性を示す図であ
る。
【図４】 トレンチに埋め込む電力材料として非晶質Ｓ
ｉを使用した場合のゲート酸化膜耐圧特性を示す図であ
る。
ｉを使用した場合のゲート酸化膜耐圧特性を示す図であ
る。
【図５】 従来のトレンチ製造工程を示す図である。
【図６】 図５に続く従来のトレンチ製造工程を示す図
である。
である。
１０ Ｓｉ基板、３０ マスク材料膜（Ｓｉ3Ｎ4膜）、
３２ 開口部、３４リセス部（トレンチ上部）、３６
ＣＶＤ−ＳｉＯ2膜、３８ サイドウォール膜、４０
トレンチ下部、４２ 犠牲酸化膜、４４ トレンチ、４
６ ゲート酸化膜、４８ 埋め込み電極。
３２ 開口部、３４リセス部（トレンチ上部）、３６
ＣＶＤ−ＳｉＯ2膜、３８ サイドウォール膜、４０
トレンチ下部、４２ 犠牲酸化膜、４４ トレンチ、４
６ ゲート酸化膜、４８ 埋め込み電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上杉 勉 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 河路 佐智子 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 村田 年生 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 斎藤 広和 愛知県豊田市トヨタ町１番地 トヨタ自動 車株式会社内 (72)発明者 間瀬 晃 愛知県豊田市トヨタ町１番地 トヨタ自動 車株式会社内
Claims (1)
- 【請求項１】 半導体基板又は半導体層上にマスク材料
膜を形成し、 前記マスク材料膜をエッチングしてその一部に開口部を
形成し、 前記開口部から前記半導体基板又は前記半導体層の表面
を順テーパ状にエッチングしてトレンチ上部を形成し、 前記トレンチ上部の順テーパ状の側面を覆うように選択
的にサイドウォール膜を形成し、 前記サイドウォール膜をマスクとして異方性エッチング
により前記トレンチ上部から前記半導体基板又は前記半
導体層の厚み方向に更にエッチングしてトレンチ下部を
形成し、 前記異方性エッチングの後、熱処理を施して前記トレン
チ下部の表面に犠牲酸化膜を形成し、 前記犠牲酸化膜及び前記サイドウォール膜を除去してト
レンチを形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27095197A JPH11111837A (ja) | 1997-10-03 | 1997-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27095197A JPH11111837A (ja) | 1997-10-03 | 1997-10-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111837A true JPH11111837A (ja) | 1999-04-23 |
Family
ID=17493297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27095197A Pending JPH11111837A (ja) | 1997-10-03 | 1997-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111837A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469763B1 (ko) * | 2003-02-03 | 2005-02-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 형성 방법 |
| JP2005514791A (ja) * | 2001-12-27 | 2005-05-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｔｉのコーナー部の丸みを改善する、シャロー・トレンチ分離方法 |
| KR100608386B1 (ko) | 2005-06-30 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100779402B1 (ko) | 2006-08-29 | 2007-11-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP2009277774A (ja) * | 2008-05-13 | 2009-11-26 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2014229857A (ja) * | 2013-05-27 | 2014-12-08 | 東京エレクトロン株式会社 | トレンチを充填する方法及び処理装置 |
| CN112885707A (zh) * | 2019-11-30 | 2021-06-01 | 长鑫存储技术有限公司 | 存储器件的制造方法 |
-
1997
- 1997-10-03 JP JP27095197A patent/JPH11111837A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005514791A (ja) * | 2001-12-27 | 2005-05-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｔｉのコーナー部の丸みを改善する、シャロー・トレンチ分離方法 |
| KR100469763B1 (ko) * | 2003-02-03 | 2005-02-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100608386B1 (ko) | 2005-06-30 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7413969B2 (en) | 2005-06-30 | 2008-08-19 | Hynix Semiconductor Inc. | Method of manufacturing semiconductor device having recess gate structure with varying recess width for increased channel length |
| KR100779402B1 (ko) | 2006-08-29 | 2007-11-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP2009277774A (ja) * | 2008-05-13 | 2009-11-26 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2014229857A (ja) * | 2013-05-27 | 2014-12-08 | 東京エレクトロン株式会社 | トレンチを充填する方法及び処理装置 |
| CN112885707A (zh) * | 2019-11-30 | 2021-06-01 | 长鑫存储技术有限公司 | 存储器件的制造方法 |
| CN112885707B (zh) * | 2019-11-30 | 2022-04-26 | 长鑫存储技术有限公司 | 存储器件的制造方法 |
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