JP2004103764A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ＣＭＰ法によるゲート電極の平坦化を図り、高信頼性で低コストのトレンチゲート構造を有する半導体装置の製造方法を提供する。
【解決手段】トレンチ３内を多結晶シリコンで充填し、ＣＭＰ法で表面を平坦化したゲート電極５を形成することで、ゲート電極の表面高さＡをｎソース領域７を形成する前のｐベース領域２の表面高さＢと同等もしくは高くすることで、ｎソース領域７の拡散深さのばらつきを抑え、またトレンチ３の開口部上部に層間絶縁膜１０が充填されることを防止してクラックの発生を抑え、良品率の向上と高信頼性の確保を図る。
【選択図】 図２
【解決手段】トレンチ３内を多結晶シリコンで充填し、ＣＭＰ法で表面を平坦化したゲート電極５を形成することで、ゲート電極の表面高さＡをｎソース領域７を形成する前のｐベース領域２の表面高さＢと同等もしくは高くすることで、ｎソース領域７の拡散深さのばらつきを抑え、またトレンチ３の開口部上部に層間絶縁膜１０が充填されることを防止してクラックの発生を抑え、良品率の向上と高信頼性の確保を図る。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、トレンチゲート構造を有する半導体装置とその製造方法に係わり、特に、トレンチに形成されるゲート電極とゲート引き出し線の平坦化に関する。
【０００２】
【従来の技術】
高耐圧半導体装置の１つとしてトレンチゲート構造を持つＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などがある。
図３３は、従来のトレンチゲート型ＭＯＳＦＥＴの構成図で、同図（ａ）は要部斜視断面図、同図（ｂ）は同図（ａ）の矢印Ｆから見た要部平面図である。同図（ｂ）は層間絶縁膜７０とソース電極７１を省いている。
【０００３】
図３４は、図３３（ｂ）の要部断面図であり、同図（ａ）は、図１（ｂ）のＸ−Ｘ線で切断した要部断面図、同図（ｂ）は図３３（ｂ）のＹ−Ｙ線で切断した要部断面図である。この半導体装置はＭＯＳＦＥＴを例として示した。
図３３、図３４において、このトレンチゲート構造のＭＯＳＦＥＴは、ｎ半導体基板２００の表面に形成されたｐベース領域６２と、ｐベース領域６２の表面にトレンチ６３と接して形成されるｎソース領域６７と、ｐベース領域６２とのコンタクトをとるためのｐコンタクト領域６８と、トレンチ６３にゲート絶縁膜６４を介して形成されるゲート電極６５と、ゲート電極６５と接続し、ゲート絶縁膜６４を介して形成されるゲート引き出し線６６と、ｎ半導体基板２００の裏面に形成されるｎドレイン領域６９と、ｎソース領域６７上とｐコンタクト領域６８上に形成されるソース電極７１と、ｎドレイン領域６７上に形成されるドレイン電極７２とを有する。トレンチ６３内のゲート電極６５の表面高さＫはｎソース領域６７の表面高さより低く、その落差Ｄは、トレンチ６５の左右で異なるる。また奥行き方向でゲート電極６５の表面は波打っている。これは、等方性エッチングで多結晶シリコンをエッチバックしたためである。また、図３４に示すように、等方性エッチングでは、形状制御性が悪く、トレンチ６３内のゲート電極６５の表面高さＫが、未だｎソース領域６７を形成する前のｐベース領域６２の表面高さより低くなり、その落差Ｄはトレンチ６３内でばらつく。そのために、図３６に示すように、ｎソース領域６７ａ、６７の拡散深さが場所によって異なる。図では、左側のｎソース領域６７ａの拡散深さＷ１の方が右側のｎソース領域６７の拡散深さＷ２より深く、また、同じ右側のｎソース領域６７ａでも、手前の拡散深さＷ１の方が奥の拡散深さＷ３より深い。これは、ゲート電極６５の表面高さが場所によってばらつき、ｐベース領域６７が露出したトレンチ側壁から、不純物がイオン注入で打ち込まれるためである。
【０００４】
このｎソース領域６７の拡散深さのばらつきは、ウェハ面内やロット間で発生し、そのばらつきはゲートしきい値電圧などの電気特性のばらつきとなり、良品率を低下させる。また、図３４（ｂ）に示すようにゲート電極６５の表面高さＧより、ｐベース領域６２上に形成されるゲート引き出し線６６の表面高さＨが高くなる。
【０００５】
ゲート電極６５を形成するための、トレンチ６３部に充填される多結晶シリコンの平坦化については、従来技術として、等方性エッチングで平坦化を行う場合（例えば、特許文献１参照）、ＬＯＣＯＳ酸化膜が形成された集積回路装置で、ゲート電極の平坦化を酸化とエッチングとを数回繰り返す多段酸化とエッチングで行う場合（例えば、特許文献２参照）やＣＭＰ法を用いて平坦化を行う場合（例えば、特許文献２、特許文献３参照）などがある。
【０００６】
【特許文献１】
特開２０００−２７７５３１号公報（第５頁、図１４、図１５）
【特許文献２】
特開２０００−１９６０７５号公報（７−８頁、図７）
【特許文献３】
特開平１１−７４５１４号公報（６頁、図３）
【０００７】
【発明が解決しようとする課題】
しかし、特許文献１のように、等方性エッチングでは、図３５に示すようにゲート引き出し線とゲート電極との接続箇所となるトレンチの開口部周辺の多結晶シリコンの厚みが薄くなり、極端な場合はゲート絶縁膜が露出してしまう場合（オーバーエッチングされた場合などは顕著になる）が生じる。そうするとゲート引き出し線とゲート電極との接続抵抗が増大したり、断線したりする。
【０００８】
また、これを回避するために、多結晶シリコンのエッチバック量を減らすと、表面領域に多結晶シリコンのエッチ残りが発生し、ソース領域の形成に不具合を生じて、良品率が低下することがある。
また、図３７に示すように、トレンチ６３開口部（トレンチ上部）を絶縁膜７０で埋め込むため、半導体基板（ｎソース領域６７ａ、６７やｐベース領域６２）との間で熱膨張率の差が生じ、高温プロセスにおいて応力が発生し、半導体基板にクラック８０が入り漏れ電流が大きくなるなどの信頼性が低下する。
【０００９】
また、特許文献２で開示されている多段酸化の方法では、量産性が低く、製造コストが上昇する。
さらに、特許文献２ではＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法も適用できる旨記載されているが、図３８で示すように、ＬＯＣＯＳ酸化膜８１とｐベース領域６２との距離が小さ過ぎると、ＬＯＣＯＳ酸化膜８１に隣接するｎソース領域６７上に多結晶シリコンが残留して（残留多結晶シリコン８２）、その後のｎソース領域６７の形成が正常に行われず、良好な電気的特性が得られなくなる。また、ＣＭＰ法では、ＬＯＣＯＳ酸化膜８１上に形成した多結晶シリコンは消滅してしまうために、ゲート引き出し線を形成することは出来ない。
【００１０】
また、特許文献３でＣＭＰ法の適用が記されているが、本特許文献の図３の６Ｂの部分であるゲート引き出し線は、ＣＭＰ法の平坦化処理で除去されてしまう（図３９の点線で示したゲート引き出し線６６が除去される）。
この発明の目的は、前記の課題を解決して、良好な電気的特性が得られ、高信頼性で低コストのトレンチゲート構造を有する半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
前記の目的を達成するために、
１） トレンチゲートを有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口した第１絶縁膜を前記第２半導体領域上に形成する工程と、開口された該第１絶縁膜をマスクとして前記第２半導体領域を貫通し前記第１半導体領域に達するトレンチを形成する工程と、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜を開口する工程と、前記トレンチ部も含め全面にゲート絶縁膜を形成し、前記トレンチ部も含め該ゲート絶縁膜上にゲート電極とゲート引き出し線となる多結晶シリコンを形成し、前記第１の箇所のトレンチ部と前記第２の箇所の第１絶縁膜の開口部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化して、前記第１絶縁膜上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上の第１絶縁膜とゲート絶縁膜を除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
２） トレンチゲートを有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口し、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜に凹部を形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し前記第１半導体領域に達するトレンチを形成する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記トレンチ部と前記凹部を該多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第１絶縁膜上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上の第１絶縁膜とゲート絶縁膜を除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
３） トレンチゲートを有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチとなる第１の溝を形成する第１の箇所を開口した第１絶縁膜を前記第２半導体領域上に形成する工程と、開口された該第１絶縁膜をマスクとして、浅いトレンチを形成する工程と、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜を開口し、第１の箇所、第２の箇所が開口した該第１絶縁膜をマスクとして、浅いトレンチをさらに深くエッチングして、前記第２半導体領域を貫通し前記第１半導体領域に達するトレンチとなる前記第１の溝を形成すると同時に前記第２の箇所の第２半導体領域内に第２の溝を形成する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の溝と前記第２の溝を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第２半導体領域上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第２半導体領域表面に形成されたゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上のゲート絶縁膜を除去し、前記第２半導体領域の表面層に、前記ゲート電極とフォトレジストをマスクとして、トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
４） トレンチゲートとＬＯＣＯＳ酸化膜（選択酸化膜のこと）を有する半導体装置の製造方法において、
第１導電型の第１半導体領域のＬＯＣＯＳ酸化膜で囲まれた箇所の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口した第１絶縁膜を前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上に形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し第１半導体領域に達するトレンチを形成する工程と、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜をＬＯＣＯＳ酸化膜上も含め開口する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の箇所のトレンチ部と前記第２の箇所の第１絶縁膜の開口部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第１絶縁膜上のゲート絶縁膜が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上の第１絶縁膜とゲート絶縁膜をそれぞれ除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
５） トレンチゲートとＬＯＣＯＳ酸化膜を有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口し、ゲート電極と接続するゲート引き出し線を形成する第２の箇所に凹部を形成した第１絶縁膜を前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上に形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し第１半導体領域に達するトレンチを形成する工程と、該全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の箇所のトレンチ部とＬＯＣＯＳ酸化膜上も含め前記第２の箇所の凹部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第１絶縁膜上の前記ゲート絶縁膜が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上の第１絶縁膜とゲート絶縁膜をそれぞれ除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
６） トレンチゲートとＬＯＣＯＳ酸化膜を有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口し、ゲート電極と接続するゲート引き出し線を形成する第２の箇所に凹部を形成した第１絶縁膜を前記第２半導体領域上に形成し、前記第１絶縁膜を貫通して前記ＬＯＣＯＳ酸化膜の前記第２の箇所に凹部を形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し第１半導体領域に達するトレンチを形成する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の箇所のトレンチ部と前記第２の箇所の凹部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第２半導体領域上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記ゲート電極となる多結晶シリコンの表面高さを前記第２半導体領域表面に形成されたゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上の前記ゲート電極と前記第１絶縁膜を除去し、前記第２半導体領域の表面層に、前記ゲート電極とフォトレジストをマスクとして、トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
７） １）、２）、４）〜６）の製造方法で、前記平坦化を前記第１絶縁膜と前記ゲート絶縁膜をストッパ層とし、ＣＭＰ法を用いて行うとよい。
８） ３）の製造方法で、前記平坦化を前記ゲート絶縁膜をストッパ層とし、ＣＭＰ法を用いて行うとよい。
【００１２】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部斜視断面図、同図（ｂ）は同図（ａ）を矢印Ｆから見た要部平面図である。尚、同図（ｂ）は層間絶縁膜１０とソース電極１１を省いている。
図２は、図１（ｂ）の要部断面図であり、同図（ａ）は、図１（ｂ）のＸ−Ｘ線で切断した要部断面図、同図（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した要部断面図である。この半導体装置はＭＯＳＦＥＴを例として示した。
【００１３】
図１、図２において、このトレンチゲート構造のＭＯＳＦＥＴは、ｎ半導体基板１００の表面に形成されたｐベース領域２と、ｐベース領域２の表面にトレンチ３と接して形成されるｎソース領域７と、ｐベース領域２とのコンタクトをとるためのｐコンタクト領域８と、トレンチ３にゲート絶縁膜４を介して形成されるゲート電極５と、ゲート電極５と接続し、ゲート絶縁膜４を介して形成されるゲート引き出し線６と、ｎ半導体基板１００の裏面に形成されるｎドレイン領域９と、ｎソース領域７上とｐコンタクト領域上に形成されるソース電極１１と、ｎドレイン領域９上に形成されるドレイン電極１２とを有する。前記ゲート電極の表面高さＡを前記ｎソース領域の表面高さ（ｎソース領域形成前のｐベース領域の表面高さと同じ）Ｂと同等もしくは高くする。また、ゲート電極の表面高さＡとゲート引き出し線の表面高さＣは同等とする。
【００１４】
尚、ｎドレイン領域９の代わりにｐコレクタ領域を形成するとトレンチゲート構造のＩＧＢＴが製作される。このときは、ｎソース領域７はｎエミッタ領域、ソース電極１１はエミッタ電極、ドレイン電極１２はコレクタ電極と呼び名が変更される。また、この発明は、ＭＯＳＦＥＴの他に前記した表面にトレンチゲート構造を持つＩＧＢＴや絶縁ゲート型サイリスタなどの各デバイスに適用してもよい。また、トレンチパターンはストライプ形状のものを例示するが、必ずしもストライプ形状である必要はなく、ドーナッツ状パターン、格子状パターン、円形パターンであっても構わない。
【００１５】
図３から図９は、第１実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。各図の（ａ）の製造工程断面図は、図１（ｂ）のＸ−Ｘ線で切断した断面図、（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した断面図、（ｃ）は斜視断面図である。
まず、高抵抗のｎ半導体基板１００の表面層にｐベース領域２を形成する。つぎに、ｐベース領域２の表面に熱酸化またはＣＶＤにより厚い絶縁膜２１を形成する。厚い絶縁膜２１の材質は酸化膜または窒化膜とするのが良い。このとき、厚い絶縁膜２１の厚さは少なくとも５００ｎｍ以上、望ましくは８００ｎｍ以上１μｍ程度とするのが良い。続いて、図示しないマスクを使って厚い絶縁膜２１に開口部２２を形成する。次に、残された厚い絶縁膜２１をマスクとして少なくともｐベース領域２をつきぬけｎ半導体基板１００（未拡散領域１）に達するトレンチ３をドライエッチングまたは異方性ウェットエッチングにより形成する（図３）。
【００１６】
つぎに、トレンチ３形成後、トレンチ３内を洗浄するため希薄なフッ酸などの溶液で洗浄処理を行う。このとき、厚い絶縁膜２１の端部がエッチバックされ、トレンチ開口部２２からわずかに後退するようにする（後退部２４）。後退距離はトレンチ幅の１／１０から１／２の範囲が良い。
例えば、トレンチ幅が１μｍの場合、後退距離は１００ｎｍから５００ｎｍの範囲に設定する。つぎに、ドライエッチャーによるダメージ除去および犠牲酸化を行い、トレンチ内壁を薄く削って結晶品質を改善する。このとき、犠牲酸化が終わった段階で図示しないマスクを利用して厚い絶縁膜２１の一部をエッチングし、開口部２３を形成する。この開口部２３を利用してゲート引き出し線６が形成される。開口部２３を形成する工程は必ずしも犠牲酸化後である必要はないが、本工程においてトレンチ内にフォトレジストが入り込むため、トレンチ内壁においてｐベース領域２の表面を汚染しないよう、表面を犠牲酸化膜で被覆しておくことが望ましい。本工程終了後、犠牲酸化膜を除去し、トレンチ内壁に再びｐベース領域３を露出させる（図４）。
【００１７】
つぎに、ゲート絶縁膜４を形成し、さらにトレンチ３内と開口部２３をゲート電極材料であるｎ形にドープされた多結晶シリコン２５で埋め込む。この多結晶シリコン２５はＣＶＤで付着させるのが良い。この多結晶シリコン２５はトレンチ３を完全に埋め尽くし、多結晶シリコン２５の表面高さが最も低い位置でも、厚い絶縁膜２１およびゲート絶縁膜４の表面高さの最も高い位置よりも上であることが望ましい（図５）。
【００１８】
つぎに、厚い絶縁膜２１およびゲート絶縁膜４をストップ層として、ゲート電極５とゲート引き出し線６となる多結晶シリコンに平坦化工程を施す。本工程にはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置またはＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）装置やＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置などを利用するのが良い。特にＣＭＰ装置を用いて行うＣＭＰ法は多結晶シリコン膜２５と酸化膜（ゲート絶縁膜４、厚い絶縁膜２１）との研磨レートの選択比が１００以上５００前後であるため、制御性の高い加工ができる。本工程において、開口部２３に形成されたゲート引き出し線６となる多結晶シリコンは除去されずに残り、ゲート引き出し線６として有効に利用できる。このとき、平坦化処理後のゲート電極５の表面高さを、厚い絶縁膜２１上のゲート絶縁膜４の表面高さと同等とする（図６）。
【００１９】
つぎに、厚い絶縁膜２１およびゲート絶縁膜４のうちゲート電極５およびゲート引き出し線６に被覆されていない箇所をドライエッチングまたはウェットエッチングによって除去する。本工程において、ゲート絶縁膜４がオーバーエッチされゲート電極５およびゲート引き出し線６が浮き上がらないようにするため、異方性のあるドライエッチングを施すのが望ましい。このエッチングにより、ゲート電極５およびゲート引き出し線６もエッチングされるが、ゲート電極５の表面高さＡをｐベース領域２の表面高さＢと同等または高くなるようにする。図では高い場合を示した（図７）。
【００２０】
つぎに、ＭＯＳＦＥＴのｎソース領域７をイオン打ち込みによって形成するため、ｐベース領域２の表面にスクリーン酸化膜２６を形成する。このとき、ゲート電極５の表面も酸化され、ゲート電極５の角が面取りされる。続いてフォトレジスト２７をマスクとしてｎ形不純物２９のイオン打ち込み２８を行う（図８）。
【００２１】
つぎに、ドライブを行い、ｎ形不純物２９を十分拡散させると同時に活性化させてｎソース領域７を形成する。つぎに、ｐコンタクト領域８と、ＰＳＧなどからなる層間絶縁膜１０とソース電極１１を形成し、ｎ半導体基板１００の裏面の表面層にｎドレイン領域９を形成し、このｎドレイン領域９に接触するドレイン電極１２を形成し、トレンチ型ＭＯＳＦＥＴが完成する（図９）。
【００２２】
この工程によれば、ｎソース領域７の形成を、ゲート電極５をマスクとしてセルフアライン的に行うことができる。また、工程の中でゲート電極５の角が面取りされるので、層間絶縁膜１０を突き破る危険を減らすことができる。
前記のように、ゲート電極５の表面高さが、ｐベース領域２の表面高さと同等か高くなっているため、その後のｎソース領域７を形成するヒ素のイオン注入は、トレンチ３開口部上部側壁から打ち込まれることがなく、ｐベース領域２の表面から打ち込まれるので、ｎソース領域７の拡散深さは所定の深さにばらつきなく形成することができる。その結果、ゲートしきい値電圧のばらつきも小さくなり、良品率を向上できる。
【００２３】
また、トレンチ開口部上部までゲート電極５が充填されるために、従来のように、層間絶縁膜１０がトレンチ上部を充填することはなく、従って、クラックの発生はなく、ゲートもれ電流の増加もなく、高信頼性とすることができる。
また、厚い絶縁膜２１に開口部２３を形成することでＣＭＰ法による平坦化処理を行っても、ゲート引き出し線６が消滅することはなく、また、ゲート電極５との接続箇所で、多結晶シリコンが薄くなることも断線することもない。
【００２４】
また、ＣＭＰ法で平坦化するため、多段酸化法と比べると低コスト化することができる。
図１０は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）は図２（ａ）に相当する図、同図（ｂ）は図２（ｂ）に相当する図である。
図１１は、第２実施例の半導体装置の要部製造工程図であり、同図（ａ）は図３（ａ）に相当する図、同図（ｂ）は図３（ｂ）に相当する図、同図（ｃ）は図３（ｃ）に相当する図である。
【００２５】
第１実施例との違いは、ゲート引き出し線６において、厚い絶縁膜２１に凹部３１が形成されている点である。つまり、トレンチ３形成用の開口部２２の他にゲート引き出し線６形成用の凹部３１を厚い絶縁膜２１に形成した点である。その後の工程は第１実施例の工程と同じである。この場合も、第１実施例で記した効果が得られる。
【００２６】
この凹部の形成方法を説明する。ｐベース領域２の表面に厚い絶縁膜２１を形成し、トレンチ３に相当する領域を、ｐベース領域２のシリコンは露出するまでドライエッチ法などでエッチングする。つぎに、引き出し線６の領域をｐベース領域２のシリコンが露出しないように絶縁膜２１が残るようにドライエッチ法などでエッチングする。つぎのトレンチ３の形成工程で絶縁膜２１がすり減って踏み抜かれないよう絶縁膜２１の厚さを調整する必要がある。
【００２７】
図１２は、この発明の第３実施例の半導体装置の構成図であり、同図（ａ）は要部斜視断面図、同図（ｂ）は同図（ａ）を矢印Ｆから見た要部平面図である。
尚、同図（ｂ）は層間絶縁膜１０とソース電極１１を省いている。
図１３は、図１２（ｂ）の要部断面図であり、同図（ａ）は、図１２（ｂ）のＸ−Ｘ線で切断した要部断面図、同図（ｂ）は図１２（ｂ）のＹ−Ｙ線で切断した要部断面図である。この半導体装置はＭＯＳＦＥＴを例として示した。
【００２８】
第１実施例との違いは、ゲート引き出し線６が、ｐベース領域２に溝を形成し、その溝に多結晶シリコンを充填して形成される点である。この場合も第１実施例で記した効果が得られる。
図１４から図１９は、第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。各図の（ａ）の製造工程断面図は、図１２（ｂ）のＸ−Ｘ線で切断した断面図、（ｂ）は図１２（ｂ）のＹ−Ｙ線で切断した断面図、（ｃ）は斜視断面図である。
【００２９】
前記の図３の工程に相当する工程で、絶縁膜４１に開口部２２を形成して、トレンチエッチングを行う際、トレンチエッチングを途中で中断し、ゲート引き出し線６を引く領域で絶縁膜４１に別の開口部２３を形成して除去し、再びトレンチエッチングを行う。その結果、ゲート引き出し線６の位置には浅い溝４２（凹部）が形成される（図１４）。
【００３０】
つぎに、表面にゲート絶縁膜４を形成し、続いてゲート電極材料である多結晶シリコン２５を全面に付着させる（図１５）。
つぎに、ＣＭＰ法などで平坦化工程を実施し、多結晶シリコン２５の表面とゲート絶縁膜４の表面とが一致するように形状制御する。ＣＭＰ法での研磨選択比は１００以上である。ゲート電極４の厚さを最も厚い場所でも８００ｎｍ以下としておけば、ゲート絶縁膜４が通常５０ｎｍ以上あるので、平坦化工程においてゲート絶縁膜４が踏み抜かれる危険はない。また、このときゲート電極５とゲート引き出し線６の表面高さは等しい（図１６）。
【００３１】
つぎに、ゲート絶縁膜４のうちゲート電極５およびゲート引き出し線６に被覆されていない領域をウェットエッチングまたはドライエッチングによって除去する（図１７）。
つぎに、表面にスクリーン酸化膜２６を形成し、フォトレジスト２７をマスクとしてｎ形不純物２９のイオン打ち込み２８を行う（図１８）。
【００３２】
つぎに、ドライブしてｎソース領域７を形成し、さらにｐコンタクト領域８を形成する。つぎに、層間絶縁膜１０とソース電極１１と、ｎ半導体基板１００の裏面の表面層にｎドレイン領域９を形成し、このｎドレイン領域９に接触するドレイン電極１２を形成し、トレンチゲート型ＭＯＳＦＥＴが完成する（図１９）。この場合も、第１実施例で記した効果が得られる。
【００３３】
図２０は、この発明の第４実施例の半導体装置の構成図であり、同図（ａ）は要部斜視断面図、同図（ｂ）は同図（ａ）を矢印Ｆから見た要部平面図である。
尚、同図（ｂ）は層間絶縁膜１０とソース電極１１を省いている。
図２１は図２０（ｂ）のＸ−Ｘ線で切断した要部断面図、図２２は図２０（ｂ）のＹ１−Ｙ１線で切断した要部断面図、図２３は図２０（ｂ）のＹ２−Ｙ２線で切断した要部断面図、図２４は図２０（ｂ）のＹ３−Ｙ３線で切断した要部断面図である。この半導体装置はＭＯＳＦＥＴを例として示した。これはＬＯＣＯＳ酸化膜を有する場合を示している。
【００３４】
図２０から図２４において、このトレンチゲート構造のＭＯＳＦＥＴは、ｎ半導体基板１００の表面に形成されたｐベース領域２と、ｐベース領域２の表面にトレンチ３と接して形成されるｎソース領域７と、ｐベース領域２のコンタクトをとるｐコンタクト領域８と、トレンチ３にゲート絶縁膜４を介して形成されるゲート電極５と、ゲート電極５と接続し、ゲート絶縁膜４を介し、ＬＯＣＯＳ酸化膜５１上にも形成されるゲート引き出し線６と、ｎ半導体基板１００の裏面に形成されるｎドレイン領域９と、ｎソース領域７上とｐコンタクト領域８上に形成されるソース電極１１とｎドレイン領域９上に形成されるドレイン電極１２とを有する。前記ゲート電極５の表面高さを前記ｎソース領域７の表面高さ（ｎソース領域を形成する前のｐベース領域２の表面高さ）と同等または高くする。
【００３５】
また、ＬＯＣＯＳ酸化膜端とｎソース領域７端との距離Ｌを４μｍ以上とすることで、ｎソース領域７を形成する前のｐベース領域２の表面に多結晶シリコンの残留を防止できて、所定のｎソース領域７を形成できる。
図２５から図２８は、第４実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００３６】
まず、高抵抗のｎ半導体基板１００の表面に８００ｎｍ以上の厚さのＬＯＣＯＳ酸化膜５１を形成し（厚い酸化膜を熱酸化で形成し、ＬＯＣＯＳ酸化膜に相当する箇所を残して、エッチングで厚い酸化膜を除去して形成しても構わない）、このＬＯＣＯＳ酸化膜５１に囲まれた領域のｎ半導体基板１００の表面層にｐベース領域２を形成する。図は一部を示している（図２５）。
【００３７】
つぎに、ｐベース領域２とＬＯＣＯＳ酸化膜５１の表面に熱酸化またはＣＶＤにより厚い絶縁膜２１を形成する。厚い絶縁膜２１の材質は酸化膜または窒化膜とするのが良い。このとき、厚い絶縁膜２１の厚さは少なくとも５００ｎｍ以上、望ましくは８００ｎｍ以上、１μｍ程度とするのが良い。続いて、図示しないマスクを使って厚い絶縁膜２１に開口部２２を形成する。次に、残された厚い絶縁膜２１をマスクとして少なくともｐベース領域２をつきぬけｎ半導体基板１００（未拡散領域１）に達するトレンチ３をドライエッチングまたは異方性ウェットエッチングにより形成する。つぎに、トレンチ３形成後、トレンチ３内を洗浄するため希薄なフッ酸などの溶液で洗浄処理を行う。このとき、厚い絶縁膜２１の端部がエッチバックされ、トレンチ３開口部からわずかに後退するようにする。
【００３８】
後退距離はトレンチ幅の１／１０から１／２の範囲が良い。たとえばトレンチ幅が１μｍの場合、後退距離は１００ｎｍから５００ｎｍの範囲に設定する。つぎに、ドライエッチャーによるダメージ除去および犠牲酸化を行い、トレンチ内壁を薄く削って結晶品質を改善する。
このとき、犠牲酸化が終わった段階で図示しないマスクを利用して、ＬＯＣＯＳ酸化膜５１上に形成された厚い絶縁膜２１も含めて、厚い絶縁膜２１にゲート引き出し線６用の開口部２３を形成する。この開口部２３を利用してゲート引き出し線６がＬＯＣＯＳ酸化膜５１上にも形成される。この開口部２３を形成する工程は必ずしも犠牲酸化後である必要はないが、本工程においてトレンチ３内にフォトレジストが入り込むため、トレンチ３内壁においてｐベース領域２の表面を汚染しないよう、表面を犠牲酸化膜で被覆しておくことが望ましい。本工程終了後、犠牲酸化膜を除去し、トレンチ３および開口部２３の内壁に再びｐベース領域２を露出させる（図２６）。
【００３９】
つぎに、ゲート絶縁膜４を形成し、さらにトレンチ３内と開口部２３とをゲート電極材料であるｎ形にドープされた多結晶シリコンで埋め込む。この多結晶シリコンはＣＶＤで付着させるのが良い。この多結晶シリコンはトレンチを完全に埋め尽くし、多結晶シリコンの表面高さが最も低い位置でも、厚い絶縁膜２１およびゲート絶縁膜４の表面高さの最も高い位置よりも上であることが望ましい。
つぎに、厚い絶縁膜２１およびゲート絶縁膜４をストップ層として、ゲート電極５およびゲート引き出し線６となる多結晶シリコンに平坦化工程を施す。本工程にはＣＭＰ装置またはＣＤＥ装置を利用するのが良い。特にＣＭＰ法は多結晶シリコン膜と酸化膜との研磨レートの選択比が１００以上５００前後であるため、制御性の高い加工ができる。本工程において、開口部２３に形成されたゲート引き出し線６となる多結晶シリコンは除去されずに残り、ゲート引き出し線６として利用できる。このとき、平坦化処理後のゲート電極５の表面高さは厚い絶縁膜２１上のゲート絶縁膜４の表面高さと同等となる。つぎに、厚い絶縁膜２１およびゲート絶縁膜４のうちゲート電極５とゲート引き出し線６に被覆されていない箇所をドライエッチングまたはウェットエッチングによって除去する。本工程において、ゲート絶縁膜４がオーバーエッチされゲート電極５やゲート引き出し線６が浮き上がらないようにするため、異方性のあるドライエッチングを施すのが望ましい。このエッチング後でのゲート電極５の表面高さをｐベース領域２の表面高さと同等もしくは高くする（図２７）。
【００４０】
つぎに、ＭＯＳＦＥＴのｎソース領域７をイオン打ち込みによって形成するため、ｐベース領域２の表面に図示しないスクリーン酸化膜を形成する。このとき、ゲート電極５の表面も酸化され、ゲート電極５の角が面取りされる。続いて図示しないフォトレジストをマスクとしてｎ形不純物のイオン打ち込みを行う。つぎに、ドライブを行い、ｎ形不純物を十分拡散させると同時に活性化させてｎソース領域７を形成する。つぎに、ｐコンタクト領域８と、ＰＳＧなどからなる層間絶縁膜１０とソース電極１１を形成し、ｎ半導体基板１００の裏面の表面層にｎドレイン領域９を形成し、このｎドレイン領域９に接触するドレイン電極１２を形成し、ＬＯＣＯＳ酸化膜５１上にＣＭＰ法で平坦化されたゲート引き出し線６を有するトレンチ型ＭＯＳＦＥＴが完成する（図２８）。
【００４１】
ＬＯＣＯＳ酸化膜端とｎソース領域端の距離Ｌが短い場合の平坦化処理工程では、ｎソース領域形成予定箇所のｐベース領域上に多結晶シリコンが残留する。
そのため、その距離Ｌは、通常のＬＯＣＯＳ酸化膜厚（数１００ｎｍ程度）においては、４μｍ以上とすることで、ＣＭＰ法によっても図３２に示すようにｎソース領域形成予定箇所のｐベース領域２の表面には多結晶シリコンは残留しなくなり、所定のｎソース領域７の形成ができる。そのため、その距離Ｌは４μｍ以上が好ましい。また、この残留多結晶シリコン５３下には厚い絶縁膜２１が存在し、この箇所ではｐベース領域２と残留多結晶シリコン５３とは厚い絶縁膜２１で電気的に絶縁されているので問題ない。また、この残留シリコン量は極めて微量であるため等方性エッチングを短時間行って除去してもよい。この場合、エッチング時間が短時間のため、ゲート電極５の表面高さがｎソース領域７の表面高さより下がることはない。
【００４２】
この製造方法を用いることで、ＬＯＣＯＳ酸化膜５１上にゲート引き出し線６をＣＭＰ法による平坦化処理で形成することができる。
また、この場合も、第１実施例で記した効果が得られる。
図２９は、この発明の第５実施例の半導体装置の要部断面図で、図２４に相当する要部断面図である。これもＬＯＣＯＳ酸化膜を有する場合である。
【００４３】
第４実施例との違いは、ゲート引き出し線６が、厚い絶縁膜２１内に形成され凹部３１に形成した点である。
図３０は、第５実施例の半導体装置の製造方法であり、要部製造工程斜視断面図である。この図は図２６に相当する図である。トレンチ５形成用の開口部２１の他にゲート引き出し線６形成用の凹部３１を厚い絶縁膜２１に形成する点である。第４実施例の工程と同じである。この場合も、第１実施例で記した効果が得られる。
【００４４】
尚、図３１のように、ＬＯＣＯＳ酸化膜５１上の厚い絶縁膜２１に凹部３１を形成するとき、厚い酸化膜３１を突き破ってＬＯＣＯＳ酸化膜５１の上層部に食い込んで凹部５２を形成しても構わない。
【００４５】
【発明の効果】
この発明によれば、トレンチを形成するときのマスクである厚い絶縁膜にゲート引き出し線用の開口部もしくは凹部を設けることで、トレンチと凹部を充填した多結晶シリコンのＣＭＰ法による平坦化で、ゲート電極とゲート引き出し線の接続部が薄くなったり、断線したりすることを防止できる。
【００４６】
また、ＣＭＰ法による平坦化により、ゲート電極の表面高さをｎソース領域の表面高さ（ｎソース領域を形成する前のｐベース領域の表面高さ）と同等とすることができる。表面高さが同等となることで、ｎソース領域の拡散深さのばらつきが小さくなり、電気的特性（ゲートしきい値電圧やチャネル抵抗など）のばらつきを小さくできて、良品率を高くすることができる。
【００４７】
また、表面高さが同等となることで、トレンチの開口部上部が多結晶シリコンで充填されて、従来技術で発生したクラックの発生を抑制できて、もれ電流も抑制され、高信頼性とすることができる。
また、多結晶シリコンの平坦化処理にＣＭＰ法を用いると、多段酸化法と比べて、量産性が優れており、低コスト化を図ることができる。
【００４８】
また、ＬＯＣＯＳ酸化膜を有する場合でも、ＬＯＣＯＳ酸化膜上にＣＭＰ法でゲート引き出し線の平坦化処理ができる。また、ＬＯＣＯＳ酸化膜端とｎソース領域の形成予定箇所端の距離を４μｍ以上とすることで、ｎソース領域の形成予定箇所のｐベース領域上の多結晶シリコンを平坦化処理で除去できて、所定のｐベース領域を形成することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部斜視断面図、（ｂ）は（ａ）を矢印Ｆから見た要部平面図
【図２】図１（ｂ）の要部断面図であり、（ａ）は、図１（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した要部断面図
【図３】第１実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、第１実施例の半導体装置の要部製造工程断面図
【図５】図４に続き、第１実施例の半導体装置の要部製造工程断面図
【図６】図５に続く、第１実施例の半導体装置の要部製造工程断面図
【図７】図６に続く、第１実施例の半導体装置の要部製造工程断面図
【図８】図７に続く、第１実施例の半導体装置の要部製造工程断面図
【図９】図８に続く、第１実施例の半導体装置の要部製造工程断面図
【図１０】この発明の第２実施例の半導体装置の構成図であり、（ａ）は図２（ａ）に相当する図、（ｂ）は図２（ｂ）に相当する図
【図１１】第２実施例の半導体装置の要部製造工程図であり、（ａ）は図３（ａ）に相当する図、（ｂ）は図３（ｂ）に相当する図、（ｃ）は図３（ｃ）に相当する図
【図１２】この発明の第３実施例の半導体装置の構成図であり、（ａ）は要部斜視断面図、（ｂ）は（ａ）を矢印Ｆから見た要部平面図
【図１３】図１２（ｂ）の要部断面図であり、（ａ）は、図１２（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｂ）は図１２（ｂ）のＹ−Ｙ線で切断した要部断面図
【図１４】第３実施例の半導体装置の要部製造工程断面図
【図１５】図１４に続く、第３実施例の半導体装置の要部製造工程断面図
【図１６】図１５に続く、第３実施例の半導体装置の要部製造工程断面図
【図１７】図１６に続く、第３実施例の半導体装置の要部製造工程断面図
【図１８】図１７に続く、第３実施例の半導体装置の要部製造工程断面図
【図１９】図１８に続く、第３実施例の半導体装置の要部製造工程断面図
【図２０】この発明の第４実施例の半導体装置の構成図であり、（ａ）は要部斜視断面図、（ｂ）は（ａ）を矢印Ｆから見た要部平面図
【図２１】図２０（ｂ）のＸ−Ｘ線で切断した要部断面図
【図２２】図２０（ｂ）のＹ１−Ｙ１線で切断した要部断面図
【図２３】図２０（ｂ）のＹ２−Ｙ２線で切断した要部断面図
【図２４】図２０（ｂ）のＹ３−Ｙ３線で切断した要部断面図
【図２５】第４実施例の半導体装置の要部製造工程断面図
【図２６】図２５に続く、第４実施例の半導体装置の要部製造工程断面図
【図２７】図２６に続く、第４実施例の半導体装置の要部製造工程断面図
【図２８】図２７に続く、第４実施例の半導体装置の要部製造工程断面図
【図２９】この発明の第５実施例の半導体装置の要部断面図で、図２４に相当する要部断面図
【図３０】第５実施例の半導体装置の要部製造工程斜視断面図で、図２６に相当する図
【図３１】ＬＯＣＯＳ酸化膜上層部に凹部を形成した図
【図３２】ＬＯＣＯＳ酸化膜上と半導体基板上に残留した多結晶シリコンの図
【図３３】従来のトレンチゲート型ＭＯＳＦＥＴの構成図で、（ａ）は要部斜視断面図、（ｂ）は同図（ａ）の矢印Ｆから見た要部平面図
【図３４】図３２（ｂ）の要部断面図であり、（ａ）は、図１（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した要部断面図
【図３５】ゲート引き出し線とゲート電極との接続箇所が薄くなった図
【図３６】ｎソース領域の拡散深さが場所によって異なる図
【図３７】半導体基板にクラックが入った図
【図３８】ＬＯＣＯＳ酸化膜で残留多結晶シリコンが存在する場合を示す図
【図３９】ゲート引き出し線がＣＭＰ法による平坦化処理で消滅した図
【符号の説明】
１ ｎ半導体基板の未拡散領域（ｎドリフト領域）
２ ｐベース領域
３ トレンチ
４ ゲート絶縁膜
５ ゲート電極
６ ゲート引き出し線
７ ｎソース領域
８ ｐコンタクト領域
９ ｎドレイン領域
１０ 層間絶縁膜
１１ ソース電極
１２ ドレイン電極
２１ 厚い絶縁膜
２２ 開口部
２３ 開口部
２４ 後退部
２５ 多結晶シリコン
２６ スクリーン酸化膜
２７ フォトレジスト
２８ イオン打ち込み
２９ ｎ型不純物
３１ 凹部
４１ 絶縁膜
４２ 溝
５１ ＬＯＣＯＳ酸化膜
５２ 凹部
５３ 残留多結晶シリコン
１００ ｎ半導体基板
Ａ ゲート電極の表面高さ
Ｂ ｎソース領域の表面高さ（ｎソース領域形成前のｐベース領域
の表面高さと同じ）
Ｃ ゲート引き出し線の表面高さ
【発明の属する技術分野】
この発明は、トレンチゲート構造を有する半導体装置とその製造方法に係わり、特に、トレンチに形成されるゲート電極とゲート引き出し線の平坦化に関する。
【０００２】
【従来の技術】
高耐圧半導体装置の１つとしてトレンチゲート構造を持つＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などがある。
図３３は、従来のトレンチゲート型ＭＯＳＦＥＴの構成図で、同図（ａ）は要部斜視断面図、同図（ｂ）は同図（ａ）の矢印Ｆから見た要部平面図である。同図（ｂ）は層間絶縁膜７０とソース電極７１を省いている。
【０００３】
図３４は、図３３（ｂ）の要部断面図であり、同図（ａ）は、図１（ｂ）のＸ−Ｘ線で切断した要部断面図、同図（ｂ）は図３３（ｂ）のＹ−Ｙ線で切断した要部断面図である。この半導体装置はＭＯＳＦＥＴを例として示した。
図３３、図３４において、このトレンチゲート構造のＭＯＳＦＥＴは、ｎ半導体基板２００の表面に形成されたｐベース領域６２と、ｐベース領域６２の表面にトレンチ６３と接して形成されるｎソース領域６７と、ｐベース領域６２とのコンタクトをとるためのｐコンタクト領域６８と、トレンチ６３にゲート絶縁膜６４を介して形成されるゲート電極６５と、ゲート電極６５と接続し、ゲート絶縁膜６４を介して形成されるゲート引き出し線６６と、ｎ半導体基板２００の裏面に形成されるｎドレイン領域６９と、ｎソース領域６７上とｐコンタクト領域６８上に形成されるソース電極７１と、ｎドレイン領域６７上に形成されるドレイン電極７２とを有する。トレンチ６３内のゲート電極６５の表面高さＫはｎソース領域６７の表面高さより低く、その落差Ｄは、トレンチ６５の左右で異なるる。また奥行き方向でゲート電極６５の表面は波打っている。これは、等方性エッチングで多結晶シリコンをエッチバックしたためである。また、図３４に示すように、等方性エッチングでは、形状制御性が悪く、トレンチ６３内のゲート電極６５の表面高さＫが、未だｎソース領域６７を形成する前のｐベース領域６２の表面高さより低くなり、その落差Ｄはトレンチ６３内でばらつく。そのために、図３６に示すように、ｎソース領域６７ａ、６７の拡散深さが場所によって異なる。図では、左側のｎソース領域６７ａの拡散深さＷ１の方が右側のｎソース領域６７の拡散深さＷ２より深く、また、同じ右側のｎソース領域６７ａでも、手前の拡散深さＷ１の方が奥の拡散深さＷ３より深い。これは、ゲート電極６５の表面高さが場所によってばらつき、ｐベース領域６７が露出したトレンチ側壁から、不純物がイオン注入で打ち込まれるためである。
【０００４】
このｎソース領域６７の拡散深さのばらつきは、ウェハ面内やロット間で発生し、そのばらつきはゲートしきい値電圧などの電気特性のばらつきとなり、良品率を低下させる。また、図３４（ｂ）に示すようにゲート電極６５の表面高さＧより、ｐベース領域６２上に形成されるゲート引き出し線６６の表面高さＨが高くなる。
【０００５】
ゲート電極６５を形成するための、トレンチ６３部に充填される多結晶シリコンの平坦化については、従来技術として、等方性エッチングで平坦化を行う場合（例えば、特許文献１参照）、ＬＯＣＯＳ酸化膜が形成された集積回路装置で、ゲート電極の平坦化を酸化とエッチングとを数回繰り返す多段酸化とエッチングで行う場合（例えば、特許文献２参照）やＣＭＰ法を用いて平坦化を行う場合（例えば、特許文献２、特許文献３参照）などがある。
【０００６】
【特許文献１】
特開２０００−２７７５３１号公報（第５頁、図１４、図１５）
【特許文献２】
特開２０００−１９６０７５号公報（７−８頁、図７）
【特許文献３】
特開平１１−７４５１４号公報（６頁、図３）
【０００７】
【発明が解決しようとする課題】
しかし、特許文献１のように、等方性エッチングでは、図３５に示すようにゲート引き出し線とゲート電極との接続箇所となるトレンチの開口部周辺の多結晶シリコンの厚みが薄くなり、極端な場合はゲート絶縁膜が露出してしまう場合（オーバーエッチングされた場合などは顕著になる）が生じる。そうするとゲート引き出し線とゲート電極との接続抵抗が増大したり、断線したりする。
【０００８】
また、これを回避するために、多結晶シリコンのエッチバック量を減らすと、表面領域に多結晶シリコンのエッチ残りが発生し、ソース領域の形成に不具合を生じて、良品率が低下することがある。
また、図３７に示すように、トレンチ６３開口部（トレンチ上部）を絶縁膜７０で埋め込むため、半導体基板（ｎソース領域６７ａ、６７やｐベース領域６２）との間で熱膨張率の差が生じ、高温プロセスにおいて応力が発生し、半導体基板にクラック８０が入り漏れ電流が大きくなるなどの信頼性が低下する。
【０００９】
また、特許文献２で開示されている多段酸化の方法では、量産性が低く、製造コストが上昇する。
さらに、特許文献２ではＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法も適用できる旨記載されているが、図３８で示すように、ＬＯＣＯＳ酸化膜８１とｐベース領域６２との距離が小さ過ぎると、ＬＯＣＯＳ酸化膜８１に隣接するｎソース領域６７上に多結晶シリコンが残留して（残留多結晶シリコン８２）、その後のｎソース領域６７の形成が正常に行われず、良好な電気的特性が得られなくなる。また、ＣＭＰ法では、ＬＯＣＯＳ酸化膜８１上に形成した多結晶シリコンは消滅してしまうために、ゲート引き出し線を形成することは出来ない。
【００１０】
また、特許文献３でＣＭＰ法の適用が記されているが、本特許文献の図３の６Ｂの部分であるゲート引き出し線は、ＣＭＰ法の平坦化処理で除去されてしまう（図３９の点線で示したゲート引き出し線６６が除去される）。
この発明の目的は、前記の課題を解決して、良好な電気的特性が得られ、高信頼性で低コストのトレンチゲート構造を有する半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
前記の目的を達成するために、
１） トレンチゲートを有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口した第１絶縁膜を前記第２半導体領域上に形成する工程と、開口された該第１絶縁膜をマスクとして前記第２半導体領域を貫通し前記第１半導体領域に達するトレンチを形成する工程と、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜を開口する工程と、前記トレンチ部も含め全面にゲート絶縁膜を形成し、前記トレンチ部も含め該ゲート絶縁膜上にゲート電極とゲート引き出し線となる多結晶シリコンを形成し、前記第１の箇所のトレンチ部と前記第２の箇所の第１絶縁膜の開口部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化して、前記第１絶縁膜上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上の第１絶縁膜とゲート絶縁膜を除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
２） トレンチゲートを有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口し、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜に凹部を形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し前記第１半導体領域に達するトレンチを形成する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記トレンチ部と前記凹部を該多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第１絶縁膜上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上の第１絶縁膜とゲート絶縁膜を除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
３） トレンチゲートを有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチとなる第１の溝を形成する第１の箇所を開口した第１絶縁膜を前記第２半導体領域上に形成する工程と、開口された該第１絶縁膜をマスクとして、浅いトレンチを形成する工程と、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜を開口し、第１の箇所、第２の箇所が開口した該第１絶縁膜をマスクとして、浅いトレンチをさらに深くエッチングして、前記第２半導体領域を貫通し前記第１半導体領域に達するトレンチとなる前記第１の溝を形成すると同時に前記第２の箇所の第２半導体領域内に第２の溝を形成する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の溝と前記第２の溝を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第２半導体領域上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第２半導体領域表面に形成されたゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上のゲート絶縁膜を除去し、前記第２半導体領域の表面層に、前記ゲート電極とフォトレジストをマスクとして、トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
４） トレンチゲートとＬＯＣＯＳ酸化膜（選択酸化膜のこと）を有する半導体装置の製造方法において、
第１導電型の第１半導体領域のＬＯＣＯＳ酸化膜で囲まれた箇所の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口した第１絶縁膜を前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上に形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し第１半導体領域に達するトレンチを形成する工程と、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜をＬＯＣＯＳ酸化膜上も含め開口する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の箇所のトレンチ部と前記第２の箇所の第１絶縁膜の開口部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第１絶縁膜上のゲート絶縁膜が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上の第１絶縁膜とゲート絶縁膜をそれぞれ除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
５） トレンチゲートとＬＯＣＯＳ酸化膜を有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口し、ゲート電極と接続するゲート引き出し線を形成する第２の箇所に凹部を形成した第１絶縁膜を前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上に形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し第１半導体領域に達するトレンチを形成する工程と、該全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の箇所のトレンチ部とＬＯＣＯＳ酸化膜上も含め前記第２の箇所の凹部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第１絶縁膜上の前記ゲート絶縁膜が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上の第１絶縁膜とゲート絶縁膜をそれぞれ除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
６） トレンチゲートとＬＯＣＯＳ酸化膜を有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口し、ゲート電極と接続するゲート引き出し線を形成する第２の箇所に凹部を形成した第１絶縁膜を前記第２半導体領域上に形成し、前記第１絶縁膜を貫通して前記ＬＯＣＯＳ酸化膜の前記第２の箇所に凹部を形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し第１半導体領域に達するトレンチを形成する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の箇所のトレンチ部と前記第２の箇所の凹部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第２半導体領域上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記ゲート電極となる多結晶シリコンの表面高さを前記第２半導体領域表面に形成されたゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上の前記ゲート電極と前記第１絶縁膜を除去し、前記第２半導体領域の表面層に、前記ゲート電極とフォトレジストをマスクとして、トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有する製造方法とする。
７） １）、２）、４）〜６）の製造方法で、前記平坦化を前記第１絶縁膜と前記ゲート絶縁膜をストッパ層とし、ＣＭＰ法を用いて行うとよい。
８） ３）の製造方法で、前記平坦化を前記ゲート絶縁膜をストッパ層とし、ＣＭＰ法を用いて行うとよい。
【００１２】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部斜視断面図、同図（ｂ）は同図（ａ）を矢印Ｆから見た要部平面図である。尚、同図（ｂ）は層間絶縁膜１０とソース電極１１を省いている。
図２は、図１（ｂ）の要部断面図であり、同図（ａ）は、図１（ｂ）のＸ−Ｘ線で切断した要部断面図、同図（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した要部断面図である。この半導体装置はＭＯＳＦＥＴを例として示した。
【００１３】
図１、図２において、このトレンチゲート構造のＭＯＳＦＥＴは、ｎ半導体基板１００の表面に形成されたｐベース領域２と、ｐベース領域２の表面にトレンチ３と接して形成されるｎソース領域７と、ｐベース領域２とのコンタクトをとるためのｐコンタクト領域８と、トレンチ３にゲート絶縁膜４を介して形成されるゲート電極５と、ゲート電極５と接続し、ゲート絶縁膜４を介して形成されるゲート引き出し線６と、ｎ半導体基板１００の裏面に形成されるｎドレイン領域９と、ｎソース領域７上とｐコンタクト領域上に形成されるソース電極１１と、ｎドレイン領域９上に形成されるドレイン電極１２とを有する。前記ゲート電極の表面高さＡを前記ｎソース領域の表面高さ（ｎソース領域形成前のｐベース領域の表面高さと同じ）Ｂと同等もしくは高くする。また、ゲート電極の表面高さＡとゲート引き出し線の表面高さＣは同等とする。
【００１４】
尚、ｎドレイン領域９の代わりにｐコレクタ領域を形成するとトレンチゲート構造のＩＧＢＴが製作される。このときは、ｎソース領域７はｎエミッタ領域、ソース電極１１はエミッタ電極、ドレイン電極１２はコレクタ電極と呼び名が変更される。また、この発明は、ＭＯＳＦＥＴの他に前記した表面にトレンチゲート構造を持つＩＧＢＴや絶縁ゲート型サイリスタなどの各デバイスに適用してもよい。また、トレンチパターンはストライプ形状のものを例示するが、必ずしもストライプ形状である必要はなく、ドーナッツ状パターン、格子状パターン、円形パターンであっても構わない。
【００１５】
図３から図９は、第１実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。各図の（ａ）の製造工程断面図は、図１（ｂ）のＸ−Ｘ線で切断した断面図、（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した断面図、（ｃ）は斜視断面図である。
まず、高抵抗のｎ半導体基板１００の表面層にｐベース領域２を形成する。つぎに、ｐベース領域２の表面に熱酸化またはＣＶＤにより厚い絶縁膜２１を形成する。厚い絶縁膜２１の材質は酸化膜または窒化膜とするのが良い。このとき、厚い絶縁膜２１の厚さは少なくとも５００ｎｍ以上、望ましくは８００ｎｍ以上１μｍ程度とするのが良い。続いて、図示しないマスクを使って厚い絶縁膜２１に開口部２２を形成する。次に、残された厚い絶縁膜２１をマスクとして少なくともｐベース領域２をつきぬけｎ半導体基板１００（未拡散領域１）に達するトレンチ３をドライエッチングまたは異方性ウェットエッチングにより形成する（図３）。
【００１６】
つぎに、トレンチ３形成後、トレンチ３内を洗浄するため希薄なフッ酸などの溶液で洗浄処理を行う。このとき、厚い絶縁膜２１の端部がエッチバックされ、トレンチ開口部２２からわずかに後退するようにする（後退部２４）。後退距離はトレンチ幅の１／１０から１／２の範囲が良い。
例えば、トレンチ幅が１μｍの場合、後退距離は１００ｎｍから５００ｎｍの範囲に設定する。つぎに、ドライエッチャーによるダメージ除去および犠牲酸化を行い、トレンチ内壁を薄く削って結晶品質を改善する。このとき、犠牲酸化が終わった段階で図示しないマスクを利用して厚い絶縁膜２１の一部をエッチングし、開口部２３を形成する。この開口部２３を利用してゲート引き出し線６が形成される。開口部２３を形成する工程は必ずしも犠牲酸化後である必要はないが、本工程においてトレンチ内にフォトレジストが入り込むため、トレンチ内壁においてｐベース領域２の表面を汚染しないよう、表面を犠牲酸化膜で被覆しておくことが望ましい。本工程終了後、犠牲酸化膜を除去し、トレンチ内壁に再びｐベース領域３を露出させる（図４）。
【００１７】
つぎに、ゲート絶縁膜４を形成し、さらにトレンチ３内と開口部２３をゲート電極材料であるｎ形にドープされた多結晶シリコン２５で埋め込む。この多結晶シリコン２５はＣＶＤで付着させるのが良い。この多結晶シリコン２５はトレンチ３を完全に埋め尽くし、多結晶シリコン２５の表面高さが最も低い位置でも、厚い絶縁膜２１およびゲート絶縁膜４の表面高さの最も高い位置よりも上であることが望ましい（図５）。
【００１８】
つぎに、厚い絶縁膜２１およびゲート絶縁膜４をストップ層として、ゲート電極５とゲート引き出し線６となる多結晶シリコンに平坦化工程を施す。本工程にはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置またはＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）装置やＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置などを利用するのが良い。特にＣＭＰ装置を用いて行うＣＭＰ法は多結晶シリコン膜２５と酸化膜（ゲート絶縁膜４、厚い絶縁膜２１）との研磨レートの選択比が１００以上５００前後であるため、制御性の高い加工ができる。本工程において、開口部２３に形成されたゲート引き出し線６となる多結晶シリコンは除去されずに残り、ゲート引き出し線６として有効に利用できる。このとき、平坦化処理後のゲート電極５の表面高さを、厚い絶縁膜２１上のゲート絶縁膜４の表面高さと同等とする（図６）。
【００１９】
つぎに、厚い絶縁膜２１およびゲート絶縁膜４のうちゲート電極５およびゲート引き出し線６に被覆されていない箇所をドライエッチングまたはウェットエッチングによって除去する。本工程において、ゲート絶縁膜４がオーバーエッチされゲート電極５およびゲート引き出し線６が浮き上がらないようにするため、異方性のあるドライエッチングを施すのが望ましい。このエッチングにより、ゲート電極５およびゲート引き出し線６もエッチングされるが、ゲート電極５の表面高さＡをｐベース領域２の表面高さＢと同等または高くなるようにする。図では高い場合を示した（図７）。
【００２０】
つぎに、ＭＯＳＦＥＴのｎソース領域７をイオン打ち込みによって形成するため、ｐベース領域２の表面にスクリーン酸化膜２６を形成する。このとき、ゲート電極５の表面も酸化され、ゲート電極５の角が面取りされる。続いてフォトレジスト２７をマスクとしてｎ形不純物２９のイオン打ち込み２８を行う（図８）。
【００２１】
つぎに、ドライブを行い、ｎ形不純物２９を十分拡散させると同時に活性化させてｎソース領域７を形成する。つぎに、ｐコンタクト領域８と、ＰＳＧなどからなる層間絶縁膜１０とソース電極１１を形成し、ｎ半導体基板１００の裏面の表面層にｎドレイン領域９を形成し、このｎドレイン領域９に接触するドレイン電極１２を形成し、トレンチ型ＭＯＳＦＥＴが完成する（図９）。
【００２２】
この工程によれば、ｎソース領域７の形成を、ゲート電極５をマスクとしてセルフアライン的に行うことができる。また、工程の中でゲート電極５の角が面取りされるので、層間絶縁膜１０を突き破る危険を減らすことができる。
前記のように、ゲート電極５の表面高さが、ｐベース領域２の表面高さと同等か高くなっているため、その後のｎソース領域７を形成するヒ素のイオン注入は、トレンチ３開口部上部側壁から打ち込まれることがなく、ｐベース領域２の表面から打ち込まれるので、ｎソース領域７の拡散深さは所定の深さにばらつきなく形成することができる。その結果、ゲートしきい値電圧のばらつきも小さくなり、良品率を向上できる。
【００２３】
また、トレンチ開口部上部までゲート電極５が充填されるために、従来のように、層間絶縁膜１０がトレンチ上部を充填することはなく、従って、クラックの発生はなく、ゲートもれ電流の増加もなく、高信頼性とすることができる。
また、厚い絶縁膜２１に開口部２３を形成することでＣＭＰ法による平坦化処理を行っても、ゲート引き出し線６が消滅することはなく、また、ゲート電極５との接続箇所で、多結晶シリコンが薄くなることも断線することもない。
【００２４】
また、ＣＭＰ法で平坦化するため、多段酸化法と比べると低コスト化することができる。
図１０は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）は図２（ａ）に相当する図、同図（ｂ）は図２（ｂ）に相当する図である。
図１１は、第２実施例の半導体装置の要部製造工程図であり、同図（ａ）は図３（ａ）に相当する図、同図（ｂ）は図３（ｂ）に相当する図、同図（ｃ）は図３（ｃ）に相当する図である。
【００２５】
第１実施例との違いは、ゲート引き出し線６において、厚い絶縁膜２１に凹部３１が形成されている点である。つまり、トレンチ３形成用の開口部２２の他にゲート引き出し線６形成用の凹部３１を厚い絶縁膜２１に形成した点である。その後の工程は第１実施例の工程と同じである。この場合も、第１実施例で記した効果が得られる。
【００２６】
この凹部の形成方法を説明する。ｐベース領域２の表面に厚い絶縁膜２１を形成し、トレンチ３に相当する領域を、ｐベース領域２のシリコンは露出するまでドライエッチ法などでエッチングする。つぎに、引き出し線６の領域をｐベース領域２のシリコンが露出しないように絶縁膜２１が残るようにドライエッチ法などでエッチングする。つぎのトレンチ３の形成工程で絶縁膜２１がすり減って踏み抜かれないよう絶縁膜２１の厚さを調整する必要がある。
【００２７】
図１２は、この発明の第３実施例の半導体装置の構成図であり、同図（ａ）は要部斜視断面図、同図（ｂ）は同図（ａ）を矢印Ｆから見た要部平面図である。
尚、同図（ｂ）は層間絶縁膜１０とソース電極１１を省いている。
図１３は、図１２（ｂ）の要部断面図であり、同図（ａ）は、図１２（ｂ）のＸ−Ｘ線で切断した要部断面図、同図（ｂ）は図１２（ｂ）のＹ−Ｙ線で切断した要部断面図である。この半導体装置はＭＯＳＦＥＴを例として示した。
【００２８】
第１実施例との違いは、ゲート引き出し線６が、ｐベース領域２に溝を形成し、その溝に多結晶シリコンを充填して形成される点である。この場合も第１実施例で記した効果が得られる。
図１４から図１９は、第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。各図の（ａ）の製造工程断面図は、図１２（ｂ）のＸ−Ｘ線で切断した断面図、（ｂ）は図１２（ｂ）のＹ−Ｙ線で切断した断面図、（ｃ）は斜視断面図である。
【００２９】
前記の図３の工程に相当する工程で、絶縁膜４１に開口部２２を形成して、トレンチエッチングを行う際、トレンチエッチングを途中で中断し、ゲート引き出し線６を引く領域で絶縁膜４１に別の開口部２３を形成して除去し、再びトレンチエッチングを行う。その結果、ゲート引き出し線６の位置には浅い溝４２（凹部）が形成される（図１４）。
【００３０】
つぎに、表面にゲート絶縁膜４を形成し、続いてゲート電極材料である多結晶シリコン２５を全面に付着させる（図１５）。
つぎに、ＣＭＰ法などで平坦化工程を実施し、多結晶シリコン２５の表面とゲート絶縁膜４の表面とが一致するように形状制御する。ＣＭＰ法での研磨選択比は１００以上である。ゲート電極４の厚さを最も厚い場所でも８００ｎｍ以下としておけば、ゲート絶縁膜４が通常５０ｎｍ以上あるので、平坦化工程においてゲート絶縁膜４が踏み抜かれる危険はない。また、このときゲート電極５とゲート引き出し線６の表面高さは等しい（図１６）。
【００３１】
つぎに、ゲート絶縁膜４のうちゲート電極５およびゲート引き出し線６に被覆されていない領域をウェットエッチングまたはドライエッチングによって除去する（図１７）。
つぎに、表面にスクリーン酸化膜２６を形成し、フォトレジスト２７をマスクとしてｎ形不純物２９のイオン打ち込み２８を行う（図１８）。
【００３２】
つぎに、ドライブしてｎソース領域７を形成し、さらにｐコンタクト領域８を形成する。つぎに、層間絶縁膜１０とソース電極１１と、ｎ半導体基板１００の裏面の表面層にｎドレイン領域９を形成し、このｎドレイン領域９に接触するドレイン電極１２を形成し、トレンチゲート型ＭＯＳＦＥＴが完成する（図１９）。この場合も、第１実施例で記した効果が得られる。
【００３３】
図２０は、この発明の第４実施例の半導体装置の構成図であり、同図（ａ）は要部斜視断面図、同図（ｂ）は同図（ａ）を矢印Ｆから見た要部平面図である。
尚、同図（ｂ）は層間絶縁膜１０とソース電極１１を省いている。
図２１は図２０（ｂ）のＸ−Ｘ線で切断した要部断面図、図２２は図２０（ｂ）のＹ１−Ｙ１線で切断した要部断面図、図２３は図２０（ｂ）のＹ２−Ｙ２線で切断した要部断面図、図２４は図２０（ｂ）のＹ３−Ｙ３線で切断した要部断面図である。この半導体装置はＭＯＳＦＥＴを例として示した。これはＬＯＣＯＳ酸化膜を有する場合を示している。
【００３４】
図２０から図２４において、このトレンチゲート構造のＭＯＳＦＥＴは、ｎ半導体基板１００の表面に形成されたｐベース領域２と、ｐベース領域２の表面にトレンチ３と接して形成されるｎソース領域７と、ｐベース領域２のコンタクトをとるｐコンタクト領域８と、トレンチ３にゲート絶縁膜４を介して形成されるゲート電極５と、ゲート電極５と接続し、ゲート絶縁膜４を介し、ＬＯＣＯＳ酸化膜５１上にも形成されるゲート引き出し線６と、ｎ半導体基板１００の裏面に形成されるｎドレイン領域９と、ｎソース領域７上とｐコンタクト領域８上に形成されるソース電極１１とｎドレイン領域９上に形成されるドレイン電極１２とを有する。前記ゲート電極５の表面高さを前記ｎソース領域７の表面高さ（ｎソース領域を形成する前のｐベース領域２の表面高さ）と同等または高くする。
【００３５】
また、ＬＯＣＯＳ酸化膜端とｎソース領域７端との距離Ｌを４μｍ以上とすることで、ｎソース領域７を形成する前のｐベース領域２の表面に多結晶シリコンの残留を防止できて、所定のｎソース領域７を形成できる。
図２５から図２８は、第４実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００３６】
まず、高抵抗のｎ半導体基板１００の表面に８００ｎｍ以上の厚さのＬＯＣＯＳ酸化膜５１を形成し（厚い酸化膜を熱酸化で形成し、ＬＯＣＯＳ酸化膜に相当する箇所を残して、エッチングで厚い酸化膜を除去して形成しても構わない）、このＬＯＣＯＳ酸化膜５１に囲まれた領域のｎ半導体基板１００の表面層にｐベース領域２を形成する。図は一部を示している（図２５）。
【００３７】
つぎに、ｐベース領域２とＬＯＣＯＳ酸化膜５１の表面に熱酸化またはＣＶＤにより厚い絶縁膜２１を形成する。厚い絶縁膜２１の材質は酸化膜または窒化膜とするのが良い。このとき、厚い絶縁膜２１の厚さは少なくとも５００ｎｍ以上、望ましくは８００ｎｍ以上、１μｍ程度とするのが良い。続いて、図示しないマスクを使って厚い絶縁膜２１に開口部２２を形成する。次に、残された厚い絶縁膜２１をマスクとして少なくともｐベース領域２をつきぬけｎ半導体基板１００（未拡散領域１）に達するトレンチ３をドライエッチングまたは異方性ウェットエッチングにより形成する。つぎに、トレンチ３形成後、トレンチ３内を洗浄するため希薄なフッ酸などの溶液で洗浄処理を行う。このとき、厚い絶縁膜２１の端部がエッチバックされ、トレンチ３開口部からわずかに後退するようにする。
【００３８】
後退距離はトレンチ幅の１／１０から１／２の範囲が良い。たとえばトレンチ幅が１μｍの場合、後退距離は１００ｎｍから５００ｎｍの範囲に設定する。つぎに、ドライエッチャーによるダメージ除去および犠牲酸化を行い、トレンチ内壁を薄く削って結晶品質を改善する。
このとき、犠牲酸化が終わった段階で図示しないマスクを利用して、ＬＯＣＯＳ酸化膜５１上に形成された厚い絶縁膜２１も含めて、厚い絶縁膜２１にゲート引き出し線６用の開口部２３を形成する。この開口部２３を利用してゲート引き出し線６がＬＯＣＯＳ酸化膜５１上にも形成される。この開口部２３を形成する工程は必ずしも犠牲酸化後である必要はないが、本工程においてトレンチ３内にフォトレジストが入り込むため、トレンチ３内壁においてｐベース領域２の表面を汚染しないよう、表面を犠牲酸化膜で被覆しておくことが望ましい。本工程終了後、犠牲酸化膜を除去し、トレンチ３および開口部２３の内壁に再びｐベース領域２を露出させる（図２６）。
【００３９】
つぎに、ゲート絶縁膜４を形成し、さらにトレンチ３内と開口部２３とをゲート電極材料であるｎ形にドープされた多結晶シリコンで埋め込む。この多結晶シリコンはＣＶＤで付着させるのが良い。この多結晶シリコンはトレンチを完全に埋め尽くし、多結晶シリコンの表面高さが最も低い位置でも、厚い絶縁膜２１およびゲート絶縁膜４の表面高さの最も高い位置よりも上であることが望ましい。
つぎに、厚い絶縁膜２１およびゲート絶縁膜４をストップ層として、ゲート電極５およびゲート引き出し線６となる多結晶シリコンに平坦化工程を施す。本工程にはＣＭＰ装置またはＣＤＥ装置を利用するのが良い。特にＣＭＰ法は多結晶シリコン膜と酸化膜との研磨レートの選択比が１００以上５００前後であるため、制御性の高い加工ができる。本工程において、開口部２３に形成されたゲート引き出し線６となる多結晶シリコンは除去されずに残り、ゲート引き出し線６として利用できる。このとき、平坦化処理後のゲート電極５の表面高さは厚い絶縁膜２１上のゲート絶縁膜４の表面高さと同等となる。つぎに、厚い絶縁膜２１およびゲート絶縁膜４のうちゲート電極５とゲート引き出し線６に被覆されていない箇所をドライエッチングまたはウェットエッチングによって除去する。本工程において、ゲート絶縁膜４がオーバーエッチされゲート電極５やゲート引き出し線６が浮き上がらないようにするため、異方性のあるドライエッチングを施すのが望ましい。このエッチング後でのゲート電極５の表面高さをｐベース領域２の表面高さと同等もしくは高くする（図２７）。
【００４０】
つぎに、ＭＯＳＦＥＴのｎソース領域７をイオン打ち込みによって形成するため、ｐベース領域２の表面に図示しないスクリーン酸化膜を形成する。このとき、ゲート電極５の表面も酸化され、ゲート電極５の角が面取りされる。続いて図示しないフォトレジストをマスクとしてｎ形不純物のイオン打ち込みを行う。つぎに、ドライブを行い、ｎ形不純物を十分拡散させると同時に活性化させてｎソース領域７を形成する。つぎに、ｐコンタクト領域８と、ＰＳＧなどからなる層間絶縁膜１０とソース電極１１を形成し、ｎ半導体基板１００の裏面の表面層にｎドレイン領域９を形成し、このｎドレイン領域９に接触するドレイン電極１２を形成し、ＬＯＣＯＳ酸化膜５１上にＣＭＰ法で平坦化されたゲート引き出し線６を有するトレンチ型ＭＯＳＦＥＴが完成する（図２８）。
【００４１】
ＬＯＣＯＳ酸化膜端とｎソース領域端の距離Ｌが短い場合の平坦化処理工程では、ｎソース領域形成予定箇所のｐベース領域上に多結晶シリコンが残留する。
そのため、その距離Ｌは、通常のＬＯＣＯＳ酸化膜厚（数１００ｎｍ程度）においては、４μｍ以上とすることで、ＣＭＰ法によっても図３２に示すようにｎソース領域形成予定箇所のｐベース領域２の表面には多結晶シリコンは残留しなくなり、所定のｎソース領域７の形成ができる。そのため、その距離Ｌは４μｍ以上が好ましい。また、この残留多結晶シリコン５３下には厚い絶縁膜２１が存在し、この箇所ではｐベース領域２と残留多結晶シリコン５３とは厚い絶縁膜２１で電気的に絶縁されているので問題ない。また、この残留シリコン量は極めて微量であるため等方性エッチングを短時間行って除去してもよい。この場合、エッチング時間が短時間のため、ゲート電極５の表面高さがｎソース領域７の表面高さより下がることはない。
【００４２】
この製造方法を用いることで、ＬＯＣＯＳ酸化膜５１上にゲート引き出し線６をＣＭＰ法による平坦化処理で形成することができる。
また、この場合も、第１実施例で記した効果が得られる。
図２９は、この発明の第５実施例の半導体装置の要部断面図で、図２４に相当する要部断面図である。これもＬＯＣＯＳ酸化膜を有する場合である。
【００４３】
第４実施例との違いは、ゲート引き出し線６が、厚い絶縁膜２１内に形成され凹部３１に形成した点である。
図３０は、第５実施例の半導体装置の製造方法であり、要部製造工程斜視断面図である。この図は図２６に相当する図である。トレンチ５形成用の開口部２１の他にゲート引き出し線６形成用の凹部３１を厚い絶縁膜２１に形成する点である。第４実施例の工程と同じである。この場合も、第１実施例で記した効果が得られる。
【００４４】
尚、図３１のように、ＬＯＣＯＳ酸化膜５１上の厚い絶縁膜２１に凹部３１を形成するとき、厚い酸化膜３１を突き破ってＬＯＣＯＳ酸化膜５１の上層部に食い込んで凹部５２を形成しても構わない。
【００４５】
【発明の効果】
この発明によれば、トレンチを形成するときのマスクである厚い絶縁膜にゲート引き出し線用の開口部もしくは凹部を設けることで、トレンチと凹部を充填した多結晶シリコンのＣＭＰ法による平坦化で、ゲート電極とゲート引き出し線の接続部が薄くなったり、断線したりすることを防止できる。
【００４６】
また、ＣＭＰ法による平坦化により、ゲート電極の表面高さをｎソース領域の表面高さ（ｎソース領域を形成する前のｐベース領域の表面高さ）と同等とすることができる。表面高さが同等となることで、ｎソース領域の拡散深さのばらつきが小さくなり、電気的特性（ゲートしきい値電圧やチャネル抵抗など）のばらつきを小さくできて、良品率を高くすることができる。
【００４７】
また、表面高さが同等となることで、トレンチの開口部上部が多結晶シリコンで充填されて、従来技術で発生したクラックの発生を抑制できて、もれ電流も抑制され、高信頼性とすることができる。
また、多結晶シリコンの平坦化処理にＣＭＰ法を用いると、多段酸化法と比べて、量産性が優れており、低コスト化を図ることができる。
【００４８】
また、ＬＯＣＯＳ酸化膜を有する場合でも、ＬＯＣＯＳ酸化膜上にＣＭＰ法でゲート引き出し線の平坦化処理ができる。また、ＬＯＣＯＳ酸化膜端とｎソース領域の形成予定箇所端の距離を４μｍ以上とすることで、ｎソース領域の形成予定箇所のｐベース領域上の多結晶シリコンを平坦化処理で除去できて、所定のｐベース領域を形成することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部斜視断面図、（ｂ）は（ａ）を矢印Ｆから見た要部平面図
【図２】図１（ｂ）の要部断面図であり、（ａ）は、図１（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した要部断面図
【図３】第１実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、第１実施例の半導体装置の要部製造工程断面図
【図５】図４に続き、第１実施例の半導体装置の要部製造工程断面図
【図６】図５に続く、第１実施例の半導体装置の要部製造工程断面図
【図７】図６に続く、第１実施例の半導体装置の要部製造工程断面図
【図８】図７に続く、第１実施例の半導体装置の要部製造工程断面図
【図９】図８に続く、第１実施例の半導体装置の要部製造工程断面図
【図１０】この発明の第２実施例の半導体装置の構成図であり、（ａ）は図２（ａ）に相当する図、（ｂ）は図２（ｂ）に相当する図
【図１１】第２実施例の半導体装置の要部製造工程図であり、（ａ）は図３（ａ）に相当する図、（ｂ）は図３（ｂ）に相当する図、（ｃ）は図３（ｃ）に相当する図
【図１２】この発明の第３実施例の半導体装置の構成図であり、（ａ）は要部斜視断面図、（ｂ）は（ａ）を矢印Ｆから見た要部平面図
【図１３】図１２（ｂ）の要部断面図であり、（ａ）は、図１２（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｂ）は図１２（ｂ）のＹ−Ｙ線で切断した要部断面図
【図１４】第３実施例の半導体装置の要部製造工程断面図
【図１５】図１４に続く、第３実施例の半導体装置の要部製造工程断面図
【図１６】図１５に続く、第３実施例の半導体装置の要部製造工程断面図
【図１７】図１６に続く、第３実施例の半導体装置の要部製造工程断面図
【図１８】図１７に続く、第３実施例の半導体装置の要部製造工程断面図
【図１９】図１８に続く、第３実施例の半導体装置の要部製造工程断面図
【図２０】この発明の第４実施例の半導体装置の構成図であり、（ａ）は要部斜視断面図、（ｂ）は（ａ）を矢印Ｆから見た要部平面図
【図２１】図２０（ｂ）のＸ−Ｘ線で切断した要部断面図
【図２２】図２０（ｂ）のＹ１−Ｙ１線で切断した要部断面図
【図２３】図２０（ｂ）のＹ２−Ｙ２線で切断した要部断面図
【図２４】図２０（ｂ）のＹ３−Ｙ３線で切断した要部断面図
【図２５】第４実施例の半導体装置の要部製造工程断面図
【図２６】図２５に続く、第４実施例の半導体装置の要部製造工程断面図
【図２７】図２６に続く、第４実施例の半導体装置の要部製造工程断面図
【図２８】図２７に続く、第４実施例の半導体装置の要部製造工程断面図
【図２９】この発明の第５実施例の半導体装置の要部断面図で、図２４に相当する要部断面図
【図３０】第５実施例の半導体装置の要部製造工程斜視断面図で、図２６に相当する図
【図３１】ＬＯＣＯＳ酸化膜上層部に凹部を形成した図
【図３２】ＬＯＣＯＳ酸化膜上と半導体基板上に残留した多結晶シリコンの図
【図３３】従来のトレンチゲート型ＭＯＳＦＥＴの構成図で、（ａ）は要部斜視断面図、（ｂ）は同図（ａ）の矢印Ｆから見た要部平面図
【図３４】図３２（ｂ）の要部断面図であり、（ａ）は、図１（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した要部断面図
【図３５】ゲート引き出し線とゲート電極との接続箇所が薄くなった図
【図３６】ｎソース領域の拡散深さが場所によって異なる図
【図３７】半導体基板にクラックが入った図
【図３８】ＬＯＣＯＳ酸化膜で残留多結晶シリコンが存在する場合を示す図
【図３９】ゲート引き出し線がＣＭＰ法による平坦化処理で消滅した図
【符号の説明】
１ ｎ半導体基板の未拡散領域（ｎドリフト領域）
２ ｐベース領域
３ トレンチ
４ ゲート絶縁膜
５ ゲート電極
６ ゲート引き出し線
７ ｎソース領域
８ ｐコンタクト領域
９ ｎドレイン領域
１０ 層間絶縁膜
１１ ソース電極
１２ ドレイン電極
２１ 厚い絶縁膜
２２ 開口部
２３ 開口部
２４ 後退部
２５ 多結晶シリコン
２６ スクリーン酸化膜
２７ フォトレジスト
２８ イオン打ち込み
２９ ｎ型不純物
３１ 凹部
４１ 絶縁膜
４２ 溝
５１ ＬＯＣＯＳ酸化膜
５２ 凹部
５３ 残留多結晶シリコン
１００ ｎ半導体基板
Ａ ゲート電極の表面高さ
Ｂ ｎソース領域の表面高さ（ｎソース領域形成前のｐベース領域
の表面高さと同じ）
Ｃ ゲート引き出し線の表面高さ
Claims (8)
- トレンチゲートを有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口した第１絶縁膜を前記第２半導体領域上に形成する工程と、開口された該第１絶縁膜をマスクとして前記第２半導体領域を貫通し前記第１半導体領域に達するトレンチを形成する工程と、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜を開口する工程と、前記トレンチ部も含め全面にゲート絶縁膜を形成し、前記トレンチ部も含め該ゲート絶縁膜上にゲート電極とゲート引き出し線となる多結晶シリコンを形成し、前記第１の箇所のトレンチ部と前記第２の箇所の第１絶縁膜の開口部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化して、前記第１絶縁膜上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上の第１絶縁膜とゲート絶縁膜を除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有することを特徴とする半導体装置の製造方法。 - トレンチゲートを有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口し、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜に凹部を形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し前記第１半導体領域に達するトレンチを形成する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記トレンチ部と前記凹部を該多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第１絶縁膜上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上の第１絶縁膜とゲート絶縁膜を除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有することを特徴とする半導体装置の製造方法。 - トレンチゲートを有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチとなる第１の溝を形成する第１の箇所を開口した第１絶縁膜を前記第２半導体領域上に形成する工程と、開口された該第１絶縁膜をマスクとして、浅いトレンチを形成する工程と、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜を開口し、第１の箇所、第２の箇所が開口した該第１絶縁膜をマスクとして、浅いトレンチをさらに深くエッチングして、前記第２半導体領域を貫通し前記第１半導体領域に達するトレンチとなる前記第１の溝を形成すると同時に前記第２の箇所の第２半導体領域内に第２の溝を形成する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の溝と前記第２の溝を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第２半導体領域上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第２半導体領域表面に形成されたゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上のゲート絶縁膜を除去し、前記第２半導体領域の表面層に、前記ゲート電極とフォトレジストをマスクとして、トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有することを特徴とする半導体装置の製造方法。 - トレンチゲートとＬＯＣＯＳ酸化膜を有する半導体装置の製造方法において、
第１導電型の第１半導体領域のＬＯＣＯＳ酸化膜で囲まれた箇所の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口した第１絶縁膜を前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上に形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し第１半導体領域に達するトレンチを形成する工程と、ゲート電極と接続するゲート引き出し線を形成する第２の箇所の第１絶縁膜をＬＯＣＯＳ酸化膜上も含め開口する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の箇所のトレンチ部と前記第２の箇所の第１絶縁膜の開口部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第１絶縁膜上のゲート絶縁膜が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上の第１絶縁膜とゲート絶縁膜をそれぞれ除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有することを特徴とする半導体装置の製造方法。 - トレンチゲートとＬＯＣＯＳ酸化膜を有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口し、ゲート電極と接続するゲート引き出し線を形成する第２の箇所に凹部を形成した第１絶縁膜を前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上に形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し第１半導体領域に達するトレンチを形成する工程と、該全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の箇所のトレンチ部とＬＯＣＯＳ酸化膜上も含め前記第２の箇所の凹部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第１絶縁膜上の前記ゲート絶縁膜が露出するまで多結晶シリコンを除去し、前記トレンチ部に形成されたゲート電極となる多結晶シリコンの表面高さを前記第１絶縁膜上のゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上と前記ＬＯＣＯＳ酸化膜上の第１絶縁膜とゲート絶縁膜をそれぞれ除去し、前記ゲート電極となる多結晶シリコンとフォトレジストをマスクとして、前記第２半導体領域の表面に前記トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有することを特徴とする半導体装置の製造方法。 - トレンチゲートとＬＯＣＯＳ酸化膜を有する半導体装置の製造方法において、
第１導電型の第１半導体領域の表面に第２導電型の第２半導体領域を形成する工程と、トレンチを形成する第１の箇所を開口し、ゲート電極と接続するゲート引き出し線を形成する第２の箇所に凹部を形成した第１絶縁膜を前記第２半導体領域上に形成し、前記第１絶縁膜を貫通して前記ＬＯＣＯＳ酸化膜の前記第２の箇所に凹部を形成する工程と、開口された該第１絶縁膜をマスクとして、前記第２半導体領域を貫通し第１半導体領域に達するトレンチを形成する工程と、全面にゲート絶縁膜を形成し、該ゲート絶縁膜上に多結晶シリコンを形成し、前記第１の箇所のトレンチ部と前記第２の箇所の凹部を多結晶シリコンで充填する工程と、該多結晶シリコンを平坦化し、前記第２半導体領域上のゲート絶縁膜面が露出するまで多結晶シリコンを除去し、前記ゲート電極となる多結晶シリコンの表面高さを前記第２半導体領域表面に形成されたゲート絶縁膜の表面高さと同等とする工程と、前記第２半導体領域上の前記ゲート電極と前記第１絶縁膜を除去し、前記第２半導体領域の表面層に、前記ゲート電極とフォトレジストをマスクとして、トレンチに接する第１導電型の第３半導体領域を選択的に形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記平坦化を前記第１絶縁膜と前記ゲート絶縁膜をストッパ層とし、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて行うことを特徴とする請求項１、２および請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
- 前記平坦化を前記ゲート絶縁膜をストッパ層とし、ＣＭＰ法を用いて行うことを特徴とする請求項３に記載の半導体装置の製造方法。
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