TW202010046A - 一種絕緣體上半導體基板及其形成方法 - Google Patents

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Abstract

本申請案之各種實施例係針對一種用於形成具有一厚裝置層及一厚絕緣體層之一絕緣體上半導體(SOI)基板之方法。在一些實施例中，該方法包含形成覆蓋一處置基板之一絕緣體層，及使一裝置層磊晶形成於一犧牲基板上。將該犧牲基板接合至一處置基板，使得該裝置層及該絕緣體層係介於該犧牲基板與該處置基板之間，且移除該犧牲基板。該移除包含使一蝕刻執行至該犧牲基板中直至到達該裝置層。因為該裝置層係藉由磊晶形成且被轉移至該處置基板，所以可形成具有一大厚度之該裝置層。此外，因為該磊晶不受該絕緣體層之厚度影響，所以可形成具有一大厚度之該絕緣體層。

Description

一種絕緣體上半導體基板及其形成方法
本發明實施例係有關一種絕緣體上半導體基板及其形成方法。
傳統上，積體電路形成於塊狀半導體基板上。近年來，絕緣體上半導體(SOI)基板已成為塊狀半導體基板之一替代。一SOI基板包括一處置基板、覆於處置基板上之一絕緣體層及覆於絕緣體層上之一裝置層。此外，一SOI基板導致減小寄生電容、減小洩漏電流、減少閂鎖效應及改良半導體裝置效能(例如較低電力消耗及較高切換速度)。
本發明的一實施例係關於一種用於形成一絕緣體上半導體(SOI)基板之方法，該方法包括：使一絕緣體層形成於一處置基板上；使一裝置層形成一犧牲基板上，其中該犧牲基板及該裝置層包括相同半導體材料，且其中該犧牲基板及該裝置層具有相同摻雜類型但不同摻雜濃度；將該犧牲基板接合至該處置基板，使得該裝置層及該絕緣體層係介於該犧牲基板與該處置基板之間；及移除該犧牲基板，其中該移除包括使一蝕刻執行至該犧牲基板中直至到達該裝置層。
本發明的一實施例係關於一種絕緣體上半導體(SOI)基板，其包括：一處置基板；一絕緣體層，其覆蓋該處置基板，其中該絕緣體層具有沿該絕緣體層之一上表面之一對邊緣部分，且其中該等邊緣部分分別位於該絕緣體層之對置側上且各具有一階梯輪廓；及一裝置層，其覆於該絕緣體層上。
本發明的一實施例係關於一種用於形成一絕緣體上半導體(SOI)基板之方法，該方法包括：形成覆蓋一第一半導體基板之一介電層；使一半導體層形成於一第二半導體基板上，其中該第二半導體基板係一塊狀半導體基板；將該第二半導體基板接合至該第一半導體基板，使得該半導體層及該介電層係介於該第一半導體基板與該第二半導體基板之間；使一第一蝕刻執行至該第二半導體基板中，直至到達該半導體層，其中該第一蝕刻採用氫氟酸/硝酸/乙酸(HNA)蝕刻劑；及使一第二蝕刻執行至該半導體層中以移除該半導體層之邊緣部分，其中該第二蝕刻停止於該介電層上。
本揭露提供用於實施本揭露之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可因此解譯本文所使用之空間相對描述詞。
根據用於形成一絕緣體上半導體(SOI)基板之一方法，氧化一裝置基板以形成包圍裝置基板之氧化層。將氫離子植入至裝置基板中以形成埋入裝置基板中之一富氫區域。透過氧化層來將裝置基板接合至一處置基板，且沿富氫區域分割裝置基板以自處置基板部分移除氧化層之一部分及裝置基板之一部分。使一化學機械拋光(CMP)執行至保留於處置基板上之裝置基板之一部分中以修平剩餘部分。裝置基板之剩餘部分界定SOI基板之一裝置層，且保留於處置基板上之氧化層之一部分界定SOI基板之一絕緣體層。
該方法之一挑戰係方法受限於形成具有小厚度之裝置層及絕緣體層。例如，裝置層及絕緣體層可分別受限於小於約2700埃之一裝置層厚度及小於約6800埃之一絕緣體層厚度。小厚度可(例如)歸因於使用離子植入來形成富氫區域。裝置層厚度由離子植入之深度界定。因此，由於離子植入受限於一小深度，所以裝置層受限於一小厚度。此外，透過絕緣體層來植入離子，其耗散一些植入能。歸因於此耗散，離子可植入之深度隨絕緣體層之厚度增大而減小且使絕緣體層受限於一小厚度。
小厚度限制SOI基板之使用。例如，裝置層之小厚度可使裝置層上之裝置受限於小半導體接面(例如小PN接面)，藉此SOI基板對依賴大半導體接面之應用的使用會受限制。作為另一實例，絕緣體層之小厚度可限制裝置層上之裝置之間的電隔離，藉此SOI基板對依賴低洩漏電流之應用的使用會受限制。其中小厚度構成挑戰之應用包含(例如)高電壓(例如大於約100伏特)應用、雙極互補金屬氧化物半導體(CMOS)雙擴散金屬氧化物半導體(DMOS)(BCD)應用、嵌入式快閃(eFlash)應用、CMOS影像感測器(CIS)應用、近紅外線(NIR)應用及其他應用。小厚度之一解決方案係執行磊晶再生長以增大裝置層之一厚度。然而，此增加成本且降低製造產出率。
本申請案之各種實施例係針對一種用於形成具有一厚裝置層及一厚絕緣體層之一SOI基板之方法。在一些實施例中，方法包含形成完全覆蓋一處置基板之一絕緣體層且使一裝置層磊晶形成於一犧牲基板上。將犧牲基板接合至一處置基板，使得裝置層及絕緣體層係介於犧牲基板與處置基板之間，且移除犧牲基板。移除包含使一蝕刻執行至犧牲基板中直至到達裝置層。在一些實施例中，方法進一步包含蝕刻裝置層之邊緣部分且停止於絕緣體層上，使得處置基板在蝕刻中被完全覆蓋。
因為裝置層藉由磊晶來形成且轉移至處置基板，所以可形成具有一大厚度(例如大於約0.3微米之一厚度)之裝置層。磊晶不受制於與用於形成裝置層之其他方法(例如使用離子植入來形成裝置層之方法)相關聯之厚度限制。此外，因為磊晶不受絕緣體層之厚度影響，所以可形成具有一大厚度(例如大於約1微米之一厚度)之絕緣體層。因為使用蝕刻來移除犧牲基板，所以移除可高度受控且裝置層之總厚度變動(TTV)可較低。TTV可為(例如)跨裝置層之一最小厚度值與跨裝置層之一最大厚度值之間的差值。因為處置基板在邊緣部分之蝕刻中保持被完全覆蓋，所以可在其中處置基板具有一高電阻且藉由乾式蝕刻來執行蝕刻之實施例中避免處置基板處之發弧。此外，可使用於形成SOI基板上之半導體裝置之後續電漿處理(例如電漿蝕刻)避免處置基板處之發弧。
參考圖1，其提供一SOI基板102之一些實施例之一剖面圖100。SOI基板102可(例如)與高電壓裝置、BCD裝置、eFlash裝置、CMOS影像感測器、NIR影像感測器及其他裝置一起使用。高電壓裝置可為(例如)在大於約100伏特之電壓處操作之裝置。在一些實施例中，SOI基板102具有一圓形頂部佈局及/或具有約200毫米、約300毫米或約450毫米之一直徑。在其他實施例中，SOI基板102具有一些其他形狀及/或一些其他尺寸。此外，在一些實施例中，SOI基板102係一半導體晶圓。SOI基板102包括一處置基板104、一絕緣體層106及一裝置層108。處置基板104可為或包括(例如)單晶矽、一些其他矽材料、一些其他半導體材料或上述之任何組合。
在一些實施例中，處置基板104具有一高電阻及/或一低氧濃度。高電阻可(例如)大於約1千歐姆/厘米(kΩ/cm)、約3 kΩ/cm、約4 kΩ/cm或約9 kΩ/cm，及/或可為(例如)約1 kΩ/cm至約4 kΩ/cm、約4 kΩ/cm至約9 kΩ/cm或約1 kΩ/cm至約9 kΩ/cm。低氧濃度可(例如)小於約百萬分之一原子(1 ppma)、約2 ppma或約5 ppma，及/或可介於(例如)約0.1 ppma至約2.5 ppma之間、約2.5 ppma至約5.0 ppma之間或約0.1 ppma至約5.0 ppma之間。低氧濃度及高電阻個別減少基板及/或射頻(RF)損耗。在一些實施例中，處置基板104具有一低電阻。低電阻降低處置基板104之成本，但可導致增加基板及/或RF損耗。低電阻可(例如)小於約8 Ω/cm、約10 Ω/cm或約12 Ω/cm，及/或可(例如)介於約8 Ω/cm至約12 Ω/cm之間、約8 Ω/cm至約10 Ω/cm之間或約10 Ω/cm至約12 Ω/cm之間。在一些實施例中，處置基板104摻雜有p型或n型摻雜劑。處置基板104之電阻可由(例如)處置基板104之一摻雜濃度控制。例如，提高摻雜濃度可減小電阻，而降低摻雜濃度可增大電阻，或反之亦然。在一些實施例中，處置基板104之一厚度Ths 係約720微米至約780微米、約720微米至約750微米或約750微米至約780微米。
絕緣體層106覆於處置基板104上且可為或包括(例如)氧化矽、富矽氧化物(SRO)、一些其他氧化物、一些其他介電質或上述之任何組合。在一些實施例中，絕緣體層106完全覆蓋處置基板104之一上表面104us。在其中處置基板104具有高電阻之至少一些實施例中，完全覆蓋處置基板104之上表面104us防止在用於形成裝置層108上之裝置(圖中未展示)之電漿處理(例如電漿蝕刻)期間發弧。在一些實施例中，絕緣體層106完全圍封處置基板104。絕緣體層106具有裝置層108與處置基板104之間的處置基板104之一頂部處之一第一絕緣體厚度Tfi 。第一絕緣體厚度Tfi 較大以提供處置基板104與裝置層108之間的一高度電隔離。高度電隔離可(例如)實現裝置層108上之裝置(圖中未展示)之間的減少洩漏電流及/或可(例如)增強裝置之效能。在一些實施例中，第一絕緣體厚度Tfi 係約0.2微米至約2.5微米、約0.2微米至約1.35微米或約1.35微米至約2.5微米，及/或大於約1微米或約2微米。在一些實施例中，絕緣體層106具有位於處置基板104之一底部處及/或沿處置基板104之側壁之一第二絕緣體厚度Tsi 。在一些實施例中，第二絕緣體厚度Tsi 小於第一絕緣體厚度Tfi 。在一些實施例中，第二絕緣體厚度Tsi 係約20埃至約6000埃、約20埃至約3010埃或約3010埃至約6000埃。
在一些實施例中，絕緣體層106在分別位於SOI基板102之對置側上之SOI基板102之SOI邊緣部分102e處具有階梯輪廓。在一些實施例中，絕緣體層106具有位於SOI邊緣部分102e處且自絕緣體層106之一頂面下凹一垂直凹進量VRi 之上表面。垂直凹進量VRi 可為(例如)約20埃至約6000埃、約20埃至約3010埃或約3010埃至約6000埃。在一些實施例中，垂直凹進量VRi 及第二絕緣體厚度Tsi 之總和等於或約等於第一絕緣體厚度Tfi 。在一些實施例中，絕緣體層106具有位於SOI邊緣部分102e處且分別自絕緣體層106之外側壁橫向凹進一絕緣體橫向凹進量LRi 之內側壁。絕緣體橫向凹進量LRi 可為(例如)約0.8毫米至約1.2毫米、約0.8毫米至約1.0毫米或約1.0毫米至約1.2毫米。
裝置層108覆於絕緣體層106上且可(例如)為或包括單晶矽、一些其他矽、一些其他半導體材料或上述之任何組合。在一些實施例中，裝置層108及處置基板104係相同半導體材料(例如單晶矽)。裝置層108具有一大厚度Td 。裝置層108之大厚度可(例如)實現特定裝置(例如NIR影像感測器)可依賴之大半導體接面(例如PN接面)之形成。在一些實施例中，裝置層108之厚度Td 較大，因為其大於約0.2微米、約0.3微米、約1.0微米、約5.0微米或約8.0微米及/或其係約0.2微米至約8.0微米、約0.2微米至約4.0微米或約4.0微米至約8.0微米。在一些實施例中，裝置層108具有位於SOI邊緣部分102e處且分別自處置基板104之側壁橫向凹進一裝置橫向凹進量LRd 之側壁。裝置橫向凹進量LRd 可為(例如)約1.4毫米至約2.5毫米、約1.4毫米至約1.9毫米或約1.9毫米至約2.5毫米。此外，裝置橫向凹進量LRd 可(例如)大於絕緣體橫向凹進量LRi 。
參考圖2，其提供圖1之SOI基板102之一些替代實施例之一剖面圖200，其中一富陷阱層202使處置基板104與絕緣體層106分離。富陷阱層202具有相對於處置基板104及/或相對於裝置層108之一高載子陷阱密度。載子陷阱可為或包括(例如)富陷阱層202之一結晶晶格之錯位及/或其他缺陷。載子陷阱沿處置基板104之一頂面捕捉移動載子(例如移動電子)以減少寄生表面傳導(PSC)之效應。移動載子可(例如)由絕緣體層106中之固定電荷吸引至處置基板104之頂面。藉由減少PSC之效應，富陷阱層202促成低基板及/或RF損耗、具有高Q因數之被動裝置、低串擾及高線性度(例如低二次諧波)。
在一些實施例中，富陷阱層202係或包括未摻雜多晶矽、非晶矽或具有一高載子陷阱密度的一些其他適合半導體材料。在其中富陷阱層202係或包括未摻雜多晶矽之一些實施例中，載子陷阱集中於未摻雜多晶矽之晶粒邊界處，且減小未摻雜多晶矽的晶粒大小增大未摻雜多晶矽中載子陷阱的密度。在一些實施例中，富陷阱層202之一厚度Ttr 係介於約1微米至約2微米之間、約1.0微米至約1.5微米之間，或約1.5微米至約2.0微米之間。若厚度Ttr 太小(例如小於約1.0微米)，則富陷阱層202無法有效捕捉移動載子及減少PSC之效應。若厚度Ttr 太大(例如大於約2.0微米)，則SOI基板102易發生一高基板翹曲量。在一些實施例中，處置基板104具有一高電阻及/或一低氧濃度。高電阻可(例如)大於約1 kΩ/cm、約3 kΩ/cm、約4 kΩ/cm，或約9 kΩ/cm，及/或可(例如)介於約1 kΩ/cm至約4 kΩ/cm之間、約4 kΩ/cm至約9 kΩ/cm之間，或約1 kΩ/cm至約9 kΩ/cm之間。低氧濃度可(例如)小於約1 ppma、約2 ppma、約5 ppma，或10 ppma，及/或可(例如)介於約1 ppma至約2 ppma之間、約2 ppma至約5 ppma之間，或約5 ppma至約10 ppma之間。
參考圖3，其提供圖1之SOI基板102之一些實施例之一俯視圖300。SOI基板102呈圓形且包括經配置成跨裝置層108之一柵格的複數個IC晶粒302。為便於說明，僅一些IC晶粒302被標記302。在一些實施例中，SOI基板102之一直徑D係約150毫米、約200毫米、約300毫米，或約450毫米。在一些實施例中，絕緣體層106之一內側壁106isw自絕緣體層106之一外側壁106osw橫向凹進一絕緣體橫向凹進量LRi 。在一些實施例中，裝置層108之一側壁108sw自處置基板104之一側壁104sw (以虛影展示)橫向凹進一裝置橫向凹進量LRd 。絕緣體橫向凹進量LRi 可為(例如)約0.8毫米至約1.2毫米、約0.8毫米至約1.0毫米，或約1.0毫米至約1.2毫米。裝置橫向凹進量LRd 可(例如)大於絕緣體橫向凹進槽量LRi 及/或可為(例如)約1.4毫米至約2.5毫米、約1.4毫米至約1.9毫米，或約1.9毫米至約2.5毫米。
參考圖4，其提供其中圖1之SOI基板102獲得應用之一半導體結構之一些實施例之一剖面圖400。半導體結構包括在裝置層108上經橫向間隔之複數個半導體裝置402。半導體裝置402可為(例如)金屬氧化物半導體場效電晶體(MOSFET)、一些其他金屬氧化物半導體(MOS)裝置、一些其他絕緣閘場效電晶體(IGFET)、一些其他半導體裝置，或上述之任何組合。此外，半導體裝置402可為(例如)高電壓裝置、BCD裝置、eFlash裝置、CMOS影像感測器、NIR影像感測器、一些其他裝置，或上述之任何組合。
在一些實施例中，半導體裝置402包括對應源極/汲極區域404、對應選擇性導電通道406、對應閘極介電層408、對應閘極電極410及對應間隔物412。為便於說明，僅一些源極/汲極區域404標記404，僅一個選擇性導電通道406標記406，僅一個閘極介電層408標記408，僅一個閘極電極410標記410，且僅一個間隔物412標記412。源極/汲極區域404及選擇性導電通道406位於裝置層108中。源極/汲極區域404分別位於選擇性導電通道406之端處，且各選擇性導電通道406自源極/汲極區域404之一者延伸至源極/汲極區域404之另一者。源極/汲極區域404具有一第一摻雜類型且直接鄰接具有與第一摻雜類型相反之一第二摻雜類型之裝置層108之部分。
閘極介電層408分別覆於選擇性導電通道406上，且閘極電極410分別覆於閘極介電層408上。閘極介電層408可為或包括(例如)氧化矽及/或一些其他介電材料，及/或閘極電極410可為或包括(例如)摻雜多晶矽、金屬、一些其他導電材料或上述之任何組合。間隔物412覆於源極/汲極區域404上且分別加襯於閘極電極410之側壁及閘極介電層408之側壁上。間隔物412可為或包括(例如)氧化矽、氮化矽、氮氧化矽、碳化矽、一些其他介電質或上述之任何組合。
一後段製程(BEOL)互連結構414覆蓋SOI基板102及半導體裝置402。BEOL互連結構414包括一互連介電層416、複數個導線418及複數個通路420。為便於說明，僅一些導線418標記418，且僅一些通路420標記420。互連介電層416可為或包括(例如)硼磷矽酸鹽玻璃(BPSG)、磷矽酸鹽玻璃(PSG)、未摻雜矽玻璃(USG)、一些其他低k介電質、氧化矽、一些其他介電質或上述之任何組合。如本文所使用，一低k介電質可為或包括(例如)具有小於約3.9、約3、約2或約1之一介電常數k之一介電質。
導線418及通路420交替堆疊於互連介電層416中且界定延伸至半導體裝置402之導電路徑。導電路徑可(例如)將半導體裝置402電耦合至其他裝置(例如其他半導體裝置)、接觸墊或一些其他結構。導線418及通路420可為或包括(例如)銅、鋁銅、鋁、鎢、一些其他金屬或上述之任何組合。在一些實施例中，導線418之最上導線比導線418之底層導線厚。
儘管相對於圖1中SOI基板102之實施例來描述圖3及圖4，但應瞭解，圖2中SOI基板102之實施例可代以用於圖3及圖4中。儘管圖3繪示特定數目個IC晶粒302及IC晶粒302之一特定佈局，但在其他實施例中，可接受更多或更少IC晶粒302及晶粒302之其他佈局。儘管圖4繪示BEOL互連結構414之一特定佈局，但在其他實施例中，可接受BEOL互連結構414之其他佈局。儘管圖4繪示三個半導體裝置402及半導體裝置402之一特定佈局，但可接受更多或更少半導體裝置及/或半導體裝置402之其他佈局。
參考圖5至圖16，其等提供用於形成及使用一SOI基板102之一方法之一些實施例之一系列剖面圖500至1600。儘管方法繪示為形成圖1中SOI基板102之實施例，但方法可代以形成圖2中SOI基板102之實施例及SOI基板102之其他實施例。此外，儘管參考一方法來描述圖5至圖16中所展示之剖面圖500至1600，但應瞭解，圖5至圖16中所展示之結構不受限於方法且可在無方法之情況下獨立存在。
如由圖5之剖面圖500所繪示，提供一處置基板104。在一些實施例中，處置基板104係或包括單晶矽、一些其他矽材料、一些其他半導體材料或上述之任何組合。在一些實施例中，處置基板104具有一圓形頂部佈局及/或具有約200毫米、約300毫米或約450毫米之一直徑。在其他實施例中，處置基板104具有一些其他形狀及/或一些其他尺寸。此外，在一些實施例中，處置基板104係一半導體晶圓。在一些實施例中，處置基板104具有一高電阻及/或一低氧濃度。高電阻及低氧濃度個別減少基板及/或RF損耗。高電阻可(例如)大於約1 kΩ/cm、約3 kΩ/cm、約4 kΩ/cm或約9 kΩ/cm，及/或可(例如)介於約1 kΩ/cm至約4 kΩ/cm之間、約4 kΩ/cm至約9 kΩ/cm之間或約1 kΩ/cm至約9 kΩ/cm之間。低氧濃度可(例如)小於約1 ppma、約2 ppma或約5 ppma，及/或可(例如)介於約0.1 ppma至約2.5 ppma之間、約2.5 ppma至約5.0 ppma之間或約0.1 ppma至約5.0 ppma之間。在一些實施例中，處置基板104具有一低電阻以降低基板成本，此係因為一高電阻基板可(例如)比一低電阻基板貴。低電阻可(例如)小於約8 Ω/cm、約10 Ω/cm或約12 Ω/cm，及/或可為(例如)約8 Ω/cm至約12 Ω/cm、約8 Ω/cm至約10 Ω/cm或約10 Ω/cm至約12 Ω/cm。在一些實施例中，處置基板104摻雜有p型或n型摻雜劑。處置基板104之電阻可(例如)受處置基板104之一摻雜濃度控制。在一些實施例中，處置基板104之一厚度Ths 係約720微米至約780微米、約720微米至約750微米或約750微米至約780微米。
亦如由圖5之剖面圖500所繪示，使一第一絕緣體層106a形成於處置基板104之一上表面104us上。在一些實施例中，第一絕緣體層106a完全覆蓋處置基板104之上表面104us。在其中處置基板104具有高電阻之至少一些實施例中，完全覆蓋上表面104us可(例如)防止在下文將執行之電漿處理期間發弧。在一些實施例中，第一絕緣體層106a完全圍封處置基板104。在一些實施例中，第一絕緣體層106a係或包括氧化矽及/或一些其他介電質。在一些實施例中，第一絕緣體層106a之一厚度Tfi' 係約0.2微米至約2.0微米、約0.2微米至約1.1微米或約1.1微米至約2.0微米。
在一些實施例中，用於形成第一絕緣體層106a之一程序包括藉由熱氧化、化學氣相沈積(CVD)、物理氣相沈積(PVD)、一些其他沈積程序或上述之任何組合來沈積第一絕緣體層106a。例如，可藉由使用氧氣(例如O2 )或一些其他氣體作為氧化劑之一乾式氧化程序來沈積第一絕緣體層106a。作為另一實例，可藉由使用水蒸氣作為氧化劑之一濕式氧化程序來沈積第一絕緣體層106a。在一些實施例中，在約攝氏800度(800°C)至約1100°C、約800°C至約950°C或約950°C至約1100°C之溫度處形成第一絕緣體層106a。例如，當藉由熱氧化(例如濕式及乾式氧化程序之任一者)來形成第一絕緣體層106a時，可在此等溫度處形成第一絕緣體層106a。
如由圖6之剖面圖600所繪示，提供一犧牲基板602。在一些實施例中，犧牲基板602係或包括單晶矽、一些其他矽材料、一些其他半導體材料或上述之任何組合。在一些實施例中，犧牲基板602摻雜有p型或n型摻雜劑及/或具有一低電阻率。低電阻可(例如)小於約0.01 Ω/cm或約0.02 Ω/cm，及/或可為(例如)約0.01 Ω/cm至約0.2 Ω/cm。在一些實施例中，犧牲基板602具有比處置基板104 (參閱圖5)低之一電阻。在一些實施例中，犧牲基板602具有一圓形頂部佈局及/或具有約200毫米、約300毫米或約450毫米之一直徑。在其他實施例中，犧牲基板602具有一些其他形狀及/或一些其他尺寸。在一些實施例中，犧牲基板602係一塊狀半導體基板及/或一半導體晶圓。在一些實施例中，犧牲基板602之一厚度Tss 係約720微米至約780微米、約720微米至約750微米或約750微米至約780微米。在一些實施例中，犧牲基板602之厚度Tss 相同或大致相同於處置基板104 (參閱圖5)之厚度Ths 。
亦如由圖6之剖面圖600所繪示，使一裝置層108形成於犧牲基板602上。裝置層108具有一大厚度Td 。在一些實施例中，厚度Td 較大，因為其係約0.7微米至約10.0微米、約0.7微米至約5.0微米或約5.0微米至約10.0微米，及/或其大於約0.7微米、約5.0微米或約10.0微米。在一些實施例中，裝置層108係或包括單晶矽、一些其他矽材料、一些其他半導體材料或上述之任何組合。在一些實施例中，裝置層108係或包括相同於犧牲基板602之半導體材料，具有相同於犧牲基板602之摻雜類型，具有低於犧牲基板602之一摻雜濃度，或上述之任何組合。例如，犧牲基板602可為或包括P+單晶矽，而裝置層108可為或包括P-單晶矽。在一些實施例中，裝置層108具有一低電阻。低電阻可(例如)大於犧牲基板602之電阻。此外，低電阻可(例如)小於約8 Ω/cm、約10 Ω/cm或約12 Ω/cm，及/或可為(例如)約8 Ω/cm至約12 Ω/cm、約8 Ω/cm至約10 Ω/cm或約10 Ω/cm至約12 Ω/cm。在一些實施例中，裝置層108具有相同於處置基板104 (參閱圖5)之摻雜類型、摻雜濃度、電阻率或上述之任何組合。在一些實施例中，用於形成裝置層108之一程序包括分子束磊晶(MBE)、氣相磊晶(VPE)、 液相磊晶(LPE)、一些其他磊晶程序或上述之任何組合。
如由圖7之剖面圖700所繪示，圖案化裝置層108及犧牲基板602。圖案化移除由裝置層108及犧牲基板602界定之邊緣區域604 (參閱圖6)。藉由移除邊緣區域604來防止缺陷在後續研磨及/或化學濕式蝕刻期間形成於邊緣區域604處。邊緣缺陷具有集中於邊緣區域604處及負面影響裝置層108之品質之一傾向。此外，圖案化在犧牲基板602之一邊緣處形成一凸緣702。凸緣702由犧牲基板602界定且具有分別位於犧牲基板602之對置側上之一對凸緣段。在一些實施例中，凸緣702具有依一環形路徑或一些其他閉合路徑沿犧牲基板602之一邊緣延伸之一頂部佈局。在一些實施例中，凸緣702具有約0.8毫米至約1.2毫米、約0.8毫米至約1.0毫米或約1.0毫米至約1.2毫米之一寬度W。在一些實施例中，凸緣702自裝置層108之一上表面或頂面下凹約30微米至約120微米、約30微米至約75微米或約75微米至約120微米之一距離D。在一些實施例中，凸緣702進一步凹進至犧牲基板602之一上表面或頂面下方。
在一些實施例中，藉由一光微影/蝕刻程序或一些其他圖案化程序來執行圖案化。此外，在一些實施例中，圖案化包括：使一遮罩704形成於裝置層108上，在遮罩704處於適當位置中之後使一蝕刻執行至裝置層108及犧牲基板602中，及移除遮罩704。遮罩704可(例如)經形成使得除在邊緣區域604處之外，裝置層108及犧牲基板602被完全覆蓋。在一些實施例中，遮罩704係或包括氮化矽、氧化矽、一些其他硬遮罩材料、光阻劑、一些其他遮罩材料或上述之任何組合。在一些實施例中，使用一晶圓邊緣暴露(WEE)程序工具來形成遮罩704。例如，用於形成遮罩704之一程序可包括：將一光阻層沈積於裝置層108上，使用WEE程序工具來使光阻層之一邊緣部分選擇性暴露於輻射，及使光阻層顯影以形成遮罩704。
如由圖8之剖面圖800所繪示，清潔裝置層108及犧牲基板602以移除蝕刻殘留物及/或執行上述程序(例如圖7之圖案化)時所產生之其他非所要副產物。在一些實施例中，清潔程序使用一實體刷子或一噴水器來洗刷裝置層108及犧牲基板602。在一些實施例中，清潔程序使用一化學溶液來清潔裝置層108及犧牲基板602。化學溶液可(例如)為或包括氫氟酸或一些其他化學溶液。在一些實施例中，清潔增大凸緣702自裝置層108之上表面或頂面下凹之距離D。在其他實施例中，自圖7處之圖案化之後，距離D保持實質上不變。
如由圖9之剖面圖900所繪示，使一第二絕緣體層106b形成於裝置層108之一上表面108us上。在一些實施例中，第二絕緣體層106b完全覆蓋裝置層108之上表面108us。在一些實施例中，第二絕緣體層106b完全圍封犧牲基板602及裝置層108。在一些實施例中，第二絕緣體層106b係或包括氧化矽及/或一些其他介電質。在一些實施例中，第二絕緣體層106b係相同於第一絕緣體層106a之介電材料。在一些實施例中，第二絕緣體層106b之一厚度Tsi' 係約20埃至約6000埃、約20埃至約3010埃或約3010埃至約6000埃。
在一些實施例中，用於形成第二絕緣體層106b之一程序包括藉由熱氧化、CVD、PVD、一些其他沈積程序或上述之任何組合來沈積第二絕緣體層106b。例如，可藉由使用氧氣(例如O2 )或一些其他氣體作為氧化劑之一乾式氧化程序來沈積第二絕緣體層106b。作為另一實例，可藉由使用水蒸氣作為氧化劑之一濕式氧化程序來沈積第二絕緣體層106b。在一些實施例中，在約750°C至約1100°C、約750°C至約925°C或約925°C至約1100°C之溫度處形成第二絕緣體層106b。例如，當藉由熱氧化(例如濕式及乾式氧化程序之任一者)來形成第二絕緣體層106b時，可在此等溫度處形成第二絕緣體層106b。在一些實施例中，在小於第一絕緣體層106a之溫度之一溫度處形成第二絕緣體層106b。
如由圖10之剖面圖1000所繪示，將犧牲基板602接合至處置基板104，使得裝置層108、第一絕緣體層106a及第二絕緣體層106b係介於處置基板104與犧牲基板602之間。接合將第一絕緣體層106a及第二絕緣體層106b壓在一起且在第一絕緣體層106a及第二絕緣體層106b直接接觸之一界面處形成一接合1002。可(例如)藉由熔合接合、真空接合或一些其他接合程序來執行接合。可(例如)使用約1個標準大氣壓(1 atm)、約0.5 atm至約1.0 atm、約1.0 atm至約1.5 atm或約0.5 atm至約1.5 atm之一壓力來執行熔合接合。可(例如)使用約0.5毫巴(mBar)至約100 mBar、約0.5 mBar至約50 mBar或約50 mBar至約100 mBar之一壓力來執行真空接合。
在一些實施例中，執行一接合退火以強化接合1002。在一些實施例中，在約300°C至約1150°C、約300°C至約725°C或約735°C至約1150°C之一溫度處執行接合退火。在一些實施例中，執行接合退火約2小時至約5小時、約2小時至約3.5小時或約3.5小時至約5小時。在一些實施例中，使用約1 atm、約0.5 atm至約1.0 atm、約1.0 atm至約1.5 atm或約0.5 atm至約1.5 atm之一壓力來執行接合退火。在一些實施例中，在氮氣(例如N2 )及/或一些其他氣體在圖10之結構上流動時執行接合退火。氣體之流動速率可為(例如)每分鐘約1標準升(1 slm)至約20 slm、約1 slm至約10 slm或約10 slm至約20 slm。
如由圖11之剖面圖1100所繪示，使一第一薄化程序執行至第二絕緣體層106b及犧牲基板602中。第一薄化程序移除第二絕緣體層106b之一上部分，且進一步移除犧牲基板602之一上部分。在一些實施例中，使第一薄化程序執行至第二絕緣體層106b及犧牲基板602中，直至裝置層108及犧牲基板602共同具有一預定厚度Tpd 。預定厚度Tpd 可為(例如)約20微米至約45微米、約20微米至約32.5微米，或約32.5微米至約45微米。
在一些實施例中，藉由一機械研磨程序來部分或完全執行第一薄化程序。在一些實施例中，藉由一化學機械拋光(CMP)來部分或完全執行第一薄化程序。在一些實施例中，藉由一機械研磨程序及接著一CMP來執行第一薄化程序。如上文所提及，移除圖6之邊緣區域604防止邊緣缺陷在研磨期間形成於邊緣區域604處。邊緣缺陷具有在研磨期間形成及集中於邊緣區域604處及負面影響裝置層108之品質之一傾向。
如由圖12之剖面圖1200所繪示，使一蝕刻執行至犧牲基板602 (參閱圖11)中。蝕刻停止於裝置層108上，且移除犧牲基板602。在一些實施例中，蝕刻進一步移除犧牲基板602之側壁及裝置層108之側壁上之第二絕緣體層106b的一部分。此外，在一些實施例中，蝕刻橫向蝕刻裝置層108之側壁108sw。歸因於橫向蝕刻，裝置層108之側壁108sw可(例如)彎曲及/或內凹。在完成蝕刻之後，裝置層108之厚度Td 可為(例如)約0.6微米至約9.5微米、約0.6微米至約5.05微米，或約5.05微米至約9.5微米。在一些實施例中，該蝕刻歸因於(例如)過度蝕刻而少量減小裝置層108之厚度Td 。
在一些實施例中，藉由氫氟酸/硝酸/乙酸(HNA)蝕刻、一些其他濕式蝕刻、一乾式蝕刻或一些其他蝕刻來執行蝕刻。HNA蝕刻可(例如)使用包括氫氟酸、硝酸及乙酸之一化學溶液來蝕刻犧牲基板602。蝕刻具有針對犧牲基板602之材料之一第一蝕刻速率，且進一步具有小於第一蝕刻速率之針對裝置層108之材料之一第二蝕刻速率。在一些實施例中，第一蝕刻速率比第二蝕刻速率大約90倍至約100倍、約90倍至約95倍，或約95倍至約100倍。第一蝕刻速率及第二蝕刻速率之此等實施例可(例如)出現在藉由HNA蝕刻來執行第一蝕刻、犧牲基板602係或包括P+單晶矽，及裝置層108係或包括P-單晶矽時。
歸因於使用蝕刻(例如HNA蝕刻)來移除犧牲基板602，犧牲基板602之移除可(例如)高度受控。因此，裝置層108之厚度Td 可(例如)在裝置層中高度均勻且裝置層108之一TTV可(例如)較低。TTV可(例如)較低，因為其小於約500埃或約1500埃。在一些實施例中，TTV隨裝置層108之厚度Td 而減小。例如，當裝置層108之厚度Td 小於約3000埃時，TTV可小於約500埃，且當裝置層108之厚度Td 大於約3000埃時，TTV可大於約500埃，但小於約1500埃。
如由圖13之剖面圖1300所繪示，圖案化裝置層108。圖案化移除裝置層108之邊緣部分108e (參閱圖12)。藉由移除邊緣部分108e來移除在圖12之蝕刻期間形成於邊緣部分108e處之邊緣缺陷。邊緣缺陷降低裝置層108之品質且歸因於在圖12之蝕刻期間橫向蝕刻至裝置層108之側壁108sw中而形成。圖案化使裝置層108之側壁108sw進一步橫向凹進。在一些實施例中，在移除邊緣部分108e之後，裝置層108之側壁108sw分別自處置基板104之側壁橫向凹進一裝置橫向凹進量LRd 。裝置橫向凹進量LRd 可為(例如)約1.4毫米至約2.5毫米、約1.4毫米至約1.95毫米或約1.95毫米至約2.5毫米。
在一些實施例中，藉由一光微影/蝕刻程序或一些其他圖案化程序來執行圖案化。此外，在一些實施例中，圖案化包括：使一遮罩1302形成於裝置層108上，在遮罩1302處於適當位置中之後使一蝕刻執行至裝置層108中，及移除遮罩1302。遮罩1302可(例如)為或包括氮化矽、氧化矽、一些其他硬遮罩材料、光阻劑、一些其他遮罩材料或上述之任何組合。遮罩1302可(例如)經形成使得除在邊緣部分108e處之外，裝置層108被完全覆蓋，及/或可(例如)使用一WEE程序工具來形成遮罩1302。在一些實施例中，用於使用WEE程序工具來形成遮罩1302之一程序包括：將一光阻層沈積於裝置層108上，使用WEE程序工具來使光阻層之一邊緣部分選擇性暴露於輻射，及使光阻層顯影以形成遮罩1302。蝕刻可藉由(例如)一乾式蝕刻或一些其他蝕刻來執行及/或可(例如)停止於第一絕緣體層106a及第二絕緣體層106b上。在其中處置基板104具有一高電阻(例如大於約1 kΩ/cm之一電阻)且使用一乾式蝕刻來執行蝕刻之一些實施例中，第一絕緣體層106a及第二絕緣體層106b藉由完全覆蓋及/或完全圍封處置基板104來防止發弧。可(例如)藉由電漿灰化或一些其他移除來移除遮罩1302。電漿灰化可(例如)包括使遮罩1302暴露於O2 電漿且可(例如)在遮罩1302係或包括光阻劑時執行。
在一些實施例中，在圖13之圖案化之後執行一清潔程序以移除蝕刻殘留物及/或圖案化期間所產生之其他非所要副產物。在一些實施例中，清潔程序移除在圖案化期間形成於裝置層108上之氧化物。清潔程序可(例如)使用HF酸或一些其他化學溶液來執行清潔。氟化氫可(例如)構成約0.1體積%至約2.0體積%、約0.1體積%至約1.0體積%或約1.0體積%至約2.0體積%之HF酸。HF酸之剩餘部分可為(例如)去離子水或一些其他水。
如由圖14之剖面圖1400所繪示，使一第二薄化程序執行至裝置層108中以減小裝置層108之厚度Td 。在一些實施例中，第二薄化程序將厚度Td 減小至約0.3微米至約8.0微米、約0.3微米至約4.15微米或約4.15微米至約8.0微米及/或大於約0.3微米、約1.0微米、約2.0微米、約5.0微米或約8.0微米。裝置層108、第一絕緣體層106a、第二絕緣體層106b及處置基板104共同界定一SOI基板102。在一些實施例中，藉由一CMP、一些其他薄化程序或上述之任何組合來執行第二薄化程序。
因為裝置層108藉由磊晶來形成且轉移至處置基板104，所以可形成具有一大厚度(例如大於約0.3微米之一厚度)之裝置層108。磊晶不受制於與用於形成裝置層之其他方法相關聯之厚度限制。此外，因為磊晶不受第一絕緣體層106a及第二絕緣體層106b之厚度影響，所以可個別及/或共同形成具有一大厚度(例如大於約1微米之一厚度)之第一絕緣體層106a及第二絕緣體層106b。裝置層108之大厚度可(例如)實現特定裝置(例如NIR影像感測器)可依賴之大半導體接面(例如PN接面)之形成。第一絕緣體層106a及第二絕緣體層106b之大厚度可(例如)促成裝置層108上之裝置之間的增強電隔離及/或減少裝置之間的洩漏電流。可獲益於大厚度之裝置包含(例如)高電壓裝置、BCD裝置、eFlash裝置、CMOS影像感測器、NIR影像感測器、一些其他裝置或上述之任何組合。
如由圖15之剖面圖1500所繪示，使複數個半導體裝置402形成於裝置層108上。在其中處置基板104具有一高電阻(例如大於約1 kΩ/cm之一電阻)之一些實施例中，第一絕緣體層106a及第二絕緣體層106b藉由完全覆蓋或完全圍封處置基板104來防止在經執行以形成半導體裝置402之電漿處理(例如電漿蝕刻)期間發弧。半導體裝置402可為(例如)高電壓裝置、BCD裝置、eFlash裝置、CMOS影像感測器、NIR影像感測器、一些其他裝置或上述之任何組合。高電壓裝置可為(例如)在大於約100伏特處操作之裝置。
在一些實施例中，半導體裝置402包括對應源極/汲極區域404、對應選擇性導電通道406、對應閘極介電層408、對應閘極電極410及對應間隔物412。為便於說明，僅一些源極/汲極區域404標記404，僅一個選擇性導電通道406標記406，僅一個閘極介電層408標記408，僅一個閘極電極410標記410，且僅一個間隔物412標記412。源極/汲極區域404及選擇性導電通道406位於裝置層108中。源極/汲極區域404分別位於選擇性導電通道406之端處，且各選擇性導電通道406自源極/汲極區域404之一者延伸至源極/汲極區域404之另一者。閘極介電層408分別覆於選擇性導電通道406上，且閘極電極410分別覆於閘極介電層408上。間隔物412覆於源極/汲極區域404上且分別加襯於閘極電極410之側壁上。
在一些實施例中，用於形成半導體裝置402之一程序包括沈積覆蓋裝置層108之一介電層且進一步沈積覆蓋介電層之一導電層。將導電層及介電層圖案化(例如藉由一光微影/蝕刻程序)為閘極電極410及閘極介電層408。在閘極電極410處於適當位置中之後將摻雜劑植入至裝置層108中以界定源極/汲極區域404之輕度摻雜部分，且形成覆蓋源極/汲極區域404及閘極電極410之一間隔物層。凹蝕間隔物層以形成間隔物412，且在間隔物412處於適當位置中之後將摻雜劑植入至裝置層108中以擴大源極/汲極區域404。
如由圖16之剖面圖1600所繪示，使一BEOL互連結構414形成於裝置層108及半導體裝置402上。BEOL互連結構414包括一層間介電(ILD)層416ild、複數個導線間介電(IWD)層416iwd及一鈍化層416p。IWD層416iwd覆於ILD層416ild上，且鈍化層416p覆於IWD層416iwd上。ILD層416ild、IWD層416iwd及鈍化層416p可為或包括(例如) BPSG、PSG、USG、一些其他低k介電質、氧化矽、一些其他介電質或上述之任何組合。BEOL互連結構414進一步包括複數個導線418及複數個通路420。為便於說明，僅一些導線418標記418且僅一些通路420標記420。導線418及通路420交替堆疊於由ILD層416ild、IWD層416iwd及鈍化層416p界定之一互連介電層中。
在一些實施例中，用於形成BEOL互連結構414之一程序包括藉由一單鑲嵌程序來形成通路420之一最下層且隨後藉由單鑲嵌程序來形成導線418之一最下層。此外，在一些實施例中，程序包括藉由重複執行一雙鑲嵌程序來形成通路420之剩餘層及導線418之剩餘層。在一些實施例中，單鑲嵌程序包括：沈積一介電層，圖案化介電層以具有用於導電構件之一單一層(例如一層通路或導線)之開口，及使用導電材料來填充開口以形成導電構件之單一層。介電層可(例如)對應於ILD層416ild或IWD層416iwd之一底部IWD層。在一些實施例中，雙鑲嵌程序包括：沈積一介電層、圖案化介電層以具有用於導電構件之兩個層(例如一層通路及一層導線)之開口，及使用導電材料來填充開口以形成導電構件之兩個層。介電層可(例如)對應於底部IWD層上之一IWD層416iwd。
參考圖17，其提供圖5至圖16之方法之一些實施例之一方塊圖1700。方法可(例如)形成具有一厚裝置層及一厚絕緣體層之一SOI基板。
在1702中，形成覆蓋(例如完全覆蓋)一處置基板之一第一絕緣體層。參閱(例如)圖5。
在1704中，使一裝置層磊晶形成於一犧牲基板上。參閱(例如)圖6。
在1706中，移除由裝置層及犧牲基板界定之邊緣區域。參閱(例如)圖7。
在1708中，清潔裝置層及犧牲基板。參閱(例如)圖8。
在1710中，形成覆蓋裝置層之一第二絕緣體層。參閱(例如)圖9。
在1712中，將犧牲基板接合至處置基板，使得第一絕緣體層、第二絕緣體層及裝置層夾於犧牲基板與處置基板之間。參閱(例如)圖10。
在1714中，薄化犧牲基板。參閱(例如)圖11。
在1716中，使一蝕刻執行至犧牲基板中以移除犧牲基板，藉此暴露裝置層。參閱(例如)圖12。
在1718中，移除裝置層之邊緣部分，其中在移除中，處置基板保持由第一絕緣體層及第二絕緣體層覆蓋(例如完全覆蓋)。參閱(例如)圖13。在其中處置基板具有一高電阻(例如大於約1 kΩ/cm之一電阻)之實施例中，可(例如)由第一絕緣體層及第二絕緣體層防止在處置基板處發弧，藉由乾式蝕刻來執行移除，且在移除中，處置基板由第一絕緣體層及第二絕緣體層完全覆蓋。
在1720中，薄化裝置層。參閱(例如)圖14。裝置層、第一絕緣體層及第二絕緣體層及處置基板共同界定一SOI基板。因為裝置層藉由磊晶來形成且轉移至處置基板，所以可形成具有一大厚度(例如大於約0.3微米之一厚度)之裝置層。磊晶不受制於與用於形成裝置層之其他方法相關聯之厚度限制。此外，因為磊晶不受絕緣體層之厚度影響，所以可形成具有一大厚度(例如大於約1微米之一厚度)之絕緣體層。
在1722中，使一半導體裝置形成於裝置層上。參閱(例如)圖15。在一些實施例中，使用電漿處理來形成半導體裝置。例如，可使用電漿蝕刻來將一介電層及一導電層分別圖案化為一閘極介電層及一閘極電極。在其中處置基板具有一高電阻(例如大於約1 kΩ/cm之一電阻)之實施例中，可(例如)由第一絕緣體層及第二絕緣體層防止在處置基板處發弧，使用電漿處理來形成半導體裝置，且在電漿處理中，處置基板由第一絕緣體層及第二絕緣體層完全覆蓋。
在1724中，形成覆蓋裝置層及半導體裝置之一BEOL互連結構。參閱(例如)圖16。
儘管本文將圖17之方塊圖1700繪示及描述為一系列動作或事件，但應瞭解，此等動作或事件之繪示順序不應被解譯為意在限制。例如，一些動作可依不同順序發生及/或與除本文所繪示及/或描述之動作或事件之外之其他動作或事件同時發生。此外，可無需所有繪示動作來實施本文描述之一或多個態樣或實施例，而是可在一或多個單獨動作及/或階段中實施本文所描繪之動作之一或多者。
在一些實施例中，本申請案提供一種用於形成一SOI基板之方法，該方法包含：使一絕緣體層形成於一處置基板上；使一裝置層磊晶形成一犧牲基板上；將該犧牲基板接合至該處置基板，使得該裝置層及該絕緣體層係介於該犧牲基板與該處置基板之間；及移除該犧牲基板，其中該移除包含使一蝕刻執行至該犧牲基板中直至到達該裝置層。在一些實施例中，該犧牲基板及該裝置層包括相同半導體材料，其中該犧牲基板及該裝置層具有相同摻雜類型但不同摻雜濃度。在一些實施例中，該犧牲基板包含P+單晶矽，且其中該裝置層包含P-單晶矽。在一些實施例中，該蝕刻採用一HNA蝕刻劑。在一些實施例中，該移除進一步包含在該蝕刻之前研磨該犧牲基板。在一些實施例中，形成完全覆蓋該處置基板之一頂面之該絕緣體層，其中該方法進一步包含圖案化該裝置層以移除該裝置層之邊緣部分，其中該絕緣體層之頂面在該圖案化中保持被完全覆蓋。在一些實施例中，該圖案化包含至該裝置層中之一乾式蝕刻，且其中該乾式蝕刻停止於該絕緣體層上。在一些實施例中，該圖案化包含使用一WEE程序工具來使一遮罩形成於該裝置層上。在一些實施例中，該處置基板具有大於約1 kΩ/cm之一高電阻。在一些實施例中，該絕緣體層完全圍封該處置基板。
在一些實施例中，本申請案提供一種SOI基板，其包含：一處置基板；一絕緣體層，其覆蓋該處置基板，其中該絕緣體層具有沿該絕緣體層之一上表面之一對邊緣部分，且其中該等邊緣部分分別位於該絕緣體層之對置側上且各具有一階梯輪廓；及一裝置層，其覆於該絕緣體層上。在一些實施例中，該絕緣體層包含：一對第一上表面部分，其等未由該裝置層覆蓋，其中該等第一上表面部分分別位於該絕緣體層之該等對置側上；及一對第二上表面部分，其等未由該裝置層覆蓋，其中該等第二上表面部分分別位於該絕緣體層之該等對置側上，其中該等第一上表面部分係橫向介於該等第二上表面部分之間且相對於該等第二上表面部分抬高。在一些實施例中，該絕緣體層完全圍封該處置基板。在一些實施例中，該絕緣體層之一厚度大於約0.7微米，且該裝置層之一厚度大於約0.3微米。在一些實施例中，該處置基板包含矽且具有大於約1 kΩ/cm之一電阻。
在一些實施例中，本申請案提供一種用於形成一SOI基板之方法，該方法包含：形成覆蓋一第一半導體基板之一介電層；使一半導體層磊晶形成於一第二半導體基板上，其中該半導體層及該第二半導體基板具有相同摻雜類型，且其中該第二半導體基板相對於該半導體層高度摻雜；將該第二半導體基板接合至該第一半導體基板，使得該半導體層及該介電層係介於該第一半導體基板與該第二半導體基板之間；使一第一蝕刻執行至該第二半導體基板中，直至到達該半導體層；及使一第二蝕刻執行至該半導體層中以移除該半導體層之邊緣部分，其中該第二蝕刻停止於該介電層上。在一些實施例中，該介電層在該第二蝕刻中完全覆蓋該第一半導體基板，其中該第一半導體基板具有大於約1 kΩ/cm之一高電阻，且其中使用一乾式蝕刻劑來執行該第二蝕刻。在一些實施例中，該第一蝕刻具有針對該第二半導體基板之一第一蝕刻速率及針對該半導體層之一第二蝕刻速率，其中該第一蝕刻速率比該第二蝕刻速率大約90倍或90倍以上。在一些實施例中，該半導體層及該第二半導體基板摻雜有p型摻雜劑，其中該第一蝕刻採用一HNA蝕刻劑。在一些實施例中，該方法進一步包含：圖案化該半導體層及該第二半導體基板以界定一凸緣，其中該凸緣凹進至該第二半導體基板之一上表面下方，且其中該凸緣具有分別位於該第二半導體基板之對置側上之一對凸緣段；及在界定該凸緣之後，形成覆蓋該半導體層之一第二介電層，其中執行該接合，使得該第二介電層係介於該第一半導體基板與該第二半導體基板之間。
上文概述了若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施相同目的及/或達成本文所引入之實施例之相同優點之其他程序及結構的一基礎。熟習技術者亦應認識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、取代及更改。
100‧‧‧剖面圖 102‧‧‧絕緣體上半導體(SOI)基板 102e‧‧‧SOI邊緣部分 104‧‧‧處置基板 104sw‧‧‧側壁 104us‧‧‧上表面 106‧‧‧絕緣體層 106a‧‧‧第一絕緣體層 106b‧‧‧第二絕緣體層 106isw‧‧‧內側壁 106osw‧‧‧外側壁 108‧‧‧裝置層 108e‧‧‧邊緣部分 108sw‧‧‧側壁 108us‧‧‧上表面 200‧‧‧剖面圖 202‧‧‧富陷阱層 300‧‧‧俯視圖 302‧‧‧IC晶粒 400‧‧‧剖面圖 402‧‧‧半導體裝置 404‧‧‧源極/汲極區域 406‧‧‧選擇性導電通道 408‧‧‧閘極介電層 410‧‧‧閘極電極 412‧‧‧間隔物 414‧‧‧後段製程(BEOL)互連結構 416‧‧‧互連介電層 416ild‧‧‧層間介電(ILD)層 416iwd‧‧‧導線間介電(IWD)層 416p‧‧‧鈍化層 418‧‧‧導線 420‧‧‧通路 500‧‧‧剖面圖 600‧‧‧剖面圖 602‧‧‧犧牲基板 604‧‧‧邊緣區域 700‧‧‧剖面圖 702‧‧‧凸緣 704‧‧‧遮罩 800‧‧‧剖面圖 900‧‧‧剖面圖 1000‧‧‧剖面圖 1002‧‧‧接合 1100‧‧‧剖面圖 1200‧‧‧剖面圖 1300‧‧‧剖面圖 1302‧‧‧遮罩 1400‧‧‧剖面圖 1500‧‧‧剖面圖 1600‧‧‧剖面圖 1700‧‧‧方塊圖 1702‧‧‧形成覆蓋處置基板之第一絕緣體層 1704‧‧‧使裝置層磊晶形成於犧牲基板上 1706‧‧‧移除由裝置層及犧牲基板界定之邊緣區域 1708‧‧‧清潔裝置層及犧牲基板 1710‧‧‧形成覆蓋裝置層之第二絕緣體層 1712‧‧‧將犧牲基板接合至處置基板，使得第一絕緣體層、第二絕緣體層及裝置層夾於犧牲基板與處置基板之間 1714‧‧‧薄化犧牲基板 1716‧‧‧使蝕刻執行至犧牲基板中以移除犧牲基板，藉此暴露裝置層 1718‧‧‧移除裝置層之邊緣部分 1720‧‧‧薄化裝置層 1722‧‧‧使半導體裝置形成於裝置層上 1724‧‧‧形成覆蓋裝置層及半導體裝置之BEOL互連結構 D‧‧‧直徑/距離 LRd‧‧‧裝置橫向凹進量 LRi‧‧‧絕緣體橫向凹進量 Td‧‧‧裝置層之厚度 Tfi‧‧‧第一絕緣體厚度 Tfi '‧‧‧第一絕緣體層之厚度 Ths‧‧‧處置基板之厚度 Tpd‧‧‧預定厚度 Tsi‧‧‧第二絕緣體厚度 Tsi '‧‧‧第二絕緣體層之厚度 Tss‧‧‧犧牲基板之厚度 Ttr‧‧‧富陷阱層之厚度 VRi‧‧‧垂直凹進量 W‧‧‧寬度
自結合附圖來解讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1繪示具有一厚裝置層之一絕緣體上半導體(SOI)基板之一些實施例之一剖面圖。
圖2繪示圖1之SOI基板之一些替代實施例之一剖面圖，其中一富陷阱層使SOI基板之一處置基板及SOI基板之一絕緣體層分離。
圖3繪示圖1之SOI基板之一些實施例之一俯視圖。
圖4繪示其中圖1之SOI基板獲得應用之一半導體結構之一些實施例之一剖面圖。
圖5至圖16繪示用於形成及使用具有一厚裝置層之一SOI基板之一方法之一些實施例之一系列剖面圖。
圖17繪示圖5至圖16之方法之一些實施例之一方塊圖。
100‧‧‧剖面圖
102‧‧‧絕緣體上半導體(SOI)基板
102e‧‧‧SOI邊緣部分
104‧‧‧處置基板
104us‧‧‧上表面
106‧‧‧絕緣體層
108‧‧‧裝置層
LRd‧‧‧裝置橫向凹進量
LRi‧‧‧絕緣體橫向凹進量
Td‧‧‧裝置層之厚度
Tfi‧‧‧第一絕緣體厚度
Ths‧‧‧處置基板之厚度
Tsi‧‧‧第二絕緣體厚度
VRi‧‧‧垂直凹進量

Claims (20)

  1. 一種用於形成一絕緣體上半導體(SOI)基板之方法，該方法包括： 使一絕緣體層形成於一處置基板上； 使一裝置層形成一犧牲基板上，其中該犧牲基板及該裝置層包括相同半導體材料，且其中該犧牲基板及該裝置層具有相同摻雜類型但不同摻雜濃度； 將該犧牲基板接合至該處置基板，使得該裝置層及該絕緣體層係介於該犧牲基板與該處置基板之間；及 移除該犧牲基板，其中該移除包括使一蝕刻執行至該犧牲基板中直至到達該裝置層。
  2. 如請求項1之方法，其中該犧牲基板包含P+單晶矽，且其中該裝置層包含P-單晶矽。
  3. 如請求項1之方法，其中該蝕刻採用氫氟酸/硝酸/乙酸(HNA)蝕刻劑。
  4. 如請求項1之方法，其中該移除進一步包括在該蝕刻之前研磨該犧牲基板。
  5. 如請求項1之方法，其中該半導體基板係一塊狀半導體基板，且其中該裝置層係藉由磊晶來形成。
  6. 如請求項1之方法，其中形成完全覆蓋該處置基板之一頂面之該絕緣體層，其中該方法進一步包括： 圖案化該裝置層以移除該裝置層之邊緣部分，其中該絕緣體層之頂面在該圖案化中保持被完全覆蓋。
  7. 如請求項6之方法，其中該圖案化包括至該裝置層中之一乾式蝕刻，且其中該乾式蝕刻停止於該絕緣體層上。
  8. 如請求項6之方法，其中該圖案化包括使用一晶圓邊緣暴露(WEE)程序工具來使一遮罩形成於該裝置層上。
  9. 如請求項6之方法，其中該處置基板具有大於約1千歐姆/厘米(kΩ/cm)之一高電阻。
  10. 如請求項1之方法，其中該絕緣體層完全圍封該處置基板。
  11. 一種絕緣體上半導體(SOI)基板，其包括： 一處置基板； 一絕緣體層，其覆蓋該處置基板，其中該絕緣體層具有沿該絕緣體層之一上表面之一對邊緣部分，且其中該等邊緣部分係分別位於該絕緣體層之對置側上，且各具有一階梯輪廓；及 一裝置層，其覆於該絕緣體層上。
  12. 如請求項11之SOI基板，其中該絕緣體層包括： 一對第一上表面部分，其等未由該裝置層覆蓋，其中該等第一上表面部分分別位於該絕緣體層之該等對置側上；及 一對第二上表面部分，其等未由該裝置層覆蓋，其中該等第二上表面部分分別位於該絕緣體層之該等對置側上，其中該等第一上表面部分係橫向介於該等第二上表面部分之間，且相對於該等第二上表面部分被抬高。
  13. 如請求項11之SOI基板，其中該絕緣體層完全圍封該處置基板。
  14. 如請求項11之SOI基板，其中該絕緣體層之一厚度大於約0.7微米，且該裝置層之一厚度大於約0.3微米。
  15. 如請求項11之SOI基板，其中該處置基板包括矽且具有大於約1千歐姆/厘米(kΩ/cm)之一電阻。
  16. 一種用於形成一絕緣體上半導體(SOI)基板之方法，該方法包括： 形成覆蓋一第一半導體基板之一介電層； 使一半導體層形成於一第二半導體基板上，其中該第二半導體基板係一塊狀半導體基板； 將該第二半導體基板接合至該第一半導體基板，使得該半導體層及該介電層係介於該第一半導體基板與該第二半導體基板之間； 使一第一蝕刻執行至該第二半導體基板中，直至到達該半導體層，其中該第一蝕刻採用氫氟酸/硝酸/乙酸(HNA)蝕刻劑；及 使一第二蝕刻執行至該半導體層中以移除該半導體層之邊緣部分，其中該第二蝕刻停止於該介電層上。
  17. 如請求項16之方法，其中該介電層在該第二蝕刻中完全覆蓋該第一半導體基板，其中該第一半導體基板具有大於約1千歐姆/厘米(kΩ/cm)之一高電阻，且其中使用一乾式蝕刻劑來執行該第二蝕刻。
  18. 如請求項16之方法，其中該第一蝕刻具有針對該第二半導體基板之一第一蝕刻速率及針對該半導體層之一第二蝕刻速率，其中該第一蝕刻速率比該第二蝕刻速率大約90倍或90倍以上。
  19. 如請求項16之方法，其中該第二半導體基板係P+單晶矽，且其中該半導體層係P-單晶矽。
  20. 如請求項16之方法，進一步包括： 圖案化該半導體層及該第二半導體基板以界定一凸緣，其中該凸緣凹進至該第二半導體基板之一上表面下方，且其中該凸緣具有分別位於該第二半導體基板之對置側上之一對凸緣段；及 在界定該凸緣之後，形成覆蓋該半導體層之一第二介電層，其中執行該接合，使得該第二介電層係介於該第一半導體基板與該第二半導體基板之間。
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