KR102330115B1 - 절연체 상 반도체(soi) 기판을 형성하는 방법 - Google Patents

절연체 상 반도체(soi) 기판을 형성하는 방법 Download PDF

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Abstract

본 출원의 다양한 실시예들은, 두꺼운 디바이스층 및 두꺼운 절연체층을 갖는 절연체 상 반도체(SOI: Semiconductor-on-Insulator) 기판을 형성하는 방법을 목표로 한다. 일부 실시예들에서, 방법은, 핸들 기판을 덮는 절연체층을 형성하는 단계; 및 희생 기판 상에 디바이스층을 에피택시 형성하는 단계를 포함한다. 희생 기판은 핸들 기판에 본딩되어, 디바이스층 및 절연체층을 희생 및 핸들 기판들 사이에 위치시키고, 희생 기판이 제거된다. 제거는 디바이스층에 도달할 때까지 희생 기판에 에칭을 수행하는 단계를 포함한다. 디바이스층이 에피택시 형성되고 핸들 기판에 전사되기 때문에, 디바이스층은 큰 두께로 형성될 수 있다. 또한, 에피택시는 절연체층의 두께에 영향을 받지 않기 때문에, 절연체층은 큰 두께로 형성될 수 있다.

Description

절연체 상 반도체(SOI) 기판을 형성하는 방법{METHOD FOR FORMING A SEMICONDUCTOR-ON-INSULATOR(SOI) SUBSTRATE}
관련 출원에 대한 참조
본 출원은 참조에 의해 그 내용 전체가 본 명세서에 통합되는 2018년 8월 29일에 출원된 미국 가출원 제62/724,332호에 대한 우선권을 주장한다.
집적 회로들은 종래에 벌크 반도체 기판들 상에 형성되었다. 최근에, 절연체 상 반도체(SOI: Semiconductor-on-Insulator) 기판이 벌크 반도체 기판들에 대한 대안으로 대두되고 있다. SOI 기판은 핸들 기판, 핸들 기판 상에 위치하는 절연체층, 및 절연체층 상에 위치하는 디바이스층을 포함한다. 다른 여타 기판 중에서도, SOI 기판은 기생 정전 용량 감소, 누설 전류 감소, 래치 업 감소, 및 (예를 들어, 더 낮은 전력 소비 및 더 높은 스위칭 속도의) 개선된 반도체 디바이스 성능을 초래한다.
본 개시의 양태들은 첨부 도면들과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처들(features)이 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수들은 설명의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 두꺼운 디바이스층을 갖는 절연체 상 반도체(SOI: Semiconductor-on-insulator) 기판의 일부 실시예들의 단면도를 도시한다.
도 2는, 트랩 풍부층이 SOI 기판의 핸들 기판과 SOI 기판의 절연체층을 분리하는 도 1의 SOI 기판의 일부 대안적인 실시예들의 단면도를 도시한다.
도 3은 도 1의 SOI 기판의 일부 실시예들의 평면도이다.
도 4는 도 1의 SOI 기판이 적용되는 반도체 구조물의 일부 실시예들의 단면도를 도시한다.
도 5 내지 도 16은 두꺼운 디바이스층을 갖는 SOI 기판을 형성하고 사용하기 위한 방법의 일부 실시예들의 일련의 단면도들을 도시한다.
도 17은 도 5 내지 도 16의 방법의 일부 실시예들의 블록도를 도시한다.
본 개시는 이의 다양한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간단히 하기 위해 컴포넌트들 및 배치들의 특정 예들이 이하에 설명된다. 물론, 이들은 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처 상의 또는 그 위의 제1 피처의 형성은, 제1 및 제2 피처들이 직접 콘택하여 형성되는 실시예들을 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 콘택하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 나타내지 않는다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "상에(above)", "상부의(upper)" 등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 구성요소 또는 피처와 다른 구성요소(들) 또는 피처(들) 과의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면들에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향들을 망라한다. 장치는 다른 방향으로 (90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어들은 따라서 마찬가지로 해석될 수 있다.
절연체 상 반도체(SOI: Semiconductor-on-insulator) 기판을 형성하는 방법에 따르면, 디바이스 기판이 산화되어, 디바이스 기판을 둘러싸는 산화물층을 형성한다. 수소 이온들이 디바이스 기판에 주입되어 디바이스 기판에 내장된 수소가 풍부한 영역을 형성한다. 디바이스 기판은 산화물층을 통해 핸들 기판에 본딩되고, 디바이스 기판은 수소가 풍부한 영역을 따라 분열되어, 핸들 기판에서 산화물층의 일부분 및 디바이스 기판의 일부분을 부분적으로 제거한다. 화학적 기계적 연마(CMP: Chemical Mechanical Polish)가, 핸들 기판 상에 남은 디바이스 기판의 일부분에 수행되어 나머지 부분을 평탄화한다. 디바이스 기판의 나머지 부분은 SOI 기판의 디바이스층을 규정하고, 핸들 기판 상에 남은 산화물층의 일부분은 SOI 기판의 절연체층을 규정한다.
이 방법에서의 도전 과제는, 이 방법이 작은 두께들을 갖는 디바이스층 및 절연체층을 형성하는 것에 제한된다는 것이다. 예를 들어, 디바이스층 및 절연체층은 각각 약 2700옹스트롬 미만의 디바이스층 두께 및 약 6800옹스트롬 미만의 절연체층 두께로 제한될 수 있다. 작은 두께들은, 예를 들어, 수소가 풍부한 영역을 형성하기 위한 이온 주입의 사용에 기인할 수 있다. 디바이스층 두께는 이온들이 주입되는 깊이에 의해 규정된다. 결국, 이온 주입이 작은 깊이로 제한되기 때문에, 디바이스층은 작은 두께로 제한된다. 또한, 이온들은 절연체층을 통해 주입되는데, 절연체층은 주입 에너지의 일부를 소산(dissipate)시킨다. 이러한 소산 때문에, 이온들이 주입될 수 있는 깊이는 절연체층의 두께가 증가함에 따라 감소하고 절연체층을 작은 두께로 제한한다.
작은 두께들은 SOI 기판의 사용을 제한한다. 예를 들어, 디바이스층의 작은 두께는 디바이스층 상의 디바이스들을 작은 반도체 접합부들(예를 들어, 작은 PN 접합부들)로 제한할 수 있고, 이에 따라, 큰 반도체 접합부들을 필요로 하는 애플리케이션들에 대해 SOI 기판의 사용이 제한될 수 있다. 다른 예로서, 절연체층의 작은 두께는 디바이스층 상의 디바이스들 사이의 전기적 절연을 제한할 수 있으며, 이에 따라, 낮은 누설 전류를 필요로 하는 애플리케이션들에 대해 SOI 기판의 사용이 제한될 수 있다. 작은 두께들이 어려움을 야기하는 애플리케이션들은, 예를 들어, (예를 들어, 약 100볼트를 초과하는) 고전압 애플리케이션들, 바이폴라 상보성 금속 산화물 반도체 이중 확산 금속 산화물 반도체(BCD: Bipolar Complementary Metal-Oxide-Semiconductor(CMOS) Double-diffused Metal-Oxide-Semiconductor(DMOS)) 애플리케이션들, 내장 플래시(이플래쉬[eFlash]) 애플리케이션들, CMOS 이미지 센서(CIS: CMOS Image Sensor) 애플리케이션들, 근적외선(NIR: Near InfraRed) 애플리케이션들, 및 기타 애플리케이션들을 포함한다. 작은 두께들에 대한 해결책은 에피택셜 재성장을 수행하여 디바이스층의 두께를 증가시키는 것이다. 그러나 이로 인해 비용이 증가하고 제조 처리량이 감소한다.
본 출원의 다양한 실시예들은 두꺼운 디바이스층 및 두꺼운 절연체층을 갖는 SOI 기판을 형성하는 방법을 목표로 한다. 일부 실시예들에서, 방법은 핸들 기판을 완전히 덮는 절연체층을 형성하는 단계, 및 희생 기판 상에 디바이스층을 에피택시 형성하는 단계를 포함한다. 희생 기판은 핸들 기판에 본딩되어, 디바이스층 및 절연체층이 희생 및 핸들 기판들 사이에 위치하고, 희생 기판이 제거된다. 제거는 디바이스층에 도달할 때까지 희생 기판에 에칭을 수행하는 단계를 포함한다. 일부 실시예들에서, 방법은, 디바이스층의 에지부들을 에칭하고, 절연체층 상에서 에칭을 멈추어서, 핸들 기판이 에칭 동안 완전히 덮이는 단계를 더 포함한다.
디바이스층이 에피택시 형성되고 핸들 기판에 전사되기 때문에, 디바이스층은 (예를 들어, 약 0.3마이크로미터를 초과하는 두께의) 큰 두께로 형성될 수 있다. 에피택시는 디바이스층을 형성하기 위한 다른 접근법들(예를 들어, 이온 주입을 사용하여 디바이스층을 형성하는 접근법들)과 연관된 두께 제한들을 받지 않는다. 또한, 에피택시가 절연체층의 두께에 의해 영향을 받지 않기 때문에, 절연체층은 (예를 들어, 약 1마이크로미터를 초과하는 두께의) 큰 두께로 형성될 수 있다. 희생 기판이 에칭을 사용하여 제거되기 때문에, 제거는 고도로 조절될 수 있고, 디바이스층의 총 두께 변화(TTV: Total Thickness Variation)는 낮을 수 있다. TTV는, 예를 들어, 디바이스층에 걸쳐 최소 두께 값과 디바이스층에 걸쳐 최대 두께 값 간의 차이일 수 있다. 핸들 기판이 에지부들의 에칭 동안 완전히 덮여 있기 때문에, 핸들 기판이 고저항을 가지며 에칭이 건식 에칭에 의해 수행되는 실시예들에서, 핸들 기판에서 아크가 방지될 수 있다. 또한, SOI 기판 상에 반도체 디바이스들을 형성하는데 사용되는 후속 플라즈마 처리(예를 들어, 플라즈마 에칭)에서 핸들 기판에서 아크가 방지될 수 있다.
도 1을 참조하면, SOI 기판(102)의 일부 실시예들의 단면도(100)가 제공된다. SOI 기판(102)은, 예를 들어, 고전압 디바이스들, BCD 디바이스들, 이플래쉬 디바이스들, CMOS 이미지 센서들, NIR 이미지 센서들, 및 기타 다른 디바이스들과 함께 사용될 수 있다. 고전압 디바이스들은, 예를 들어, 약 100볼트를 초과하는 전압들에서 작동하는 디바이스들일 수 있다. 일부 실시예들에서, SOI 기판(102)은 원형 평면 레이아웃을 가지고, 및/또는 약 200, 300, 또는 450밀리미터의 직경을 갖는다. 다른 실시예들에서, SOI 기판(102)은 몇몇 다른 형상 및/또는 다른 치수들을 갖는다. 또한, 일부 실시예들에서, SOI 기판(102)은 반도체 웨이퍼이다. SOI 기판(102)은 핸들 기판(104), 절연체층(106), 및 디바이스층(108)을 포함한다. 핸들 기판(104)은, 예를 들어, 단결정 실리콘, 몇몇 다른 실리콘 물질, 몇몇 다른 반도체 물질, 또는 이들의 임의의 조합이거나 이를 포함한다.
일부 실시예들에서, 핸들 기판(104)은 고저항 및/또는 저산소 농도를 갖는다. 고저항은, 예를 들어, 약 1, 3, 4, 또는 9킬로옴/센티미터(kΩ/cm)를 초과할 수 있고, 및/또는, 예를 들어, 약 1 내지 4 kΩ/cm, 약 4 내지 9 kΩ/cm, 또는 약 1 내지 9 kΩ/cm일 수 있다. 저산소 농도는, 예를 들어, 약 1, 2, 또는 5백만 원자 분율(ppma: parts per million atoms) 미만일 수 있고, 및/또는, 예를 들어, 약 0.1 내지 2.5 ppma, 약 2.5 내지 5.0 ppma, 또는 약 0.1 내지 5.0 ppma 사이일 수 있다. 저산소 농도 및 고저항은 개별적으로 기판 및/또는 무선 주파수(RF: Radio Frequency) 손실들을 감소시킨다. 일부 실시예들에서, 핸들 기판(104)은 저저항을 갖는다. 저저항은 핸들 기판(104)의 비용을 감소시키지만 기판 및/또는 RF 손실들의 증가를 초래할 수 있다. 저저항은, 예를 들어, 약 8, 10, 또는 12 Ω/cm 미만일 수 있고, 및/또는, 예를 들어, 약 8 내지 12 Ω/cm, 약 8 내지 10 Ω/cm, 또는 약 10 내지 12 Ω/cm 사이일 수 있다. 일부 실시예들에서, 핸들 기판(104)은 p형 또는 n형 도펀트들로 도핑된다. 핸들 기판(104)의 저항은, 예를 들어, 핸들 기판(104)의 도핑 농도에 의해 조절될 수 있다. 예를 들어, 도핑 농도를 증가시키는 것은 저항을 감소시킬 수 있는 반면, 도핑 농도를 감소시키는 것은 저항을 증가시킬 수 있고, 또는 그 반대일 수 있다. 일부 실시예들에서, 핸들 기판(104)의 두께(Ths)는 약 720 내지 780마이크로미터, 약 720 내지 750마이크로미터, 또는 약 750 내지 780마이크로미터이다.
절연체층(106)은 핸들 기판(104) 상에 위치하고, 예를 들어, 실리콘 산화물, 실리콘 풍부 산화물(SRO: Silicon-Rich Oxide), 몇몇 다른 산화물, 몇몇 다른 유전체, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예들에서, 절연체층(106)은 핸들 기판(104)의 상면(104us)을 완전히 덮는다. 핸들 기판(104)이 고저항을 갖는 적어도 일부 실시예들에서, 핸들 기판(104)의 상면(104us)을 완전히 덮는 것은, 디바이스층(108) 상에 디바이스들(미도시)을 형성하는데 사용되는 플라즈마 처리(예를 들어, 플라즈마 에칭) 동안 아크를 방지한다. 일부 실시예들에서, 절연체층(106)은 핸들 기판(104)을 완전히 둘러싼다. 절연체층(106)은, 디바이스층(108)과 핸들 기판(104) 사이에서, 핸들 기판(104) 상에서 제1 절연체 두께(Tfi)를 갖는다. 핸들 기판(104)와 디바이스층(108) 사이에 고도의 전기 절연을 제공하기 위해, 제1 절연체 두께(Tfi)는 크다. 고도의 전기 절연은, 예를 들어, 디바이스층(108) 상의 디바이스들(미도시) 사이의 누설 전류를 감소시킬 수 있고, 및/또는, 예를 들어, 디바이스들의 성능을 향상시킬 수 있다. 일부 실시예들에서, 제1 절연체 두께(Tfi)는 약 0.2 내지 2.5마이크로미터, 약 0.2 내지 1.35마이크로미터, 또는 약 1.35 내지 2.5마이크로미터고, 및/또는, 약 1 또는 2마이크로미터를 초과한다. 일부 실시예들에서, 절연체층(106)은 핸들 기판(104)의 최하부에서 및/또는 핸들 기판(104)의 측벽들을 따라 제2 절연체 두께(Tsi)를 갖는다. 일부 실시예들에서, 제2 절연체 두께(Tsi)는 제1 절연체 두께(Tfi)보다 작다. 일부 실시예들에서, 제2 절연체 두께(Tsi)는 약 20 내지 6000옹스트롬, 약 20 내지 3010옹스트롬, 또는 약 3010 내지 6000옹스트롬이다.
일부 실시예들에서, 절연체층(106)은, SOI 기판(102)의 대향하는 측부들 상에 각각 위치하는 SOI 기판(102)의 SOI 에지부들(102e)에서 계단형 프로파일들을 갖는다. 일부 실시예들에서, 절연체층(106)은, SOI 에지부들(102e)에 위치하며 수직 리세스 양(VRi)만큼 절연체층(106)의 최상면 아래로 리세스된 상면들을 갖는다. 수직 리세스 양(VRi)은, 예를 들어, 약 20 내지 6000옹스트롬, 약 20 내지 3010옹스트롬, 또는 약 3010 내지 6000옹스트롬일 수 있다. 일부 실시예들에서, 수직 리세스 양(VRi)과 제2 절연체 두께(Tsi)의 합은 제1 절연체 두께(Tfi)와 동일하거나 대략 동일하다. 일부 실시예들에서, 절연체층(106)은, SOI 에지부(102e)에 위치하고, 절연체 측면 리세스 양(LRi)만큼 절연체층(106)의 외부 측벽들에서 측 방향으로 각각 리세스된 내부 측벽들을 갖는다. 절연체 측면 리세스 양(LRi)은, 예를 들어, 약 0.8 내지 1.2밀리미터, 약 0.8 내지 1.0밀리미터, 또는 약 1.0 내지 1.2밀리미터일 수 있다.
디바이스층(108)은 절연체층(106) 상에 위치하고, 예를 들어, 단결정 실리콘, 몇몇 다른 실리콘, 몇몇 다른 반도체 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예들에서, 디바이스층(108) 및 핸들 기판(104)은 동일한 반도체 물질(예를 들어, 단결정 실리콘)이다. 디바이스층(108)은 큰 두께(Td)를 갖는다. 디바이스층(108)의 큰 두께는, 예를 들어, 소정의 디바이스들(예를 들어, NIR 이미지 센서들)이 필요로 하는 큰 반도체 접합부들(예를 들어, PN 접합부들)의 형성을 가능하게 할 수 있다. 일부 실시예들에서, 디바이스층(108)의 두께(Td)는 약 0.2, 0.3, 1.0, 5.0, 또는 8.0마이크로미터를 초과할 수 있다는 점, 및/또는 약 0.2 내지 8.0마이크로미터, 약 0.2 내지 4.0마이크로미터, 또는 약 4.0 내지 8.0마이크로미터라는 점에서 크다. 일부 실시예들에서, 디바이스층(108)은, SOI 에지부(102e)에 위치하고 디바이스 측면 리세스 양(LRd)만큼 핸들 기판(104)의 측벽들에서 측 방향으로 각각 리세스된 측벽들을 갖는다. 디바이스 측면 리세스 양(LRd)은, 예를 들어, 약 1.4 내지 2.5밀리미터, 약 1.4 내지 1.9밀리미터, 또는 약 1.9 내지 2.5밀리미터일 수 있다. 또한, 디바이스 측면 리세스 양(LRd)은, 예를 들어, 절연체 측면 리세스 양(LRi)보다 클 수 있다.
도 2를 참조하면, 트랩 풍부층(202)이 핸들 기판(104)을 절연체층(106)에서 분리시키는 도 1의 SOI 기판(102)의 몇몇 대안적인 실시예들의 단면도(200)가 제공된다. 트랩 풍부층(202)은 핸들 기판(104) 및/또는 디바이스층(108)에 비하여 고밀도의 캐리어 트랩들을 갖는다. 캐리어 트랩들은, 예를 들어, 트랩 풍부층(202)의 결정 격자 내의 전위 및/또는 다른 결함들이거나 이를 포함한다. 캐리어 트랩들은, 핸들 기판(104)의 최상면을 따라 트랩 모바일 캐리어들(예를 들어, 모바일 전자들)을 트랩하여, 기생 표면 전도(PSC: Parasitic Surface Conduction)의 효과들을 감소시킨다. 모바일 캐리어들은, 예를 들어, 절연체층(106) 내에 고정된 전하에 의해 핸들 기판(104)의 최상면으로 끌어당겨질 수 있다. PSC의 효과들을 감소시킴으로써, 트랩 풍부층(202)은 낮은 기판 및/또는 RF 손실들, 높은 Q 인자들을 갖는 수동 소자들, 낮은 크로스토크, 및 높은 선형성(예를 들어, 낮은 제2차 고조파들)을 촉진시킨다.
일부 실시예들에서, 트랩 풍부층(202)은, 고밀도의 캐리어 트랩들을 갖는 도핑되지 않은 다결정 실리콘, 비정질 실리콘, 또는 몇몇 다른 적절한 반도체 물질이거나 이를 포함한다. 트랩 풍부층(202)이 도핑되지 않은 다결정 실리콘이거나 이를 포함하는 일부 실시예들에서, 캐리어 트랩들은 도핑되지 않은 다결정 실리콘의 결정립계들에 집중되며, 도핑되지 않은 다결정 실리콘의 결정립 크기들을 감소시키는 것은 도핑되지 않은 다결정 실리콘 내의 캐리어 트랩들의 밀도를 증가시킨다. 일부 실시예들에서, 트랩 풍부층(202)의 두께(Ttr)는 약 1 내지 2마이크로미터, 약 1.0 내지 1.5마이크로미터, 또는 약 1.5 내지 2.0마이크로미터 사이이다. 두께(Ttr)가 (예를 들어, 약 1.0마이크로미터 미만으로) 너무 작으면, 트랩 풍부층(202)은 모바일 캐리어를 트랩하고 PSC의 효과를 감소시키는데 비효과적일 수 있다. 두께(Ttr)가 (예를 들어, 약 2.0마이크로미터 초과로) 너무 크면, SOI 기판(102)은 많은 양의 기판 휨을 일으키기 쉽다. 일부 실시예들에서, 핸들 기판(104)은 고저항 및/또는 저산소 농도를 갖는다. 고저항은, 예를 들어, 약 1, 3, 4, 또는 9 kΩ/cm를 초과할 수 있고, 및/또는, 예를 들어, 약 1 내지 4 kΩ/cm, 약 4 내지 9 kΩ/cm, 또는 약 1 내지 9 kΩ/cm 사이일 수 있다. 저산소 농도는, 예를 들어, 약 1, 2, 5, 또는 10 ppma 미만일 수 있고, 및/또는, 예를 들어, 약 1 내지 2 ppma, 2 내지 5 ppma, 또는 5 내지 10 ppma 사이일 수 있다.
도 3을 참조하면, 도 1의 SOI 기판(102)의 일부 실시예들의 평면도(300)가 제공된다. SOI 기판(102)은 원형이고 디바이스층(108)에 걸쳐 그리드로 배열된 복수의 IC 다이(302)를 포함한다. 설명의 용이함을 위해, IC 다이들(302)의 일부만이 302로 표시되었다. 일부 실시예들에서, SOI 기판(102)의 직경(D)는 약 150, 200, 300, 또는 450밀리미터다. 일부 실시예들에서, 절연체층(106)의 내부 측벽(106isw)은 절연체 측면 리세스 양(LRi)만큼 절연체층(106)의 외부 측벽(106osw)에서 측 방향으로 리세스된다. 일부 실시예들에서, 디바이스층(108)의 측벽(108sw)은 디바이스 측면 리세스 양(LRd)만큼 핸들 기판(104)의 측벽(104sw)(가상 선으로 도시됨)에서 측 방향으로 리세스된다. 절연체 측면 리세스 양(LRi)은, 예를 들어, 약 0.8 내지 1.2밀리미터, 약 0.8 내지 1.0밀리미터, 또는 약 1.0 내지 1.2밀리미터일 수 있다. 디바이스 측면 리세스 양(LRd)은, 예를 들어, 절연체 측면 리세스 양(LRi)보다 클 수 있고, 및/또는, 예를 들어, 약 1.4 내지 2.5밀리미터, 약 1.4 내지 1.9밀리미터 또는 약 1.9 내지 2.5밀리미터일 수 있다.
도 4를 참조하면, 도 1의 SOI 기판(102)이 적용되는 반도체 구조물의 일부 실시예들의 단면도(400)가 제공된다. 반도체 구조물은 디바이스층(108) 상에서 측 방향으로 이격된 복수의 반도체 디바이스(402)를 포함한다. 반도체 디바이스들(402)은, 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET: Metal-Oxide-Semiconductor Field-Effect Transistor)들, 몇몇 다른 금속 산화물 반도체(MOS: Metal-Oxide-Semiconductor) 디바이스들, 몇몇 다른 절연 게이트 전계 효과 트랜지스터(IGFET: Insulated-Gate Field-Effect Transistor)들, 몇몇 다른 반도체 디바이스들, 또는 이들의 임의의 조합일 수 있다. 또한, 반도체 디바이스들(402)은, 예를 들어, 고전압 디바이스들, BCD 디바이스들, 이플래시 디바이스들, CMOS 이미지 센서들, NIR 이미지 센서들, 몇몇 다른 디바이스들, 또는 이들의 임의의 조합일 수 있다.
일부 실시예들에서, 반도체 디바이스들(402)은 상응하는 소스/드레인 영역들(404), 상응하는 선택적 도전성 채널들(406), 상응하는 게이트 유전체층들(408), 상응하는 게이트 전극들(410), 및 상응하는 스페이서들(412)을 포함한다. 설명의 용이함을 위해, 소스/드레인 영역들(404) 중 일부만이 404로 표시되고, 선택적 도전성 채널들(406) 중 하나만이 406으로 표시되고, 게이트 유전체층들(408) 중 하나만이 408로 표시되고, 게이트 전극들(410) 중 하나만이 410으로 표시되며, 스페이서들(412) 중 하나만이 412로 표시되었다. 소스/드레인 영역들(404) 및 선택적 도전성 채널들(406)은 디바이스층(108) 내에 위치한다. 소스/드레인 영역들(404)은 선택적 도전성 채널들(406)의 단부들에 각각 위치하고, 선택적 도전성 채널들(406) 각각은 소스/드레인 영역들(404) 중 하나에서 소스/드레인 영역들(404) 중 다른 하나까지 연장된다. 소스/드레인 영역들(404)은 제1 도핑 유형을 가지며, 제1 도핑 유형과 반대인 제2 도핑 유형을 갖는 디바이스층(108)의 부분들에 직접적으로 접하여 위치한다.
게이트 유전체층들(408)은 선택적 도전성 채널들(406) 상에 각각 위치하고, 게이트 전극들(410)은 게이트 유전체층들(408) 상에 각각 위치한다. 게이트 유전체층들(408)은, 예를 들어, 실리콘 산화물 및/또는 몇몇 다른 유전체 물질이거나 이를 포함할 수 있고, 및/또는 게이트 전극들(410)은, 예를 들어, 도핑된 폴리실리콘, 금속, 몇몇 다른 도전성 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 스페이서들(412)은 소스/드레인 영역들(404) 상에 위치하며, 게이트 전극들(410)의 측벽들 및 게이트 유전체층들(408)의 측벽들을 따라 각각 위치한다. 스페이서들(412)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 카바이드, 몇몇 다른 유전체, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
백 엔드 오브 라인(BEOL: Back-End-Of-Line) 상호연결 구조물(414)은 SOI 기판(102) 및 반도체 디바이스들(402)을 덮는다. BEOL 상호연결 구조물(414)은 상호연결 유전체층(416), 복수의 배선(418), 및 복수의 비아(420)를 포함한다. 도시의 용이함을 위해, 배선들(418) 중 일부만이 418로 표시되고, 비아들(420) 중 일부만이 420으로 표시되었다. 상호연결 유전체층(416)은, 예를 들어, 보로포스포실리케이트 유리(BPSG: BoroPhosphoSilicate Glass), 포스포 실리케이트 유리(PSG: Phosphor-Silicate Glass), 도핑되지 않은 실리콘 유리(USG: Undoped Silicon Glass), 몇몇 다른 저 k 유전체, 실리콘 산화물, 몇몇 다른 유전체, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 저 k 유전체는, 예를 들어, 약 3.9, 3, 2, 또는 1 미만의 유전 상수(κ)를 갖는 유전체이거나 이를 포함할 수 있다.
배선들(418) 및 비아들(420)은 상호연결 유전체층(416) 내에 교대로 적층되고, 반도체 디바이스들(402)로 연장되는 도전 경로들을 규정한다. 도전 경로들은, 예를 들어, 반도체 디바이스들(402)을 다른 디바이스들(예를 들어, 다른 반도체 디바이스들), 접촉 패드들, 또는 몇몇 다른 구조들과 결합시킨다. 배선들(418) 및 비아들(420)은, 예를 들어, 구리, 알루미늄 구리, 알루미늄, 텅스텐, 몇몇 다른 금속, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예들에서, 배선들(418) 중 최상부 배선들은 배선들(418) 중 아래에 위치한 배선들보다 두껍다.
도 3 및 도 4는 도 1의 SOI 기판(102)의 실시예들과 관련하여 설명되지만, 도 2의 SOI 기판(102)의 실시예들도 도 3 및 도 4에서 대안적으로 사용될 수 있음을 이해할 것이다. 도 3은 특정 개수의 IC 다이(302) 및 IC 다이들(302)의 특정 레이아웃을 도시하지만, 더 많거나 적은 수의 IC 다이(302) 및/또는 다이들(302)의 다른 레이아웃들도 다른 실시예들에서 가능하다. 도 4는 BEOL 상호연결 구조물(414)의 특정 레이아웃을 도시하지만, BEOL 상호연결 구조물(414)의 다른 레이아웃들도 다른 실시예들에서 가능하다. 도 4는 3개의 반도체 디바이스(402) 및 반도체 디바이스들(402)에 대한 특정 레이아웃을 도시하지만, 더 많거나 적은 수의 반도체 디바이스(402) 및/또는 반도체 디바이스들(402)의 다른 레이아웃들도 가능하다.
도 5 내지 16을 참조하면, SOI 기판(102)을 형성하고 사용하기 위한 방법의 일부 실시예들의 일련의 단면도들(500 내지 1600)이 제공된다. 방법은 도 1의 SOI 기판(102)의 실시예들을 형성하는 것으로 도시되어 있지만, 방법은 도 2의 SOI 기판(102) 및 SOI 기판(102)의 다른 실시예들도 대안적으로 형성할 수 있다. 또한, 도 5 내지 도 16에 도시된 단면도들(500 내지 1600)이 방법을 참조하여 설명되었지만, 도 5 내지 도 16은 방법에 국한되지 않고, 방법 없이 단독으로 존재할 수 있음을 이해할 것이다.
도 5의 단면도(500)에 도시된 바와 같이, 핸들 기판(104)이 제공된다. 일부 실시예들에서, 핸들 기판(104)은 단결정 실리콘, 몇몇 다른 실리콘 물질, 몇몇 다른 반도체 물질, 또는 이들의 임의의 조합이거나 이를 포함한다. 일부 실시예들에서, 핸들 기판(104)은 원형의 평면 레이아웃을 가지고, 및/또는 약 200, 300, 또는 450밀리미터의 직경을 갖는다. 다른 실시예들에서, 핸들 기판(104)은 몇몇 다른 형상 및/또는 다른 치수들을 갖는다. 또한, 일부 실시예들에서, 핸들 기판(104)은 반도체 웨이퍼이다. 일부 실시예들에서, 핸들 기판(104)은 고저항 및/또는 저산소 농도를 갖는다. 고저항과 저산소 농도는 기판 및/또는 RF 손실들을 개별적으로 감소시킨다. 고저항은, 예를 들어, 약 1, 3, 4, 또는 9 kΩ/cm 초과일 수 있고, 및/또는, 예를 들어, 약 1 내지 4 kΩ/cm, 약 4 내지 9 kΩ/cm, 또는 약 1 내지 9 kΩ/cm 사이일 수 있다. 저산소 농도는, 예를 들어, 약 1, 2, 또는 5 ppma 미만일 수 있고, 및/또는, 예를 들어, 약 0.1 내지 2.5 ppma, 약 2.5 내지 5.0 ppma, 또는 약 0.1 내지 5.0 ppma 사이일 수 있다. 고저항 기판이 저저항 기판보다, 예를 들어, 비용이 높을 수 있기 때문에, 일부 실시예들에서, 기판 비용을 감소시키기 위해 핸들 기판(104)은 저저항을 갖는다. 저저항은, 예를 들어, 약 8, 10, 또는 12 Ω/cm 미만일 수 있고, 및/또는, 예를 들어, 약 8 내지 12 Ω/cm, 약 8 내지 10 Ω/cm, 또는 약 10 내지 12 Ω/cm 일 수 있다. 일부 실시예들에서, 핸들 기판(104)은 p형 또는 n형 도펀트들로 도핑된다. 핸들 기판(104)의 저항은, 예를 들어, 핸들 기판(104)의 도핑 농도에 의해 조절될 수 있다. 일부 실시예들에서, 핸들 기판(104)의 두께(Ths)는 약 720 내지 780마이크로미터, 약 720 내지 750마이크로미터, 또는 약 750 내지 780마이크로미터이다.
도 5의 단면도(500)에 또한 도시된 바와 같이, 제1 절연체층(106a)은 핸들 기판(104)의 상면(104us) 상에 형성된다. 일부 실시예들에서, 제1 절연체층(106a)은 핸들 기판(104)의 상면(104us)을 완전히 덮는다. 핸들 기판(104)이 고저항을 갖는 적어도 일부 실시예들에서, 상면(104us)을 완전히 덮는 것은, 예를 들어, 이후에 수행되는 플라즈마 처리 동안 아크를 방지할 수 있다. 일부 실시예들에서, 제1 절연체층(106a)은 핸들 기판(104)을 완전히 둘러싼다. 일부 실시예들에서, 제1 절연체층(106a)은 실리콘 산화물 및/또는 몇몇 다른 유전체이거나 이를 포함한다. 일부 실시예들에서, 제1 절연체층(106a)의 두께(Tfi')는 약 0.2 내지 2.0마이크로미터, 약 0.2 내지 1.1마이크로미터, 또는 약 1.1 내지 2.0마이크로미터이다.
일부 실시예들에서, 제1 절연체층(106a)을 형성하는 공정은 열 산화, 화학 기상 증착(CVD: Chemical Vapor Deposition), 물리적 기상 증착(PVD: Physical Vapor Deposition), 몇몇 다른 증착 공정, 또는 이들의 임의의 조합에 의해 제1 절연체층(106a)을 성막하는 단계를 포함한다. 예를 들어, 제1 절연체층(106a)은 산소 가스(예를 들어, O2) 또는 몇몇 다른 가스를 산화제로 사용하는 건식 산화 공정에 의해 성막될 수 있다. 다른 예로서, 제1 절연체층(106a)은 산화제로 수증기를 사용하는 습식 산화 공정에 의해 성막될 수 있다. 일부 실시예들에서, 제1 절연체층(106a)은 약 섭씨 800 내지 1100도(℃), 약 800 내지 950℃, 또는 약 950 내지 1100℃의 온도들에서 형성된다. 예를 들어, (예를 들어, 습식 및 건식 산화 공정들 중 어느 하나의) 열 산화에 의해 제1 절연체층(106a)이 형성되는 경우, 제1 절연체층(106a)은 이들 온도들에서 형성될 수 있다.
도 6의 단면도(600)에 도시된 바와 같이, 희생 기판(602)이 제공된다. 일부 실시예들에서, 희생 기판(602)은 단결정 실리콘, 몇몇 다른 실리콘 물질, 몇몇 다른 반도체 물질, 또는 이들의 임의의 조합이거나 이를 포함한다. 일부 실시예들에서, 희생 기판(602)은 p형 또는 n형 도펀트들로 도핑되고, 및/또는 저저항률을 갖는다. 저저항은, 예를 들어, 약 0.01 또는 0.02 Ω/cm 미만일 수 있고, 및/또는, 예를 들어, 약 0.01 내지 0.2 Ω/cm일 수 있다. 일부 실시예들에서, 희생 기판(602)은 핸들 기판(104)(도 5 참조)보다 낮은 저항을 갖는다. 일부 실시예들에서, 희생 기판(602)은 원형 평면 레이아웃을 가지고, 및/또는 약 200, 300, 또는 450밀리미터의 직경을 갖는다. 다른 실시예들에서, 희생 기판(602)은 몇몇 다른 형상 및/또는 다른 치수들을 갖는다. 일부 실시예들에서, 희생 기판(602)은 벌크 반도체 기판이고, 및/또는 반도체 웨이퍼이다. 일부 실시예들에서, 희생 기판(602)의 두께(Tss)는 약 720 내지 780마이크로미터, 약 720 내지 750마이크로미터, 또는 약 750 내지 780마이크로미터이다. 일부 실시예들에서, 희생 기판(602)의 두께(Tss)는 핸들 기판(104)(도 5 참조)의 두께(Ths)와 동일하거나 거의 같다.
도 6의 단면도(600)에 또한 도시된 바와 같이, 디바이스층(108)이 희생 기판(602) 상에 형성된다. 디바이스층(108)은 큰 두께(Td)를 갖는다. 일부 실시예들에서, 두께(Td)는 약 0.7 내지 10.0마이크로미터, 약 0.7 내지 5.0마이크로미터, 또는 약 5.0 내지 10.0마이크로미터라는 점, 및/또는 약 0.7, 5.0 또는 10.0마이크로미터를 초과한다는 점에서 크다. 일부 실시예들에서, 디바이스층(108)은 단결정 실리콘, 몇몇 다른 실리콘 물질, 몇몇 다른 반도체 물질, 또는 이들의 임의의 조합이거나 이를 포함한다. 일부 실시예들에서, 디바이스층(108)은 희생 기판(602)과 동일한 반도체 물질이거나 이를 포함하거나, 희생 기판(602)과 동일한 도핑 타입을 가지거나, 희생 기판(602)보다 낮은 도핑 농도를 가지거나, 또는 전술한 바의 임의의 조합일 수 있다. 예를 들어, 희생 기판(602)은 P+ 단결정 실리콘이거나 이를 포함할 수 있는 반면, 디바이스층(108)은 P- 단결정 실리콘이거나 이를 포함할 수 있다. 일부 실시예들에서, 디바이스층(108)은 저저항을 갖는다. 저저항은, 예를 들어, 희생 기판(602)의 저항보다 더 클 수 있다. 또한, 저저항은, 예를 들어, 약 8, 10, 또는 12 Ω/cm 미만이고, 및/또는 약 8 내지 12 Ω/cm, 약 8 내지 10 Ω/cm, 또는 약 10 내지 12 Ω/cm일 수 있다. 일부 실시예들에서, 디바이스층(108)은 핸들 기판(104)(도 5 참조)과 동일한 도핑 유형, 동일한 도핑 농도, 동일한 저항률, 또는 이들의 임의의 조합을 갖는다. 일부 실시예들에서, 디바이스층(108)을 형성하는 공정은 분자선 에피택시(MBE: Molecular Beam Epitaxy), 기상 에피택시(VPE: Vapor Phase Epitaxy), 액상 에피택시(LPE: Liquid Phase Epitaxy), 몇몇 다른 에피택시 공정, 또는 이들의 임의의 조합을 포함한다.
도 7의 단면도(700)에 도시된 바와 같이, 디바이스층(108) 및 희생 기판(602)이 패터닝된다. 패터닝은 디바이스층(108) 및 희생 기판(602)에 의해 규정된 에지 영역들(604)(도 6 참조)을 제거한다. 에지 영역들(604)을 제거함으로써, 후속하는 연삭 및/또는 화학적 습식 에칭 동안 결함들이 에지 영역들(604)에 형성되는 것이 방지된다. 에지 결함들은 에지 영역들(604)에 집중되는 경향을 가지며, 디바이스층(108)의 품질에 부정적인 영향을 미친다. 또한, 패터닝은 희생 기판(602)의 에지에 렛지(ledge)(702)를 형성한다. 렛지(702)는 희생 기판(602)에 의해 규정되며, 렛지 세그먼트 한 쌍을 희생 기판(602)의 대향하는 측부들 상에 각각 갖는다. 일부 실시예들에서, 렛지(702)는, 희생 기판(602)의 에지를 따라 링 형상 경로 또는 몇몇 다른 폐쇄 경로로 연장되는 평면 레이아웃을 갖는다. 일부 실시예들에서, 렛지(702)는 약 0.8 내지 1.2밀리미터, 약 0.8 내지 1.0밀리미터, 또는 약 1.0 내지 1.2밀리미터의 폭(W)을 갖는다. 일부 실시예들에서, 렛지(702)는 약 30 내지 120마이크로미터, 약 30 내지 75마이크로미터, 또는 약 75 내지 120마이크로미터의 거리(D)만큼 디바이스층(108)의 상면 또는 최상면 아래로 리세스된다. 일부 실시예들에서, 렛지(702)는 희생 기판(602)의 상면 또는 최상면 아래로 추가적으로 리세스된다.
일부 실시예들에서, 패터닝은 포토 리소그래피/에칭 공정 또는 몇몇 다른 패터닝 공정에 의해 수행된다. 또한, 일부 실시예들에서, 패터닝은 디바이스층(108) 상에 마스크(704)를 형성하는 단계, 마스크(704)를 제 위치에 배치한 상태에서 디바이스층(108) 및 희생 기판(602)에 에칭을 수행하는 단계, 및 마스크(704)를 제거하는 단계를 포함한다. 마스크(704)는, 예를 들어, 디바이스층(108) 및 희생 기판(602)이 에지 영역들(604)을 제외하고 완전히 덮이도록 형성될 수 있다. 일부 실시예들에서, 마스크(704)는 실리콘 질화물, 실리콘 산화물, 몇몇 다른 하드 마스크 물질, 포토 레지스트, 몇몇 다른 마스크 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예들에서, 마스크(704)는 웨이퍼 에지 노광(WEE: Wafer Edge Exposure) 공정 툴을 사용하여 형성된다. 예를 들어, 마스크(704)를 형성하는 공정은, 디바이스층(108) 상에 포토 레지스트층을 성막하는 단계, WEE 공정 툴을 사용하여 포토 레지스트층의 에지부를 방사선에 선택적으로 노광하는 단계, 및 포토 레지스트층을 현상하여 마스크(704)를 형성하는 단계를 포함한다.
도 8의 단면도(800)에 도시된 바와 같이, 디바이스층(108) 및 희생 기판(602)이 세정되어, (예를 들어, 도 7의 패터닝과 같은) 선행 공정들을 수행하는 중에 생성된 에칭 잔류물 및/또는 기타 원하지 않는 부산물들을 제거한다. 일부 실시예들에서, 세정 공정은 물리적 브러시 또는 워터 제트를 사용하여 디바이스층(108) 및 희생 기판(602)을 스크럽한다. 일부 실시예들에서, 세정 공정은 화학 용액을 사용하여 디바이스층(108) 및 희생 기판(602)을 세정한다. 화학 용액은, 예를 들어, 불화 수소산 또는 몇몇 다른 화학 용액이거나 이를 포함할 수 있다. 일부 실시예들에서, 세정은, 렛지(702)가 디바이스층(108)의 상면 또는 최상면 아래로 리세스되는 거리(D)를 증가시킨다. 다른 실시예들에서, 거리(D)는 도 7의 패터닝부터 실질적으로 변하지 않은 채로 유지된다.
도 9의 단면도(900)에 도시된 바와 같이, 제2 절연체층(106b)은 디바이스층(108)의 상면(108us) 상에 형성된다. 일부 실시예들에서, 제2 절연체층(106b)은 디바이스층(108)의 상면(108us)을 완전히 덮는다. 일부 실시예들에서, 제2 절연체층(106b)은 희생 기판(602) 및 디바이스층(108)을 완전히 둘러싼다. 일부 실시예들에서, 제2 절연체층(106b)은 실리콘 산화물 및/또는 몇몇 다른 유전체이다. 일부 실시예들에서, 제2 절연체층(106b)은 제1 절연체층(106a)과 동일한 유전체 물질이다. 일부 실시예들에서, 제2 절연체층(106b)의 두께(Tsi')는 약 20 내지 6000옹스트롬, 약 20 내지 3010옹스트롬, 또는 약 3010 내지 6000옹스트롬이다.
일부 실시예들에서, 제2 절연체층(106b)을 형성하는 공정은 열 산화, CVD, PVD, 몇몇 다른 증착 공정, 또는 이들의 임의의 조합에 의해 제2 절연체층(106b)을 성막하는 단계를 포함한다. 예를 들어, 제2 절연체층(106b)은 산소 가스(예를 들어, O2) 또는 몇몇 다른 가스를 산화제로 사용하는 건식 산화 공정에 의해 성막될 수 있다. 다른 예로서, 제2 절연체층(106b)은 수증기를 산화제로 사용하는 습식 산화 공정에 의해 성막될 수 있다. 일부 실시예들에서, 제2 절연체층(106b)은 약 750 내지 1100℃, 약 750 내지 925℃, 또는 약 925 내지 1100℃의 온도들에서 형성된다. 예를 들어, (예를 들어, 습식 및 건식 산화 공정들 중 어느 하나의) 열 산화에 의해 제2 절연체층(106b)이 형성되는 경우, 제2 절연체층(106b)은 이들 온도들에서 형성될 수 있다. 일부 실시예들에서, 제2 절연체층(106b)은 제1 절연체층(106a)의 온도보다 낮은 온도에서 형성된다.
도 10의 단면도(1000)에 도시된 바와 같이, 희생 기판(602)이 핸들 기판(104)에 본딩되어, 디바이스층(108), 제1 절연체층(106a), 및 제2 절연체층(106b)이 핸들 기판(104)과 희생 기판(602) 사이에 위치한다. 본딩 공정은 제1 및 제2 절연체층들(106a, 106b)을 함께 가압하여 제1 절연체층(106a) 및 제2 절연체층(106b)이 직접 접촉하는 계면에서 본드(1002)를 형성한다. 본딩은, 예를 들어, 퓨전 본딩, 진공 본딩, 또는 몇몇 다른 본딩 공정에 의해 수행될 수 있다. 퓨전 본딩은, 예를 들어, 약 1 표준 대기압(atm: atmosphere), 약 0.5 내지 1.0 atm, 약 1.0 내지 1.5 atm, 또는 약 0.5 내지 1.5 atm의 압력으로 수행될 수 있다. 진공 본딩은, 예를 들어, 약 0.5 내지 100밀리바(mBar), 약 0.5 내지 50 mBar, 또는 약 50 내지 100 mBar의 압력으로 수행될 수 있다.
일부 실시예들에서, 본드(1002)를 강화하기 위해 본드 어닐링이 수행된다. 일부 실시예들에서, 본드 어닐링은 약 300 내지 1150℃, 약 300 내지 725℃, 또는 약 735 내지 1150℃의 온도에서 수행된다. 일부 실시예들에서, 본드 어닐링은 약 2 내지 5시간, 약 2 내지 3.5시간, 또는 약 3.5 내지 5시간 동안 수행된다. 일부 실시예들에서, 본드 어닐링은 약 1 atm, 약 0.5 내지 1.0 atm, 약 1.0 내지 1.5 atm, 또는 약 0.5 내지 1.5 atm의 압력으로 수행된다. 일부 실시예들에서, 본드 어닐링은 질소 가스(예를 들어, N2) 및/또는 몇몇 다른 가스가 도 10의 구조물 위로 유동하면서 수행된다. 가스의 유량은, 예를 들어, 약 1 내지 20 표준 분당 리터(slm: standard litre per minute), 약 1 내지 10 slm, 또는 약 10 내지 20 slm일 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 제2 절연체층(106b) 및 희생 기판(602)에 제1 박막화 공정이 수행된다. 제1 박막화 공정은 제2 절연체층(106b)의 상부 부분을 제거하고, 희생 기판(602)의 상부 부분을 더 제거한다. 일부 실시예들에서, 디바이스층(108) 및 희생 기판(602)이 집합적으로 소정의 두께(Tpd)를 가질 때까지, 제1 박막화 공정이 제2 절연체층(106b) 및 희생 기판(602)에 수행된다. 소정의 두께(Tpd)는, 예를 들어, 약 20 내지 45마이크로미터, 약 20 내지 32.5마이크로미터, 또는 약 32.5 내지 45마이크로미터일 수 있다.
일부 실시예들에서, 제1 박막화 공정은 부분적으로 또는 전체적으로 기계적 연삭 공정에 의해 수행된다. 일부 실시예들에서, 제1 박막화 공정은 부분적으로 또는 전체적으로 화학적 기계적 연마(CMP: Chemical Mechanical Polish)에 의해 수행된다. 일부 실시예들에서, 제1 박막화 공정은, 기계적 연삭 공정에 이어, CMP에 의해 수행된다. 전술한 바와 같이, 도 6의 에지 영역(604)의 제거는, 연삭 중에 에지 영역(604)에서 에지 결함들이 형성되는 것을 방지한다. 에지 결함들은 연삭 중에 에지 영역(604)에서 형성되고 집중되는 경향을 가지며, 디바이스층(108)의 품질에 부정적인 영향을 미친다.
도 12의 단면도(1200)에 도시된 바와 같이, 에칭이 희생 기판(602)(도 11 참조)에 수행된다. 에칭은 디바이스층(108) 상에서 멈추고 희생 기판(602)을 제거한다. 일부 실시예들에서, 에칭은 희생 기판(602)의 측벽들 및 디바이스층(108)의 측벽들 상의 제2 절연체층(106b)의 일부분을 추가로 제거한다. 또한, 일부 실시예들에서, 에칭은 디바이스층(108)의 측벽들(108sw)을 측 방향으로 에칭한다. 측 방향 에칭으로 인해, 디바이스층(108)의 측벽들(108sw)은, 예를 들어, 만곡되고 및/또는 오목할 수 있다. 에칭이 완료되면, 디바이스층(108)의 두께(Td)는, 예를 들어, 약 0.6 내지 9.5마이크로미터, 약 0.6 내지 5.05마이크로미터, 또는 약 5.05 내지 9.5마이크로미터일 수 있다. 일부 실시예들에서, 에칭은, 예를 들어, 과도 에칭으로 인해 디바이스층(108)의 두께(Td)를 미량 감소시킨다.
일부 실시예들에서, 에칭은 불화 수소/질소/아세틱(HNA: hydrofluoric/nitric/acetic) 에칭, 몇몇 다른 습식 에칭, 건식 에칭, 또는 몇몇 다른 에칭에 의해 수행된다. 예를 들어, HNA 에칭은, 불화 수소산, 질산, 및 아세트산을 포함하는 화학 용액으로 희생 기판(602)을 에칭할 수 있다. 에칭은 희생 기판(602)의 물질에 대해 제1 에칭률을 가지며, 또한 디바이스층(108)의 물질에 대해 제1 에칭률보다 작은 제2 에칭률을 더 갖는다. 일부 실시예들에서, 제1 에칭률은 제2 에칭률보다 약 90 내지 100, 약 90 내지 95, 또는 약 95 내지 100배 크다. 제1 및 제2 에칭률들의 이들 실시예들은, 예를 들어, 제1 에칭이 HNA 에칭에 의해 수행되고, 희생 기판(602)이 P+ 단결정 실리콘이거나 이를 포함하고, 디바이스층(108)이 P- 단결정 실리콘이거나 이를 포함하는 경우에 발생할 수 있다.
희생 기판(602)을 제거하기 위해 에칭(예를 들어, HNA 에칭)을 사용하기 때문에, 희생 기판(602)의 제거는, 예를 들어, 고도로 조절될 수 있다. 따라서, 디바이스층(108)의 두께(Td)는 디바이스층에 걸쳐 고도로 균일할 수 있고, 디바이스층(108)의 TTV는, 예를 들어, 낮을 수 있다. 예를 들어, TTV는 약 500 또는 1500옹스트롬 미만이라는 점에서 낮을 수 있다. 일부 실시예들에서, TTV는 디바이스층(108)의 두께(Td)와 함께 감소한다. 예를 들어, 디바이스층(108)의 두께(Td)가 약 3000옹스트롬 미만인 경우, TTV는 약 500옹스트롬 미만일 수 있고, 디바이스층(108)의 두께(Td)가 약 3000옹스트롬을 초과하는 경우, TTV는 약 500옹스트롬을 초과하지만, 약 1500옹스트롬 미만일 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 디바이스층(108)이 패터닝된다. 패터닝은 디바이스층(108)의 에지부들(108e)(도 12 참조)을 제거한다. 에지부들(108e)을 제거함으로써, 도 12의 에칭 중에 에지부(108e)들에 형성되는 에지 결함들이 제거된다. 에지 결함들은 디바이스층(108)의 품질을 감소시키고, 도 12의 에칭 중에 디바이스층(108)의 측벽들(108sw)로의 측 방향 에칭으로 인해 형성된다. 패터닝은 디바이스층(108)의 측벽들(108sw)을 측 방향으로 더 리세스한다. 일부 실시예들에서, 에지부들(108e)을 제거한 후에, 디바이스층(108)의 측벽들(108sw)은 디바이스 측면 리세스 양(LRd)만큼 핸들 기판(104)의 측벽들에서 측 방향으로 각각 리세스된다. 디바이스 측면 리세스 양(LRd)은, 예를 들어, 약 1.4 내지 2.5밀리미터, 약 1.4 내지 1.95밀리미터, 또는 약 1.95 내지 2.5밀리미터일 수 있다.
일부 실시예들에서, 패터닝은 포토 리소그래피/에칭 공정 또는 몇몇 다른 패터닝 공정에 의해 수행된다. 또한, 일부 실시예들에서, 패터닝은, 디바이스층(108) 상에 마스크(1302)를 형성하는 단계, 마스크(1302)를 제 위치에 배치한 상태에서 디바이스층(108)에 에칭을 수행하는 단계, 및 마스크(1302)를 제거하는 단계를 포함한다. 마스크(1302)는, 예를 들어, 실리콘 질화물, 실리콘 산화물, 몇몇 다른 하드 마스크 물질, 포토 레지스트, 몇몇 다른 마스크 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 마스크(1302)는, 예를 들어, 디바이스층(108)이 에지부들(108e)을 제외하고는 완전히 덮이도록 형성될 수 있고, 및/또는, 예를 들어, WEE 공정 툴을 사용하여 형성될 수 있다. 일부 실시예들에서, WEE 공정 툴을 사용하여 마스크(1302)를 형성하는 공정은, 디바이스층(108) 상에 포토 레지스트층을 성막하는 단계; WEE 공정 툴을 사용하여 포토 레지스트층의 에지부를 방사선에 선택적으로 노광하는 단계; 및 포토 레지스트층을 현상하여 마스크(1302)를 형성하는 단계를 포함할 수 있다. 에칭은, 예를 들어, 건식 에칭 또는 몇몇 다른 에칭에 의해 수행될 수 있고, 및/또는, 예를 들어, 제1 및 제2 절연체층들(106a, 106b) 상에서 멈출 수 있다. 핸들 기판(104)이 (예를 들어, 약 1 kΩ/cm을 초과하는) 고저항을 갖고 에칭이 건식 에칭을 사용하여 수행되는 일부 실시예들에서, 제1 및 제2 절연체층들(106a, 106b)은 핸들 기판(104)를 완전히 덮고 및/또는 완전히 둘러쌈으로써 아크를 방지한다. 마스크(1302)는, 예를 들어, 플라즈마 애싱 또는 몇몇 다른 제거에 의해 제거될 수 있다. 플라즈마 애싱은, 예를 들어, 마스크(1302)를 O2 플라즈마에 노출시키는 것을 포함할 수 있으며, 예를 들어, 마스크(1302)가 포토 레지스트이거나 이를 포함하는 경우에 수행될 수 있다.
일부 실시예들에서, 도 13의 패터닝 이후에 세정 공정이 수행되어, 패터닝 중에 생성된 에칭 잔류물 및/또는 기타 원하지 않는 부산물들을 제거한다. 일부 실시예들에서, 세정 공정은 패터닝 중에 디바이스층(108) 상에 형성되는 산화물을 제거한다. 세정 공정은, 예를 들어, HF 산 또는 몇몇 다른 화학 용액을 사용하여 세정을 수행할 수 있다. 불화 수소는, 예를 들어, HF 산 부피의 약 0.1 내지 2.0 %, 약 0.1 내지 1.0 % 또는 약 1.0 내지 2.0 %를 이룰 수 있다. HF 산의 나머지는, 예를 들어, 탈이온수 또는 몇몇 다른 물일 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 디바이스층(108)에 제2 박막화 공정이 수행되어, 디바이스층(108)의 두께(Td)를 줄인다. 일부 실시예들에서, 제2 박막화 공정은 두께(Td)를 약 0.3 내지 8.0마이크로미터, 약 0.3 내지 4.15마이크로미터, 또는 약 4.15 내지 8.0마이크로미터로, 및/또는 약 0.3, 1.0, 2.0, 5.0, 또는 8.0마이크로미터를 초과하도록 줄일 수 있다. 집합적으로, 디바이스층(108), 제1 절연체층(106a), 제2 절연체층(106b) 및 핸들 기판(104)은 SOI 기판(102)을 규정한다. 일부 실시예들에서, 제2 박막화 공정은 CMP, 몇몇 다른 박막화 공정, 또는 이들의 임의의 조합에 의해 수행된다.
디바이스층(108)이 에피택시 형성되고 핸들 기판(104)에 전사되기 때문에, 디바이스층(108)은 (예를 들어, 약 0.3마이크로미터를 초과하는 두께의) 큰 두께로 형성될 수 있다. 에피택시는, 디바이스층을 형성하는 다른 접근법들과 연관된 두께 제한들을 받지 않는다. 또한, 에피택시가 제1 및 제2 절연체층들(106a, 106b)의 두께에 영향을 받지 않기 때문에, 제1 및 제2 절연체층들(106a, 106b)은 개별적으로 및/또는 집합적으로 (예를 들어, 약 1마이크로미터를 초과하는 두께의) 큰 두께로 형성될 수 있다. 디바이스층(108)의 큰 두께는, 예를 들어, 소정의 디바이스들(예를 들어, NIR 이미지 센서들)이 필요로 하는 큰 반도체 접합부들(예를 들어, PN 접합부들)의 형성을 가능하게 할 수 있다. 제1 및 제2 절연체층들(106a, 106b)의 큰 두께는, 예를 들어, 디바이스층(108) 상의 디바이스들 사이에 향상된 전기 절연을 가능하게 하고, 및/또는 디바이스들 사이에 누설 전류를 감소시킬 수 있다. 큰 두께들의 이점을 얻을 수 있는 디바이스는, 예를 들어, 고전압 디바이스들, BCD 디바이스들, 이플래시 디바이스들, CMOS 이미지 센서들, NIR 이미지 센서들, 몇몇 다른 디바이스들, 또는 이들의 임의의 조합을 포함한다.
도 15의 단면도(1500)에 도시된 바와 같이, 복수의 반도체 디바이스들(402)이 디바이스층(108) 상에 형성된다. 핸들 기판(104)이 (예를 들어, 약 1 kΩ을 초과하는 저항의) 고저항을 갖는 일부 실시예들에서, 제1 및 제2 절연체층(106a, 106b)은 핸들 기판(104)을 완전히 덮고 및/또는 완전히 둘러쌈으로써 반도체 디바이스들(402)들을 형성하기 위해 수행되는 플라즈마 처리(예를 들어, 플라즈마 에칭) 중에 아크를 방지한다. 반도체 디바이스들(402)은, 예를 들어, 고전압 디바이스들, BCD 디바이스들, 이플래시 디바이스들, CMOS 이미지 센서들, NIR 이미지 센서들, 몇몇 다른 디바이스들, 또는 이들의 임의의 조합일 수 있다. 고전압 디바이스들은, 예를 들어, 약 100 볼트를 초과하는 전압에서 작동하는 디바이스들일 수 있다.
일부 실시예들에서, 반도체 디바이스들(402)은 상응하는 소스/드레인 영역들(404), 상응하는 선택적 도전성 채널들(406), 상응하는 게이트 유전체층들(408), 상응하는 게이트 전극들(410), 및 상응하는 스페이서들(412)을 포함한다. 설명의 용이함을 위해, 소스/드레인 영역들(404)중 일부만이 404로 표시되고, 선택적 도전성 채널들(406) 중 하나만이 406로 표시되고, 게이트 유전체층들(408) 중 하나만이 408로 표시되고, 게이트 전극들(410) 중 하나만이 410으로 표시되며, 스페이서들(412) 중 하나만이 412로 표시되었다. 소스/드레인 영역들(404) 및 선택적 도전성 채널들(406)은 디바이스층(108) 내에 위치한다. 소스/드레인 영역들(404)은 선택적 도전성 채널들(406)의 단부들에 각각 위치하고, 선택적 도전성 채널들(406) 각각은 소스/드레인 영역들(404) 중 하나에서 소스/드레인 영역들(404) 중 다른 하나까지 연장된다. 게이트 유전체층들(408)은 선택적 도전성 채널들(406) 상에 각각 위치하고, 게이트 전극들(410)은 게이트 유전체층들(408) 상에 각각 위치한다. 스페이서들(412)은 소스/드레인 영역들(404) 상에 위치하며, 게이트 전극들(410)의 측벽들을 따라 각각 위치한다.
일부 실시예들에서, 반도체 디바이스들(402)을 형성하는 공정은, 디바이스층(108)을 덮는 유전체층을 성막하는 단계, 및 유전체층을 덮는 도전층을 추가로 성막하는 단계를 포함한다. 도전층 및 유전체층은 게이트 전극들(410) 및 게이트 유전체층들(408)에 (예를 들어, 포토 리소그래피/에칭 공정에 의해) 패터닝된다. 게이트 전극들(410)이 적소에 위치한 상태에서 도펀트들이 디바이스층(108) 내로 주입되어 소스/드레인 영역들(404)의 저농도 도핑 부분들을 규정하고, 스페이서층이 소스/드레인 영역들(404) 및 게이트 전극들(410)을 덮으며 형성된다. 스페이서층은 에치백되어 스페이서들(412)을 형성하고, 스페이서들(412)이 적소에 위치한 상태에서 도펀트들이 디바이스층(108)으로 주입되어 소스/드레인 영역들(404)을 확장시킨다.
도 16의 단면도(1600)에 도시된 바와 같이, BEOL 상호연결 구조물(414)이 디바이스층(108) 및 반도체 디바이스들(402) 상에 형성된다. BEOL 상호연결 구조물(414)은, 층간 유전체(ILD: InterLayer Dielectric)층(416ild), 복수의 배선간 유전체(IWD: InterWire Dielectric)층(416iwd), 및 패시베이션층을 포함한다. IWD층들(416iwd)은 ILD층(416ild) 상에 위치하고, 패시베이션층(416p)은 IWD층들(416iwd) 상에 위치한다. ILD층(416ild), IWD층들(416iwd), 및 패시베이션층(416p)은, 예를 들어, BPSG, PSG, USG, 몇몇 다른 저 k 유전체, 실리콘 산화물, 몇몇 다른 유전체, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. BEOL 상호연결 구조물(414)은 복수의 배선(418) 및 복수의 비아(420)를 더 포함한다. 도시의 용이함을 위해, 배선들(418) 중 일부만이 418로 표시되고, 비아들(420) 중 일부만이 420으로 표시된다. 배선들(418) 및 비아들(420)은 ILD층(416ild), IWD층들(416iwd), 및 패시베이션층(416p)에 의해 규정되는 상호연결 유전체층 내에 교대로 적층된다.
일부 실시예들에서, BEOL 상호연결 구조물(414)을 형성하는 공정은, 단일 다마신 공정에 의해 최하층의 비아들(420)을 형성하는 단계, 및 이어서 단일 다마신 공정에 의해 최하층의 배선들(418)을 형성하는 단계를 포함한다. 또한, 일부 실시예들에서, 공정은, 이중 다마신 공정을 반복적으로 수행함으로써 나머지 층들의 비아들(420) 및 나머지 층들의 배선들(418)을 형성하는 단계를 포함한다. 일부 실시예들에서, 단일 다마신 공정은, 유전체층을 성막하는 단계, 단일층의 도전성 피처들(예를 들어, 단일층의 비아들 또는 배선들)을 위한 개구부들을 가지도록 유전체층을 패터닝하는 단계, 및 도전성 물질로 개구부들을 채워 단일층의 도전성 피처들을 형성하는 단계를 포함한다. 유전체층은, 예를 들어, ILD층(416ild) 또는 IWD층들(416iwd)의 최하부 IWD층에 해당할 수 있다. 일부 실시예들에서, 이중 다마신 공정은, 유전체층을 성막하는 단계, 2개 층의 도전성 피처들 (예를 들어, 단일층의 비아들 및 단일층의 배선들)을 위한 개구부들을 가지도록 유전체층을 패터닝하는 단계, 및 도전성 물질로 개구부들을 채워 2개 층의 도전성 피처들을 형성하는 단계를 포함할 수 있다. 유전체층은, 예를 들어, 최하부 IWD층 상의 IWD층들(416iwd) 중 하나에 해당할 수 있다.
도 17을 참조하면, 도 5 내지 도 16의 방법의 일부 실시예들의 블록도(1700)가 제공된다. 이 방법은, 예를 들어, 두꺼운 디바이스층 및 두꺼운 절연체층을 갖는 SOI 기판을 형성할 수 있다.
단계(1702)에서, 핸들 기판을 덮는(예를 들어, 완전히 덮는) 제1 절연체층이 형성된다. 예를 들어, 도 5를 참조한다.
단계(1704)에서, 디바이스층이 희생 기판 상에 에피택시 형성된다. 예를 들어, 도 6을 참조한다.
단계(1706)에서, 디바이스층 및 희생 기판에 의해 규정되는 에지 영역들이 제거된다. 예를 들어, 도 7을 참조한다.
단계(1708)에서, 디바이스층 및 희생 기판이 세정된다. 예를 들어, 도 8을 참조한다.
단계(1710)에서, 제2 절연체층이 디바이스층을 덮도록 형성된다. 예를 들어, 도 9를 참조한다.
단계(1712)에서, 희생 기판이 핸들 기판에 본딩되어, 제1 절연체층, 제2 절연체층, 및 디바이스층이 희생 기판과 핸들 기판 사이에 위치한다. 예를 들어, 도 10을 참조한다.
단계(1714)에서, 희생 기판이 박형화된다. 예를 들어, 도 11을 참조한다.
단계(1716)에서, 에칭이 희생 기판에 수행되어 희생 기판이 제거되고, 이에 의해 디바이스층이 노출된다. 예를 들어, 도 12를 참조한다.
단계(1718)에서, 디바이스층의 에지부들이 제거되고, 제거하는 동안 핸들 기판은 제1 및 제2 절연체층들에 의해 덮여 있다(예를 들어, 완전히 덮여 있다). 예를 들어, 도 13을 참조한다. 핸들 기판이 (예를 들어, 약 1 kΩ/cm을 초과하는) 고저항을 갖고, 제거는 건식 에칭에 의해 수행되고, 제거하는 동안 핸들 기판이 제1 및 제2 절연체층에 의해 완전히 덮이는 실시예들에서, 핸들 기판에서의 아크가, 예를 들어, 제1 및 제2 절연체층들에 의해 방지될 수 있다.
단계(1720)에서, 디바이스층이 박형화된다. 예를 들어, 도 14를 참조한다. 디바이스층, 제1 및 제2 절연체층들, 및 핸들 기판은 집합적으로 SOI 기판을 규정한다. 디바이스층이 에피택시 형성되고 핸들 기판에 전사되기 때문에, 디바이스층은 (예를 들어, 약 0.3마이크로미터를 초과하는 두께의) 큰 두께로 형성될 수 있다. 에피택시는 디바이스층을 형성하기 위한 다른 접근법들과 연관된 두께 제한들을 받지 않는다. 또한, 에피택시가 절연체층의 두께에 의해 영향을 받지 않기 때문에, 절연체층은 (예를 들어, 약 1마이크로미터를 초과하는 두께의) 큰 두께로 형성될 수 있다.
단계(1722)에서, 디바이스층 상에 반도체 디바이스가 형성된다. 예를 들어, 도 15를 참조한다. 일부 실시예들에서, 반도체 디바이스들은 플라즈마 처리를 사용하여 형성된다. 예를 들어, 플라즈마 에칭이 사용되어, 유전체층 및 도전층을 게이트 유전체층 및 게이트 전극으로 각각 패터닝할 수 있다. 핸들 기판이 (예를 들어, 약 1 kΩ/cm을 초과하는 저항의) 고저항을 갖고, 반도체 디바이스들이 플라즈마 처리를 사용하여 형성되고, 플라즈마 처리 동안 핸들 기판이 제1 및 제2 절연체층들에 의해 완전히 덮이는 실시예들에서, 핸들 기판에서의 아크가, 예를 들어, 제1 및 제2 절연체층들에 의해 방지될 수 있다.
단계(1724)에서, 디바이스층 및 반도체 디바이스를 덮는 BEOL 상호연결 구조물이 형성된다. 예를 들어, 도 16을 참조한다.
도 17의 블록도(1700)가 본 명세서에서 일련의 동작 또는 이벤트로서 도시되고 설명되었지만, 그러한 동작들 또는 이벤트들이 설명된 순서는 제한적인 의미로 해석되어서는 안됨을 이해할 것이다. 예를 들어, 일부 동작들은 다른 순서로 발생할 수 있고 또는, 본 명세서에서 예 및/또는 설명된 것과 다른 동작들 또는 이벤트들과 동시에 발생할 수도 있다. 또한, 본 명세서의 하나 이상의 양태 또는 실시예를 구현하는 데 도시된 모든 동작들이 요구되는 것이 아니며, 본 명세서에 설명된 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
일부 실시예들에서, 본 출원은 SOI 기판을 형성하는 방법을 제공하며, 방법은, 핸들 기판 상에 절연체층을 형성하는 단계; 희생 기판 상에 디바이스층을 에피택시 형성하는 단계, 상기 희생 기판을 상기 핸들 기판에 본딩하여, 상기 디바이스층 및 상기 절연체층을 상기 희생 및 핸들 기판들 사이에 위치시키는 단계; 및 상기 희생 기판을 제거하는 단계로서, 상기 디바이스층에 도달할 때까지 상기 희생 기판에 에칭을 수행하는 단계를 포함하는 단계를 포함한다. 일부 실시예들에서, 상기 희생 기판 및 상기 디바이스층은 동일한 반도체 물질을 포함하고, 상기 희생 기판 및 상기 디바이스층은 동일한 도핑 유형들을 가지지만 상이한 도핑 농도들을 가진다. 일부 실시예들에서, 상기 희생 기판은 P+ 단결정 실리콘을 포함하고, 상기 디바이스층은 P- 단결정 실리콘을 포함한다. 일부 실시예들에서, 상기 에칭은 HNA 에천트를 사용한다. 일부 실시예들에서, 상기 제거하는 단계는, 상기 에칭 전에 상기 희생 기판을 연삭하는 단계를 더 포함한다. 일부 실시예들에서, 상기 절연체층은 상기 핸들 기판의 최상면을 완전히 덮도록 형성되고, 상기 방법은, 상기 디바이스층을 패터닝하여 상기 디바이스층의 에지부들을 제거하는 단계를 더 포함하며, 상기 절연체층의 최상면은 상기 패터닝 동안 완전히 덮인 채로 유지된다. 일부 실시예들에서, 상기 패터닝 단계는 상기 디바이스층으로의 건식 에칭을 포함하고, 상기 건식 에칭은 상기 절연체층 상에서 멈춘다. 일부 실시예들에서, 상기 패터닝 단계는, WEE 공정 툴을 사용하여 상기 디바이스층 상에 마스크를 형성하는 단계를 포함한다. 일부 실시예들에서, 상기 핸들 기판은 약 1 킬로옴/센티미터(kΩ/cm)를 초과하는 고저항을 갖는다. 일부 실시예들에서, 상기 절연체층은 상기 핸들 기판을 완전히 둘러싼다.
일부 실시예들에서, 본 출원은 SOI 기판을 제공하며, SOI 기판은, 핸들 기판; 상기 핸들 기판을 덮는 절연체층으로서, 상기 절연체층은 상기 절연체층의 상면을 따라 한 쌍의 에지부를 가지며, 상기 에지부들은 상기 절연체층의 대향하는 측부들 상에 각각 위치하고, 각각 계단형 프로파일을 갖는 절연체층; 및 상기 절연체층 상에 위치하는 디바이스층을 포함한다. 일부 실시예들에서, 상기 절연체층은, 상기 디바이스층에 의해 덮이지 않은 한 쌍의 제1 상면부로서, 상기 절연체층의 상기 대향하는 측부들 상에 각각 위치하는 한 쌍의 제1 상면부; 및 상기 디바이스층에 의해 덮이지 않은 한 쌍의 제2 상면부로서, 상기 절연체층의 상기 대향하는 측부들 상에 각각 위치하는 한 쌍의 제2 상면부를 포함하며, 상기 제1 상면부들은 측 방향으로 상기 제2 상면부들 사이에 위치하고, 상기 제2 상면부들에 비해 높이 위치한다. 일부 실시예들에서, 상기 절연체층은 상기 핸들 기판을 완전히 둘러싼다. 일부 실시예들에서, 상기 절연체층의 두께는 약 0.7마이크로미터를 초과하고, 상기 디바이스층의 두께는 약 0.3마이크로미터를 초과한다. 일부 실시예들에서, 상기 핸들 기판은 실리콘을 포함하고, 약 1 킬로옴/센티미터(kΩ/cm)를 초과하는 저항을 갖는다.
일부 실시예들에서, 본 출원은 SOI 기판을 형성하는 방법을 제공하며, 방법은, 제1 반도체 기판을 덮는 유전체층을 형성하는 단계; 제2 반도체 기판 상에 반도체층을 에피택시 형성하는 단계로서, 상기 반도체층 및 상기 제2 반도체 기판은 동일한 도핑 유형들을 가지고, 상기 제2 반도체 기판은 상기 반도치층에 비해 고도로 도핑되는 단계; 상기 제2 반도체 기판을 상기 제1 반도체 기판에 본딩하여, 상기 반도체층과 상기 유전체층이 상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 위치하는 단계; 상기 반도체층에 도달할 때까지 상기 제2 반도체 기판에 제1 에칭을 수행하는 단계; 및 상기 반도체층에 제2 에칭을 수행하여 상기 반도체층의 에지부들을 제거하는 단계로서, 상기 제2 에칭은 상기 유전체층 상에서 멈추는 단계를 포함한다. 일부 실시예들에서, 상기 유전체층은 상기 제2 에칭 동안 상기 제1 반도체 기판을 완전히 덮고, 상기 제1 반도체 기판은 약 1 킬로옴/센티미터(kΩ/cm)를 초과하는 고저항을 가지며, 상기 제2 에칭은 건식 에천트로 수행된다. 일부 실시예들에서, 상기 제1 에칭은 상기 제2 반도체 기판에 대한 제1 에칭률 및 상기 반도체층에 대한 제2 에칭률을 가지며, 상기 제1 에칭률은 상기 제2 에칭률보다 약 90배 이상 크다. 일부 실시예들에서, 상기 반도체층 및 상기 제2 반도체 기판은 p형 도펀트들로 도핑되며, 상기 제1 에칭은 HNA 에천트를 사용한다. 일부 실시예들에서, 상기 방법은, 상기 반도체층 및 상기 제2 반도체 기판을 패터닝하여 렛지를 규정하는 단계로서, 상기 렛지는 상기 제2 반도체 기판의 상면 아래로 리세스되고, 상기 렛지는 한 쌍의 렛지 세그먼트를 상기 제2 반도체 기판의 대향하는 측부들 상에 각각 갖는 단계; 및 상기 렛지를 규정한 후, 상기 반도체층을 덮는 제2 유전체층을 형성하는 단계를 더 포함하고, 상기 본딩하는 단계가 수행되어, 상기 제2 유전체층이 상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 위치한다.
전술한 바는 몇몇 실시예들의 피처들을 개략적으로 설명하여 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예들과 동일한 목적들을 수행하고/하거나 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성들이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 변형을 행할 수 있음을 알 것이다.
실시예들
실시예 1. 절연체 상 반도체(semiconductor-on-insulator; SOI) 기판을 형성하는 방법에 있어서,
핸들 기판(handle substrate)에 절연체층을 형성하는 단계;
희생 기판 상에 디바이스층을 형성하는 단계 - 상기 희생 기판 및 상기 디바이스층은 동일한 반도체 물질을 포함하고, 상기 희생 기판 및 상기 디바이스층은 동일한 도핑 유형들을 가지지만 상이한 도핑 농도들을 가짐 -;
상기 희생 기판을 상기 핸들 기판에 본딩하는 단계로서, 상기 디바이스층 및 상기 절연체층이 상기 희생 기판과 상기 핸들 기판 사이에 있도록 하는, 상기 본딩 단계; 및
상기 희생 기판을 제거하는 단계
를 포함하고,
상기 제거하는 단계는, 상기 디바이스층에 도달할 때까지 상기 희생 기판에 에칭을 수행하는 단계를 포함하는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 2. 실시예 1에 있어서, 상기 희생 기판은 P+ 단결정 실리콘을 포함하고, 상기 디바이스층은 P- 단결정 실리콘을 포함하는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 3. 실시예 1에 있어서, 상기 에칭은 불화 수소/질소/아세트(HNA: hydrofluoric/nitric/acetic) 에천트를 사용하는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 4. 실시예 1에 있어서, 상기 제거하는 단계는 상기 에칭 전에 상기 희생 기판을 연삭하는 단계를 더 포함하는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 5. 실시예 1에 있어서, 상기 반도체 기판은 벌크 반도체 기판이고, 상기 디바이스층은 에피택시(epitaxy) 형성되는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 6. 실시예 1에 있어서, 상기 절연체층은 상기 핸들 기판의 최상면을 완전히 덮도록 형성되고,
상기 방법은, 상기 디바이스층을 패터닝하여 상기 디바이스층의 에지부들을 제거하는 단계를 더 포함하며, 상기 절연체층의 최상면은 상기 패터닝 동안 완전히 덮인 채로 유지되는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 7. 실시예 6에 있어서, 상기 패터닝 단계는 상기 디바이스층으로의 건식 에칭을 포함하고, 상기 건식 에칭은 상기 절연체층 상에서 정지되는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 8. 실시예 6에 있어서, 상기 패터닝 단계는, 웨이퍼 에지 노광(wafer edge exposure; WEE) 공정 툴(tool)을 사용하여 상기 디바이스층 상에 마스크를 형성하는 단계를 포함하는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 9. 실시예 6에 있어서, 상기 핸들 기판은 1 킬로옴/센티미터(kΩ/cm)보다 큰 고저항을 갖는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 10. 실시예 1에 있어서, 상기 절연체층은 상기 핸들 기판을 완전히 둘러싸는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 11. 절연체 상 반도체(semiconductor-on-insulator; SOI) 기판에 있어서,
핸들 기판;
상기 핸들 기판을 덮는 절연체층 - 상기 절연체층은 상기 절연체층의 상면을 따라 한 쌍의 에지부들을 가지며, 상기 에지부들은 상기 절연체층의 대향하는 측부들 상에 각각 있고 각각 계단형 프로파일(stepped profile)을 가짐 -; 및
상기 절연체층 위에 놓인 디바이스층
을 포함하는, 절연체 상 반도체(SOI) 기판.
실시예 12. 실시예 11에 있어서, 상기 절연체층은,
상기 디바이스층에 의해 덮이지 않은 한 쌍의 제1 상면부들 - 상기 제1 상면부들은 상기 절연체층의 상기 대향하는 측부들 상에 각각 있음 -; 및
상기 디바이스층에 의해 덮이지 않은 한 쌍의 제2 상면부들 - 상기 제2 상면부들은 상기 절연체층의 상기 대향하는 측부들 상에 각각 있음 -
을 포함하고,
상기 제1 상면부들은 측 방향으로 상기 제2 상면부들 사이에 위치하고, 상기 제2 상면부들에 비해 상승되는(elevated) 것인, 절연체 상 반도체(SOI) 기판.
실시예 13. 실시예 11에 있어서, 상기 절연체층은 상기 핸들 기판을 완전히 둘러싸는 것인, 절연체 상 반도체(SOI) 기판.
실시예 14. 실시예 11에 있어서, 상기 절연체층의 두께는 0.7 마이크로미터보다 크고 상기 디바이스층의 두께는 0.3 마이크로미터보다 큰 것인, 절연체 상 반도체(SOI) 기판.
실시예 15. 실시예 11에 있어서, 상기 핸들 기판은 실리콘을 포함하고, 1 킬로옴/센티미터(kΩ/cm) 보다 큰 저항을 갖는 것인, 절연체 상 반도체(SOI) 기판.
실시예 16. 절연체 상 반도체(semiconductor-on-Insulator; SOI) 기판을 형성하는 방법에 있어서,
제1 반도체 기판을 덮는 유전체층을 형성하는 단계;
제2 반도체 기판 상에 반도체층을 형성하는 단계 - 상기 제2 반도체 기판은 벌크 반도체 기판임 -;
상기 제2 반도체 기판을 상기 제1 반도체 기판에 본딩하는 단계로서, 상기 반도체층과 상기 유전체층이 상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 있도록 하는, 상기 본딩 단계;
상기 반도체층에 도달할 때까지 상기 제2 반도체 기판에 제1 에칭을 수행하는 단계 - 상기 제1 에칭은 불화 수소/질소/아세트(hydrofluoric/nitric/acetic; HNA) 에천트를 사용함 -; 및
상기 반도체층에 제2 에칭을 수행하여, 상기 반도체층의 에지부들을 제거하는 단계 - 상기 제2 에칭은 상기 유전체층 상에서 정지됨 -
를 포함하는, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 17. 실시예 16에 있어서, 상기 유전체층은 상기 제2 에칭 동안 상기 제1 반도체 기판을 완전히 덮고, 상기 제1 반도체 기판은 1 킬로옴/센티미터(kΩ/cm)보다 큰 고저항을 가지며, 상기 제2 에칭은 건식 에천트로 수행되는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 18. 실시예 16에 있어서, 상기 제1 에칭은 상기 제2 반도체 기판에 대한 제1 에칭률 및 상기 반도체층에 대한 제2 에칭률을 가지며, 상기 제1 에칭률은 상기 제2 에칭률보다 90배 이상 큰 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 19. 실시예 16에 있어서, 상기 제2 반도체 기판은 P+ 단결정 실리콘이고, 상기 반도체층은 P- 단결정 실리콘인 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
실시예 20. 실시예 16에 있어서,
상기 반도체층 및 상기 제2 반도체 기판을 패터닝하여 렛지(ledge)를 규정하는 단계 - 상기 렛지는 상기 제2 반도체 기판의 상면 아래로 리세스되고, 상기 렛지는 한 쌍의 렛지 세그먼트들을 상기 제2 반도체 기판의 대향하는 측부들 상에 각각 가짐 -; 및
상기 렛지를 규정한 후, 상기 반도체층을 덮는 제2 유전체층을 형성하는 단계
를 더 포함하고,
상기 본딩이 수행되어, 상기 제2 유전체층이 상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 있게 되는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.

Claims (10)

  1. 절연체 상 반도체(semiconductor-on-insulator; SOI) 기판을 형성하는 방법에 있어서,
    핸들 기판(handle substrate) 상에 절연체층을 형성하는 단계;
    희생 기판 상에 디바이스층을 형성하는 단계 - 상기 희생 기판 및 상기 디바이스층은 동일한 반도체 물질을 포함하고, 상기 희생 기판 및 상기 디바이스층은 동일한 도핑 유형들을 가지지만 상이한 도핑 농도들을 가짐 -;
    상기 디바이스층 및 상기 희생 기판을 패터닝하여 렛지(ledge)를 규정하는 단계 - 상기 렛지는 상기 희생 기판의 상면 아래로 리세스되고, 상기 렛지는 한 쌍의 렛지 세그먼트들을 상기 희생 기판의 대향하는 측부들 상에 각각 가짐 -;
    상기 희생 기판을 상기 핸들 기판에 본딩하는 단계로서, 상기 디바이스층 및 상기 절연체층이 상기 희생 기판과 상기 핸들 기판 사이에 있도록 하는, 상기 본딩 단계; 및
    상기 희생 기판을 제거하는 단계
    를 포함하고,
    상기 제거하는 단계는, 상기 디바이스층에 도달할 때까지 상기 희생 기판에 에칭을 수행하는 단계를 포함하는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
  2. 제1항에 있어서, 상기 희생 기판은 P+ 단결정 실리콘을 포함하고, 상기 디바이스층은 P- 단결정 실리콘을 포함하는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
  3. 제1항에 있어서, 상기 절연체층은 상기 핸들 기판의 최상면을 완전히 덮도록 형성되고,
    상기 방법은, 상기 디바이스층을 패터닝하여 상기 디바이스층의 에지부들을 제거하는 단계를 더 포함하며, 상기 절연체층의 최상면은 상기 패터닝 동안 완전히 덮인 채로 유지되는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
  4. 절연체 상 반도체(semiconductor-on-insulator; SOI) 기판에 있어서,
    핸들 기판;
    상기 핸들 기판을 덮는 절연체층 - 상기 절연체층은 상기 절연체층의 상면을 따라 한 쌍의 에지부들을 가지며, 상기 에지부들은 상기 절연체층의 대향하는 측부들 상에 각각 있고 각각 계단형 프로파일(stepped profile)을 가짐 -; 및
    상기 절연체층 위에 놓인 디바이스층
    을 포함하고,
    상기 절연체층은,
    상기 디바이스층에 의해 덮이지 않은 한 쌍의 제1 상면부들 - 상기 제1 상면부들은 상기 절연체층의 상기 대향하는 측부들 상에 각각 있음 -; 및
    상기 디바이스층에 의해 덮이지 않은 한 쌍의 제2 상면부들 - 상기 제2 상면부들은 상기 절연체층의 상기 대향하는 측부들 상에 각각 있음 -
    을 포함하고,
    상기 제1 상면부들은 측 방향으로 상기 제2 상면부들 사이에 위치하고, 상기 제2 상면부들에 비해 상승되며(elevated),
    상기 절연체 상 반도체(SOI) 기판은:
    상기 한 쌍의 제1 상면부들 및 상기 한 쌍의 제2 상면부들 각각의 위에 놓이고 상기 한 쌍의 제1 상면부들 및 상기 한 쌍의 제2 상면부들 각각과 접촉하는 유전체층을 더 포함하는, 절연체 상 반도체(SOI) 기판.
  5. 제1항에 있어서, 상기 에칭은 불화 수소/질소/아세트(HNA: hydrofluoric/nitric/acetic) 에천트를 사용하는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
  6. 제4항에 있어서, 상기 절연체층은 상기 핸들 기판을 완전히 둘러싸는 것인, 절연체 상 반도체(SOI) 기판.
  7. 제4항에 있어서, 상기 절연체층의 두께는 0.7 마이크로미터보다 크고 상기 디바이스층의 두께는 0.3 마이크로미터보다 큰 것인, 절연체 상 반도체(SOI) 기판.
  8. 제4항에 있어서, 상기 핸들 기판은 실리콘을 포함하고, 1 킬로옴/센티미터(kΩ/cm) 보다 큰 저항을 갖는 것인, 절연체 상 반도체(SOI) 기판.
  9. 절연체 상 반도체(semiconductor-on-Insulator; SOI) 기판을 형성하는 방법에 있어서,
    제1 반도체 기판을 덮는 유전체층을 형성하는 단계;
    제2 반도체 기판 상에 반도체층을 형성하는 단계 - 상기 제2 반도체 기판은 벌크 반도체 기판임 -;
    상기 반도체층 및 상기 제2 반도체 기판을 패터닝하여 렛지(ledge)를 규정하는 단계 - 상기 렛지는 상기 제2 반도체 기판의 상면 아래로 리세스되고, 상기 렛지는 한 쌍의 렛지 세그먼트들을 상기 제2 반도체 기판의 대향하는 측부들 상에 각각 가짐 -;
    상기 제2 반도체 기판을 상기 제1 반도체 기판에 본딩하는 단계로서, 상기 반도체층과 상기 유전체층이 상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 있도록 하는, 상기 본딩 단계;
    상기 반도체층에 도달할 때까지 상기 제2 반도체 기판에 제1 에칭을 수행하는 단계 - 상기 제1 에칭은 불화 수소/질소/아세트(hydrofluoric/nitric/acetic; HNA) 에천트를 사용함 -; 및
    상기 반도체층에 제2 에칭을 수행하여, 상기 반도체층의 에지부들을 제거하는 단계 - 상기 제2 에칭은 상기 유전체층 상에서 정지됨 -
    를 포함하는, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
  10. 제9항에 있어서,
    상기 렛지를 규정한 후, 상기 반도체층을 덮는 제2 유전체층을 형성하는 단계
    를 더 포함하고,
    상기 본딩이 수행되어, 상기 제2 유전체층이 상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 있게 되는 것인, 절연체 상 반도체(SOI) 기판을 형성하는 방법.
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