KR102309993B1 - 얇은 절연체 상의 반도체(soi) 기판을 형성하기 위한 방법 - Google Patents

얇은 절연체 상의 반도체(soi) 기판을 형성하기 위한 방법 Download PDF

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Abstract

본 출원의 다양한 실시예들은 주입 복사선 및/또는 플라즈마 손상이 없는 절연체 상의 반도체(semiconductor-on-insulator; SOI) 기판을 형성하는 방법에 관한 것이다. 일부 실시예들에서, 디바이스층이 희생 기판 상에서 에피택셜방식으로 형성되고, 절연체층이 디바이스층 상에 형성된다. 절연체층은, 예를 들어, 음성 또는 중성인 순전하를 갖고 형성될 수 있다. 디바이스층과 절연체층이 희생 기판과 핸들 기판 사이에 있도록, 희생 기판은 핸들 기판에 접합된다. 희생 기판이 제거되고, 디바이스층이 목표 두께를 가질 때까지 디바이스층은 순환적으로 시닝(cyclically thin)된다. 각각의 시닝 사이클은 디바이스층의 일부분을 산화시키는 단계, 및 산화로부터 초래되는 산화물을 제거하는 단계를 포함한다.

Description

얇은 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법{METHOD FOR FORMING THIN SEMICONDUCTOR-ON-INSULATOR (SOI) SUBSTRATES}
본 발명은 얇은 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법에 관한 것이다.
집적 회로는 전통적으로 벌크 반도체 기판 상에 형성되어 왔다. 최근 해에는, 절연체 상의 반도체(semiconductor-on-insulator; SOI) 기판이 벌크 반도체 기판의 대안책으로서 부각되었다. SOI 기판은 핸들(handle) 기판, 핸들 기판 위에 놓여 있는 절연체층, 및 절연체층 위에 놓여 있는 디바이스층을 포함한다. 무엇보다도, SOI 기판은 감소된 기생 용량, 감소된 누설 전류, 감소된 래치 업, 및 개선된 반도체 디바이스 성능을 초래한다.
일부 실시예들에서, 본 출원은 SOI 기판을 형성하는 방법을 제공하고, 상기 방법은, 희생 기판 상에 디바이스층을 에피택셜방식으로 형성하는 단계; 디바이스층이 희생 기판과 핸들 기판 사이에 있도록, 희생 기판을 핸들 기판에 접합시키는 단계; 희생 기판을 제거하는 단계; 및 디바이스층이 목표 두께를 가질 때까지 디바이스층을 순환적으로 시닝하는 단계를 포함하고, 각각의 시닝 사이클은 디바이스층의 일부분을 산화시키는 것과, 산화로부터 초래되는 산화물을 제거하는 것을 포함한다. 일부 실시예들에서, 상기 방법은, 디바이스층의 두께를 측정하는 단계; 및 측정된 두께와 목표 두께 간의 차이를 결정하는 단계를 더 포함하고, 순환적 시닝은 적어도 2개의 시닝 사이클들을 가지며, 적어도 2개의 시닝 사이클들은 각각 상기 차이를 부분적으로 감소시킨다. 일부 실시예들에서, 산화시키는 것은 오존이 물에 용해되어 있는 화학 용액에 디바이스층을 노출시키는 것을 포함하며, 제거하는 것은 불화수소산을 포함하는 화학 용액에 산화물을 노출시키는 것을 포함한다. 일부 실시예들에서, 상기 방법은, 희생 기판 상에 에칭 정지층을 에피택셜방식으로 형성하는 단계 - 에칭 정지층은 비도핑된 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 또는 붕소 도핑된 원소 실리콘을 포함하며, 디바이스층은 에칭 정지층 상에 형성됨 -; 및 희생 기판을 제거하는 단계와 순환적 시닝 사이에서 에칭 정지층을 제거하는 단계를 더 포함한다. 일부 실시예들에서, 에칭 정지층의 제거는 HCl 에칭을 포함한다. 일부 실시예들에서, 상기 방법은, 디바이스층 상에 절연체층을 형성하는 단계를 더 포함하며, 절연체층은 중성인 순전하를 갖고 접합 동안 희생 기판과 핸들 기판들 사이에 있다. 일부 실시예들에서, 상기 방법은, 디바이스층 상에 절연체층을 형성하는 단계를 더 포함하며, 절연체층은 음성인 순전하를 갖고 접합 동안 희생 기판과 핸들 기판들 사이에 있다. 일부 실시예들에서, 절연체층의 형성은 산소 라디칼들에 의한 산화를 포함한다.
일부 실시예들에서, 본 출원은 SOI 기판을 형성하는 다른 방법을 제공하고, 상기 방법은, 희생 기판 위에 버퍼층을 에피택셜방식으로 형성하는 단계; 버퍼층 위에 에칭 정지층을 에피택셜방식으로 형성하는 단계; 에칭 정지층 위에 디바이스층을 에피택셜방식으로 형성하는 단계; 버퍼층, 에칭 정지층, 및 디바이스층이 희생 기판과 핸들 기판 사이에 있도록, 희생 기판을 핸들 기판에 접합시키는 단계; 희생 기판, 버퍼층, 및 에칭 정지층을 제거하는 단계; 및 에칭 정지층의 제거 후 디바이스층의 최상면을 평활화하기 위해 어닐링을 수행하는 단계를 포함한다. 일부 실시예들에서, 에칭 정지층은 게르마늄이 약 20~60의 원자 퍼센트를 갖는 실리콘 게르마늄을 포함한다. 일부 실시예들에서, 에칭 정지층은 도핑되지 않는다. 일부 실시예들에서, 에칭 정지층은 약 1×1019 내지 5×1021원자/㎤의 농도로 p형 도펀트로 도핑된다. 일부 실시예들에서, 에칭 정지층은 약 1×1019 내지 5×1021원자/㎤의 농도로 p형 도펀트로 도핑된 원소 실리콘을 포함한다. 일부 실시예들에서, 버퍼층의 제거는 TMAH 에칭을 포함한다. 일부 실시예들에서, 에칭 정지층의 제거는 HCl 에칭을 포함한다. 일부 실시예들에서, 어닐링은 에칭 정지층의 제거 동안 디바이스층의 위치로부터 디바이스층을 먼저 이동시키지 않고서 인시츄로 수행된다.
일부 실시예들에서, 본 출원은 SOI 기판을 제공하고, 상기 SOI 기판은, 핸들 기판; 핸들 기판 위에 놓여 있는 절연체층; 및 절연체층 위에 놓여 있는 디바이스층을 포함하고, 디바이스층과 접해 있는 절연체층의 일부분은 음성인 순전하를 갖는다. 일부 실시예들에서, 절연체층은 실리콘 산화물을 포함하고, 디바이스층은 단결정 실리콘을 포함한다. 일부 실시예들에서, 디바이스층은 약 7~14나노미터의 두께를 갖는다. 일부 실시예들에서, 디바이스층은 p 도핑 유형을 갖는다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a와 도 1b는 주입 복사선 및/또는 플라즈마 손상이 없는 절연체 상의 반도체(SOI) 기판의 다양한 실시예들의 단면도들을 나타낸다.
도 2는 상이한 전하들을 갖는 절연체층들을 포함하는 SOI 기판의 일부 더 상세한 실시예들의 단면도를 나타낸다.
도 3은 도 1a의 SOI 기판의 일부 실시예들의 평면도를 나타낸다.
도 4는 도 1a의 SOI 기판이 그 응용을 발견하는 반도체 구조물의 일부 실시예들의 단면도를 나타낸다.
도 5 내지 도 16, 도 17a, 도 17b, 도 18, 도 19a, 도 19b, 및 도 20 내지 도 22는 주입 복사선 및/또는 플라즈마 손상이 없는 SOI 기판을 형성하고 사용하기 위한 방법의 일부 실시예들의 일련의 단면도들을 나타낸다.
도 23은 도 5 내지 도 16, 도 17a, 도 17b, 도 18, 도 19a, 도 19b, 및 도 20 내지 도 22의 방법의 일부 실시예들의 블록도를 나타낸다.
도 24는 디바이스층 시닝(thinning)을 수행하기 위한 방법의 일부 실시예들의 블록도를 나타낸다.
본 발명개시는 본 발명개시의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
약 7 내지 14나노미터 사이의 디바이스층 두께 및 약 12 내지 20나노미터 사이의 절연체층 두께를 갖는 얇은 절연체 상의 반도체(SOI) 웨이퍼는 완전히 공핍된 금속 산화물 반도체(metal-oxide-semiconductor; MOS) 디바이스 및 기타 고급 MOS 디바이스에서 그 응용을 발견한다. 무엇보다도, 얇은 SOI 웨이퍼는 디바이스층 상에 형성된 반도체 디바이스들에 대해 낮은 누설과 낮은 전력 소모를 촉진시킨다. 얇은 SOI 웨이퍼를 형성하는 방법에 따르면, 접합 웨이퍼는 산화되어 접합 웨이퍼를 둘러싸는 산화물층을 형성한다. 수소 이온이 산화물층을 거쳐 접합 웨이퍼에 주입되어, 접합 웨이퍼에 매립된 수소 풍부 영역을 형성한다. 접합 웨이퍼는 산화물층을 통해 핸들 웨이퍼에 접합되고, 접합 웨이퍼는 핸들 웨이퍼로부터 산화물층 및 접합 웨이퍼를 부분적으로 제거하도록 수소 풍부 영역을 따라 분할된다. 이어서, 접합 웨이퍼 부분을 평탄화하기 위해 핸들 웨이퍼 상에 남아있는 접합 웨이퍼 부분에 대해 화학적 기계적 폴리싱(chemical mechanical polish; CMP)이 수행된다. 핸들 웨이퍼, 핸들 웨이퍼 상에 남아있는 접합 웨이퍼 부분, 및 산화물층 부분은 집합적으로 얇은 SOI 웨이퍼를 규정한다.
상기 방법의 문제점은 수소 주입이 핸들 웨이퍼 상에 남아있는 산화물층 부분 및 접합 웨이퍼 부분에 주입 복사선 및/또는 플라즈마 손상을 야기할 수 있다는 것이다. 이러한 손상은, 결국에, SOI 웨이퍼 상에 형성된 반도체 디바이스들에 대해 높은 누설 및 전력 소모를 야기할 수 있다. 이러한 손상에 대한 잠재적 해결책은 고온 어닐링이다. 그러나, 고온 어닐링으로 이러한 손상을 완전히 바로잡는 것은 어렵고, 아무튼, 고온 어닐링은 비용 증가 및 공정 복잡성 증가로 이어진다. 상기 방법에 대한 다른 문제점은 수소 주입이 핸들 웨이퍼 상에 남아있는 산화물층 부분 내에 양전하(positive charge)를 가둬둘 수 있다는 것인데, 이는 SOI 웨이퍼 상에 형성된 반도체 디바이스들의 성능에 부정적인 영향을 줄 수 있다. 예를 들어, 양전하는 SOI 웨이퍼 상에 형성된 반도체 디바이스들의 문턱 전압, ON 저항, 및 다른 파라미터를 시프트시킬 수 있다. 상기 방법의 또다른 문제점은 주입, 분할, 및 CMP로 인한 높은 비용이다.
본 출원의 다양한 실시예들은 상기 방법으로부터 초래되는 얇은 SOI 기판뿐만 아니라, 주입 복사선 및/또는 플라즈마 손상이 없는 얇은 SOI 기판을 형성하는 방법에 관한 것이다. 일부 실시예들에서, 제1 절연층이 핸들 기판 상에 퇴적된다. 희생 기판 상에 버퍼층이 에피택셜방식으로(epitaxially) 형성되고, 버퍼층 상에 에칭 정지층이 에피택셜방식으로 형성되고, 에칭 정지층 상에 디바이스층이 에피택셜방식으로 형성되며, 디바이스층 상에 제2 절연체층이 퇴적된다. 에칭 정지층은, 예를 들어, 무도핑 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 붕소 도핑된 원소 실리콘, 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다. 제2 절연체층은, 예를 들어, 음성(negative) 또는 중성(neutral)인 순전하(net charge)를 가질 수 있다. 버퍼층, 에칭 정지층, 디바이스층, 제1 절연체층, 및 제2 절연체층이 희생 기판과 핸들 기판 사이에 있도록, 희생 기판은 핸들 기판에 접합된다. 희생 기판이 제거되고, 이어서, 버퍼층의 제거가 뒤따르며, 이어서, 에칭 정지층의 제거가 뒤따른다. 버퍼층의 제거는, 예를 들어, 테트라메틸암모늄 하이드록사이드(TMAH) 습식 에칭을 포함할 수 있다. 에칭 정지층의 제거는, 예를 들어, 염산(HCl) 습식 에칭, 및 이어서 디바이스층의 노출면을 평활화(smooth)하기 위한 인시츄 어닐링(in-situ annealing)을 포함할 수 있다. 에칭 정지층의 제거 후, 디바이스층은 디바이스층이 목표 두께를 가질 때까지 순환적으로 시닝(cyclically thin)된다. 각각의 시닝 사이클은 디바이스층의 일부분을 산화시키는 단계, 및 산화로부터 초래되는 산화물을 제거하는 단계를 포함한다.
디바이스층을 목표 두께로 순환적으로 시닝함으로써, 하나의 대규모 시닝 공정 대신에 복수의 소규모 시닝 공정이 수행될 수 있다. 이것은 결국, 디바이스층의 최종 두께에 대한 제어를 보다 잘할 수 있게 해준다. 예를 들어, 디바이스층의 두께는 약 20나노미터, 14나노미터, 또는 10나노미터 미만, 및/또는 약 7나노미터 내지 20나노미터 사이 또는 약 7나노미터 내지 14나노미터 사이의 최종 두께로 정확하게 감소될 수 있다. 이러한 작은 두께는 완전히 공핍된 MOS 디바이스 및 기타 고급 MOS 디바이스에서 그 적용을 찾아볼 수 있다.
중성인 순전하를 갖는 제2 절연체층을 형성함으로써, 제2 절연체층은 SOI 기판 상에 형성된 반도체 디바이스들의 성능(예를 들어, ON 저항, 문턱 전압 등)에 영향을 미치지 않는다. 음성인 순전하를 갖는 제2 절연체층을 형성함으로써, 제2 절연체층은 음전하를 정전기적으로 밀어내어, 반도체 디바이스들에 대한 누설을 방지하거나 또는 감소시킨다. 감소된 누설은 반도체 디바이스들에 대한 더 높은 전력 효율성과 성능을 야기시킨다.
제1 및 제2 절연층들을 퇴적함으로써, 그리고, 디바이스층을 에피택셜방식으로 형성함으로써, SOI 기판의 형성 동안 제1 및 제2 절연체층들 및 디바이스층은 주입 복사선 및/또는 플라즈마 손상을 받지 않는다. 예를 들어, 디바이스층 및 제1 및 제2 절연체층들을 형성하기 위한 수소 주입 공정은 없을 수 있다. 주입 복사선 및/또는 플라즈마 손상이 없기 때문에, SOI 기판 상에 형성된 반도체 디바이스들에 대한 누설은 방지되거나 또는 감소된다. 감소된 누설은 반도체 디바이스들에 대한 더 높은 전력 효율성과 성능을 야기시킨다.
비도핑된 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 붕소 도핑된 원소 실리콘, 또는 이들의 임의의 조합이도록 또는 이들을 포함하도록 에칭 정지층을 형성함으로써, 버퍼층을 제거하기 위한 TMAH 습식 에칭이, 예를 들어, 에칭 정지층 대비 버퍼층에 대한 높은 선택비로 수행될 수 있다. 결과적으로, 버퍼층은 에칭 정지층에 대한 (예를 들어, 오버 에칭으로 인한) 최소한의 손상을 갖고 제거될 수 있다. 또한, 에칭 정지층은, 후속 공정이 고도로 균일할 수 있도록, 작은 총 두께 변동(total thickness variation; TTV)을 가질 수 있다. 예를 들어, 에칭 정지층을 제거하기 위한 후속 에칭은 고도로 균일할 수 있다. 보다 균일한 후속 공정일수록, 디바이스층의 최종 두께는 보다 균일하게 되고, 디바이스층의 품질은 더 높아진다.
에칭 정지층을 제거하기 위해 HCl 열 에칭을 사용함으로써, 디바이스층 대비 에칭 정지층의 선택비는 높을 수 있다. 그 결과, (예를 들어, 오버 에칭으로 인한) 디바이스층에 대한 손상은 최소화되고, 디바이스층의 TTV는 작다. 또한, 디바이스층을 평활화하기 위해 인시츄 어닐링을 수행함으로써 디바이스층의 표면 거칠기를 더욱 감소시킬 수 있다. 디바이스층의 작은 TTV 및 감소된 표면 거칠기는, 결국, 디바이스층 상에 형성된 반도체 디바이스들 간의 높은 균일성을 촉진시키며, 이는 반도체 디바이스들의 크기가 계속 줄어듦에 따라 점점 중요해지고 있다.
도 1a를 참조하면, SOI 기판(102)의 일부 실시예들의 단면도(100A)가 제공된다. 일부 실시예들에서, SOI 기판(102)은 원형 평면 레이아웃을 갖고 및/또는 약 200밀리미터, 300밀리미터, 또는 450밀리미터의 직경을 갖는다. 다른 실시예들에서, SOI 기판(102)은 일부 다른 형상 및/또는 일부 다른 치수를 갖는다. 또한, 일부 실시예들에서, SOI 기판(102)은 반도체 웨이퍼이다. SOI 기판(102)은 핸들 기판(104), 절연체층(106), 및 디바이스층(108)을 포함한다. 핸들 기판(104)은, 예를 들어, 단결정 실리콘, 일부 다른 실리콘 물질, 일부 다른 반도체 물질, 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다.
일부 실시예들에서, 핸들 기판(104)은 고저항 및/또는 저산소 농도를 갖는다. 상기 고저항은, 예를 들어, 약 1킬로오옴/센티미터(㏀/㎝), 3㏀/㎝, 4㏀/㎝, 또는 9㏀/㎝보다 클 수 있으며, 및/또는, 예를 들어, 약 1~4㏀/㎝, 약 4~9㏀/㎝, 또는 약 1~9㏀/㎝일 수 있다. 상기 저산소 농도는, 예를 들어, 약 1ppma(parts per million atoms), 2ppma, 또는 5ppma미만일 수 있고, 및/또는 예를 들어, 약 0.1~2.5ppma, 약 2.5~5.0ppma, 또는 약 0.1~5.0ppma 사이일 수 있다. 상기 저산소 농도 및 상기 고저항은 개별적으로 기판 및/또는 무선 주파수(radio frequency; RF) 손실을 감소시킨다. 일부 실시예들에서, 핸들 기판(104)은 저저항을 갖는다. 상기 저저항은 핸들 기판(104)의 비용을 감소시키지만 기판 및/또는 RF 손실의 증가를 야기시킬 수 있다. 상기 저저항은, 예를 들어, 약 8Ω/㎝, 10Ω/㎝, 또는 12Ω/㎝미만일 수 있고, 및/또는, 예를 들어, 약 8~12Ω/㎝, 약 8~10Ω/㎝, 또는 약 10~12Ω/㎝ 사이일 수 있다. 일부 실시예들에서, 핸들 기판(104)은 p형 또는 n형 도펀트들로 도핑될 수 있다. 핸들 기판(104)의 저항은, 예를 들어, 핸들 기판(104)의 도핑 농도에 의해 제어될 수 있다. 예를 들어, 도핑 농도를 증가시키는 것은 저항을 감소시킬 수 있는 반면, 도핑 농도를 감소시키는 것은 저항을 증가시킬 수 있으며, 그 반대도 마찬가지이다.
절연체층(106)은 핸들 기판(104) 위에 놓이며, 예를 들어, 실리콘 산화물, 실리콘 풍부 산화물(silicon-rich oxide; SRO), 일부 다른 유전체, 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다. 이하에서 알 수 있듯이, SOI 기판(102)이 형성되는 방법으로 인해, 절연체층(106)은 주입 복사선 및/또는 플라즈마 손상이 없다. 그 결과, SOI 기판(102) 상에 형성된 반도체 디바이스들에 대해, 누설은 낮고, 성능(예를 들어, 전력 효율성, 스위칭 속도 등)은 높다. 또한, SOI 기판(102)이 형성되는 방법으로 인해, 절연체층(106)은 디바이스층(108)과의 계면에서 음성 또는 중성인 순전하를 갖는다. 절연체층(106)은, 디바이스층 계면에서 중성 전하를 가짐으로써, SOI 기판(102) 상에 형성된 반도체 디바이스들의 성능(예를 들어, ON 저항, 문턱 전압 등)에 영향을 미치지 않는다. 절연체층(106)은, 디바이스층 계면에서 음전하를 가짐으로써, 음전하를 정전기적으로 밀어내어, SOI 기판(102) 상에 형성된 반도체 디바이스들의 누설을 방지하거나 또는 감소시킨다.
일부 실시예들에서, 절연체층(106)은 디바이스층(108)에서 제1 절연체 두께(Tfi)를 가지며, SOI 기판(102)의 SOI 가장자리 부분들(102e), SOI 기판(102)의 측벽들, SOI 기판(102)의 바닥면에서 제2 절연체 두께(Tsi)를 더 갖고, 또는 이들의 임의의 조합을 가질 수 있다. 제1 절연체 두께(Tfi)는 제2 절연체 두께(Tsi)보다 크며, 예를 들어, 약 120~200옹스트롬, 약 120~160옹스트롬, 또는 약 160~200옹스트롬 사이일 수 있다. 제2 절연체 두께(Tsi)는, 예를 들어, 약 100~150옹스트롬, 약 100~125옹스트롬, 또는 약 125~150옹스트롬 사이일 수 있다. 일부 실시예들에서, 절연체층(106)은 핸들 기판(104)을 완전히 둘러싸고, 및/또는 SOI 가장자리 부분들(102e)에서 계단형 프로파일을 갖는다. 일부 실시예들에서, 절연체층(106)은, SOI 가장자리 부분들(102e)에 있고 절연체층(106)의 최상면 아래로 수직 리세스량(VR)만큼 리세싱된 윗면들을 갖는다. 수직 리세스량(VR)은 예를 들어, 약 20~50옹스트롬, 약 20~35옹스트롬, 또는 약 35~50옹스트롬일 수 있다. 일부 실시예들에서, 수직 리세스량(VR)과 제2 절연체 두께(Tsi)의 합은 제1 절연체 두께(Tfi)와 동일하거나 또는 대략 동일하다. 일부 실시예들에서, 절연체층(106)은, SOI 가장자리 부분(102e)에 있고 절연체층(106)의 외부 측벽들로부터 횡측 리세스량(LR)만큼 각각 횡측으로 리세싱된 내부 측벽들을 갖는다. 횡측 리세스량(LR)은 예를 들어, 약 0.8~1.2밀리미터, 약 0.8~1.0밀리미터, 또는 약 1.0~1.2밀리미터일 수 있다.
디바이스층(108)은 절연체층(106) 위에 놓이며, 예를 들어, 단결정 실리콘, 일부 다른 실리콘, 일부 다른 반도체 물질, 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다. 이하에서 알 수 있듯이, SOI 기판(102)이 형성되는 방법으로 인해, 디바이스층(108)은 주입 복사선 및/또는 플라즈마 손상이 없다. 그 결과, SOI 기판(102) 상에 형성된 반도체 디바이스들에 대해, 누설은 낮고, 성능(예를 들어, 전력 효율성, 스위칭 속도 등)은 높다.
일부 실시예들에서, 디바이스층(108)의 두께(Td)는 작다(즉, 디바이스층(108)은 얇다). 디바이스층(108)의 두께(Td)는 예를 들어, 약 10나노미터, 14나노미터, 또는 20나노미터 미만이고, 및/또는 약 7~14나노미터 또는 약 14~20나노미터 사이라는 점에서 작을 수 있다. 또한, 두께(Td)는, 예를 들어, SOI 기판(102) 상에 형성된 반도체 디바이스의 공핍 영역 폭과 동일하거나 또는 거의 동일하다는 점에서 작을 수 있다. 반도체 디바이스는 예를 들어, MOS 전계 효과 트랜지스터(MOSFET) 또는 일부 다른 반도체 디바이스일 수 있고, 및/또는 공핍 영역 폭은 예를 들어, 반도체 디바이스의 공핍 영역이 디바이스층(108) 내로 연장되는 깊이일 수 있다. 디바이스층(108)의 두께(Td)가 작은 일부 실시예들에서, 디바이스층(108) 상에 형성된 반도체 디바이스들 간의 전기적 격리가 향상될 수 있다. 예를 들어, 디바이스층(108)의 두께(Td)가 작기 때문에, 얕은 트렌치 격리(shallow trench isolation; STI) 구조물들 및/또는 다른 격리 구조물들이 디바이스층(108)을 거쳐서 절연체층(106)까지 완전히 연장되어 이웃해 있는 반도체 디바이스들 간의 완전하거나 또는 거의 완전한 전기적 격리를 제공할 수 있다. 또한, 디바이스층(108)의 두께(Td)가 작은 실시예들에서, 완전히 공핍된 반도체 디바이스들이 디바이스층 상에 형성될 수 있다. 완전히 공핍된 반도체 디바이스들은 일반적으로, 부분적으로 공핍된 대응물들보다 더 높은 스위칭 속도와 더 높은 전력 효율성을 갖는다.
일부 실시예들에서, 디바이스층(108)의 TTV는 낮다. TTV는 디바이스층(108)에 대한 최소 두께값과 디바이스층(108)에 대한 최대 두께값 사이의 차이다. 디바이스층(108)의 TTV는 예를 들어, 약 20나노미터, 10나노미터, 또는 5나노미터 미만이고, 및/또는 약 5~20나노미터, 약 5~12나노미터, 약 12~20나노미터, 또는 약 8~12나노미터 사이라는 점에서 낮을 수 있다. 낮은 TTV는 디바이스층(108) 상에 형성된 반도체 디바이스들의 파라미터들의 균일성을 촉진시킨다. 이러한 파라미터들은 예를 들어, 문턱 전압, 온 전류(on-current) 등을 포함할 수 있다. 반도체 디바이스들이 계속해서 축소됨에 따라, 낮은 TTV가 점점 더 중요해지고 있다.
도 1b를 참조하면, 도 1a의 SOI 기판(102)의 일부 대안적인 실시예들의 단면도(100B)가 제공되며, 여기서는 트랩(trap) 풍부층(110)이 핸들 기판(104)을 절연체층(106)으로부터 분리시킨다. 트랩 풍부층(110)은 핸들 기판(104)에 대한 및/또는 디바이스층(108)에 대한 고밀도의 캐리어 트랩들을 갖는다. 캐리어 트랩들은 예를 들어, 트랩 풍부층(110)의 결정 격자 내의 전위(dislocation) 및/또는 다른 결함들일 수 있거나 또는 이들을 포함할 수 있다. 캐리어 트랩들은 기생 표면 전도(parasitic surface conduction; PSC)의 효과를 감소시키기 위해 핸들 기판(104)의 최상면을 따라 이동 캐리어들(예를 들어, 이동 전자들)을 트래핑(trap)한다. 이동 캐리어들은 예를 들어, 절연체층(106) 내에서 고정된 전하에 의해 핸들 기판(104)의 최상면으로 끌어당겨질 수 있다. 트랩 풍부층(110)은, PSC의 영향을 감소시킴으로써, 낮은 기판 및/또는 RF 손실, 높은 Q 인자를 갖는 수동 디바이스들, 낮은 크로스토크 및 높은 선형성(예를 들어, 낮은 제2 고조파)을 촉진시킨다.
일부 실시예들에서, 트랩 풍부층(110)은 비도핑된 다결정 실리콘, 비정질 실리콘, 또는 고밀도의 캐리어 트랩들을 갖는 일부 다른 적절한 반도체 물질이거나 또는 이들을 포함한다. 트랩 풍부층(110)이 비도핑된 다결정 실리콘이거나 또는 이를 포함하는 일부 실시예들에서, 캐리어 트랩들은 비도핑된 다결정 실리콘의 결정립계(grain boundary)에서 집중화되고, 비도핑된 다결정 실리콘의 결정립 크기를 감소시키면, 비도핑된 다결정 실리콘 내의 캐리어 트랩들의 밀도를 증가시킨다.
도 2를 참조하면, 도 1a의 SOI 기판(102)의 보다 상세한 일부 실시예들의 단면도(200)가 제공되고, 여기서는 절연체층(106)이 제1 절연체층(106f)을 포함하고, 제1 절연체층(106f) 위에 놓여 있는 제2 절연체층(106s)을 더 포함한다. 제1 절연체층(106f) 및 제2 절연체층(106s)은 예를 들어, 실리콘 산화물, SRO, 일부 다른 유전체, 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다.
일부 실시예들에서, 제1 및 제2 절연체층들(106f, 106s)은 상이한 전하를 갖는다. 예를 들어, 제1 절연체층(106f)은 양전하 또는 중성 전하를 가질 수 있는 반면, 제2 절연체층(106s)은 음전하를 가질 수 있다. 다른 예시로서, 제1 절연체층(106f)은 양전하를 가질 수 있는 반면, 제2 절연체층(106s)은 중성 전하를 가질 수 있다. 다른 실시예들에서, 제1 및 제2 절연체층들(106f, 106s)은 동일한 전하를 갖는다. 예를 들어, 제1 및 제2 절연체층들(106f, 106s)은 음전하 또는 중성 전하를 가질 수 있다. 일부 실시예들에서, 제1 및 제2 절연체층들(106f, 106s)은 상이한 물질들이다. 다른 실시예들에서, 제1 및 제2 절연체층들(106f, 106s)은 동일한 물질이다. 일부 실시예들에서, 제1 절연체층(106f)의 제1 두께(Tfi')는 약 120~200옹스트롬, 약 120~160옹스트롬, 또는 약 160~200옹스트롬 사이이고, 및/또는 제2 절연체층(106s)의 제2 두께(Tsi')는 약 100~150옹스트롬, 약 100~125옹스트롬, 또는 약 125~150옹스트롬 사이이다. 일부 실시예들에서, 제1 두께(Tfi')는 제2 두께(Tsi')보다 크다.
도 2는 도 1a를 사용하여 절연체층(106)의 보다 상세한 실시예들을 나타내지만, 보다 상세한 실시예들이 또한 도 1b와 함께 사용될 수 있다는 것을 이해해야 한다. 예를 들어, 일부 실시예들에서, 도 1b의 절연체층(106)은 제1 절연체층(106f) 및 제2 절연체층(106s)을 포함할 수 있다.
도 3을 참조하면, 도 1a의 SOI 기판(102)의 일부 실시예들의 평면도(300)가 제공된다. SOI 기판(102)은 원형이고, 디바이스층(108)에 걸쳐 그리드로 배열된 복수의 IC 다이들(302)을 포함한다. 도시의 용이화를 위해, IC 다이들(302) 중 일부만이 302로 라벨표시되어 있다. 일부 실시예들에서, SOI 기판(102)의 직경(D)은 약 150, 200, 300 또는 450밀리미터이다. 일부 실시예들에서, 디바이스층(108)의 측벽(108sw)은 절연체층(106)의 측벽(106sw)으로부터 횡측 리세스량(LR)만큼 횡측으로 리세싱되어 있다. 횡측 리세스량(LR)은 예를 들어, 약 0.8~1.2밀리미터, 약 0.8~1.0밀리미터, 또는 약 1.0~1.2밀리미터일 수 있다.
도 4를 참조하면, 도 1a의 SOI 기판(102)이 그 적용을 발견하는 반도체 구조물의 일부 실시예들의 단면도(400)가 제공된다. 반도체 구조물은 디바이스층(108) 위에서 횡측으로 이격된 복수의 반도체 디바이스들(402)을 포함한다. 반도체 디바이스들(402)은 예를 들어, MOSFET, 일부 다른 MOS 디바이스들, 일부 다른 절연 게이트 전계 효과 트랜지스터(insulated-gate field-effect transistor; IGFET), 일부 다른 반도체 디바이스들, 또는 이들의 임의의 조합일 수 있다. 또한, 반도체 디바이스들(402)은 예를 들어, 완전히 공핍되거나 또는 부분적으로 공핍된 반도체 디바이스들일 수 있다.
일부 실시예들에서, 반도체 디바이스들(402)은 대응하는 소스/드레인(404), 대응하는 선택적 도전 채널(406), 대응하는 게이트 유전체층(408), 및 대응하는 게이트 전극(410)을 포함한다. 도시의 용이화를 위해, 소스/드레인(404) 중 하나만이 404로 라벨표시되고, 선택적 도전 채널(406) 중 하나만이 406으로 라벨표시되고, 게이트 유전체층(408) 중 하나만이 408로 라벨표시되며, 게이트 전극(410) 중 하나만이 410으로 라벨표시된다. 소스/드레인(404) 및 선택적 도전 채널(406)은 디바이스층(108) 내에 있고 및/또는 디바이스층(108)에 의해 규정된다. 소스/드레인(404)은 각각 선택적 도전 채널(406)의 단부들에 있고, 각각의 선택적 도전 채널(406)은 소스/드레인(404) 중 하나로부터 소스/드레인(404) 중 다른 하나로 연장된다. 게이트 유전체층(408)은 각각 선택적 도전 채널(406) 위에 놓이고, 게이트 전극(410)은 각각 게이트 유전체층(408) 위에 놓인다. 게이트 유전체층(408)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 유전체 물질일 수 있거나 또는 이들을 포함할 수 있고, 및/또는 게이트 전극(410)은 예를 들어, 도핑된 폴리실리콘, 금속, 일부 다른 도전성 물질, 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다.
일부 실시예들에서, 격리 구조물들(412)은 반도체 디바이스들(402)을 전기적으로 분리시킨다. 도시의 용이화를 위해, 격리 구조물들(412) 중 단지 일부만이 412로 라벨표시되어 있다. 격리 구조물(412)은 예를 들어, STI 구조물들, 딥 트렌치 격리(deep trench isolation; DTI) 구조물들, 필드 산화물 구조물들, 또는 일부 다른 격리 구조물들일 수 있거나 또는 이들을 포함할 수 있다.
BEOL(back-end-of-line) 상호연결 구조물(414)이 SOI 기판(102) 및 반도체 디바이스들(402)을 덮는다. BEOL 상호연결 구조물(414)은 상호연결 유전체층(416), 복수의 와이어들(418), 및 복수의 비아들(420)을 포함한다. 도시의 용이화를 위해, 와이어들(418) 중 일부만이 418로 라벨표시되고, 비아들(420) 중 일부만이 420으로 라벨표시된다. 상호연결 유전체층(416)은, 예를 들어, BPSG(borophosphosilicate glass), PSG(phosphor-silicate glass), USG(undoped silicon glass), 일부 다른 로우 k 유전체, 실리콘 산화물, 일부 다른 유전체, 또는 이들의 임의의 조합일 수 있거나, 또는 이들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 로우 k 유전체는 예를 들어, 약 3.9, 3, 2, 또는 1 미만의 유전 상수 k를 갖는 유전체일 수 있거나 또는 이를 포함할 수 있다.
와이어들(418) 및 비아들(420)은 상호연결 유전체층(416) 내에서 교대로 적층되고, 반도체 디바이스들(402)까지 연장되는 도전성 경로를 규정한다. 도전성 경로는 예를 들어, 반도체 디바이스들(402)을 다른 디바이스들(예를 들어, 다른 반도체 디바이스들), 접촉 패드, 또는 일부 다른 구조물들에 전기적으로 결합시킬 수 있다. 와이어들(418) 및 비아들(420)은 예를 들어, 구리, 알루미늄 구리, 알루미늄, 텅스텐, 일부 다른 금속, 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다. 일부 실시예들에서, 와이어들(418) 중 최상부 와이어는 와이어들(418) 중 하부 와이어보다 두껍다.
도 3과 도 4는 도 1a에서의 SOI 기판(102)의 실시예들와 관련하여 설명되었지만, 도 1b 또는 도 2에서의 SOI 기판(102)의 실시예들은 대안적으로 도 3과 도 4에서 사용될 수 있다는 것을 이해해야 한다. 도 3은 특정 개수의 IC 다이들(302) 및 IC 다이들(302)의 특정 레이아웃을 나타내지만, 다른 실시예들에서는 더 많거나 더 적은 IC 다이들(302) 및/또는 IC 다이들(302)의 다른 레이아웃들이 가능하다. 도 4는 BEOL 상호연결 구조물(414)의 특정 레이아웃을 나타내지만, 다른 실시예들에서는 BEOL 상호연결 구조물(414)의 다른 레이아웃들이 가능하다. 도 4는 3개의 반도체 디바이스들(402)과 반도체 디바이스들(402)에 대한 특정 레이아웃을 나타내지만, 더 많거나 더 적은 반도체 디바이스들 및/또는 반도체 디바이스들(402)의 다른 레이아웃들이 가능하다.
도 5 내지 도 16, 도 17a, 도 17b, 도 18, 도 19a, 도 19b, 및 도 20 내지 도 22를 참조하면, 주입 복사선 및/또는 플라즈마 손상이 없는 SOI 기판을 형성하고 사용하기 위한 방법의 일부 실시예들의 일련의 단면도들(500~1600, 1700A, 1700B, 1800, 1900A, 1900B, 및 2000~2200)이 제공된다. 도 17b와 도 19b는 각각 도 17a와 도 19a에서의 박스(BX) 내의 확대 단면도들(1700B, 1900B)을 나타낸다는 것을 유의한다. 본 방법은 도 1a와 도 2에서 SOI 기판(102)의 실시예들을 형성하는 것으로서 설명되었지만, 본 방법은 대안적으로 도 1b에서 SOI 기판(102)의 실시예들 또는 일부 다른 SOI 기판의 실시예들을 형성하기 위해 이용될 수 있다. 또한, 도 5 내지 도 16, 도 17a, 도 17b, 도 18, 도 19a, 도 19b, 및 도 20 내지 도 22가 방법을 참조하여 설명되었지만, 도 5 내지 도 16, 도 17a, 도 17b, 도 18, 도 19a, 도 19b, 및 도 20 내지 도 22는 본 방법으로 한정되지 않고 단독으로 독립적일 수 있다는 것을 이해할 것이다.
도 5의 단면도(500)에 의해 도시된 바와 같이, 핸들 기판(104)이 제공된다. 일부 실시예들에서, 핸들 기판(104)은, 예를 들어, 단결정 실리콘, 일부 다른 실리콘 물질, 일부 다른 반도체 물질, 또는 이들의 임의의 조합이거나 또는 이들을 포함한다. 일부 실시예들에서, 핸들 기판(104)은 원형 평면 레이아웃을 갖고 및/또는 약 200밀리미터, 300밀리미터, 또는 450밀리미터의 직경을 갖는다. 다른 실시예들에서, 핸들 기판(104)은 일부 다른 형상 및/또는 일부 다른 치수를 갖는다. 또한, 일부 실시예들에서, 핸들 기판(104)은 반도체 웨이퍼이다. 일부 실시예들에서, 핸들 기판(104)은 고저항 및/또는 저산소 농도를 갖는다. 고저항과 저산소 농도는 기판 및/또는 RF 손실을 개별적으로 감소시킨다. 상기 고저항은, 예를 들어, 약 1㏀/㎝, 3㏀/㎝, 4㏀/㎝, 또는 9㏀/㎝보다 클 수 있으며, 및/또는, 예를 들어, 약 1~4㏀/㎝, 약 4~9㏀/㎝, 또는 약 1~9㏀/㎝ 사이일 수 있다. 상기 저산소 농도는, 예를 들어, 약 1ppma, 2ppma, 또는 5ppma미만일 수 있고, 및/또는 예를 들어, 약 0.1~2.5ppma, 약 2.5~5.0ppma, 또는 약 0.1~5.0ppma 사이일 수 있다. 일부 실시예들에서, 예를 들어, 고저항 기판이 저저항 기판보다 비용이 높을 수 있기 때문에 핸들 기판(104)은 기판 비용을 감소시키기 위해 저저항을 갖는다. 상기 저저항은, 예를 들어, 약 8Ω/㎝, 10Ω/㎝, 또는 12Ω/㎝미만일 수 있고, 및/또는, 예를 들어, 약 8~12Ω/㎝, 약 8~10Ω/㎝, 또는 약 10~12Ω/㎝일 수 있다. 일부 실시예들에서, 핸들 기판(104)은 p형 또는 n형 도펀트들로 도핑될 수 있다. 핸들 기판(104)의 저항은, 예를 들어, 핸들 기판(104)의 도핑 농도에 의해 제어될 수 있다.
도 5의 단면도(500)에 의해 또한 나타난 바와 같이, 제1 절연체층(106f)이 핸들 기판(104) 상에 형성된다. 일부 실시예들에서, 제1 절연체층(106f)은 핸들 기판(104)을 완전히 둘러싼다. 다른 실시예들에서, 제1 절연체층(106f)은 핸들 기판(104)의 최상면에 한정된다. 일부 실시예들에서, 제1 절연체층(106f)의 제1 두께(Tfi')는 약 100~150옹스트롬, 약 100~125옹스트롬, 또는 약 125~150옹스트롬 사이이다. 제1 절연체층(106f)은 예를 들어, 실리콘 산화물, 일부 다른 유전체, 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다. 제1 절연체층(106f)을 형성하는 공정은 예를 들어, 열 산화, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 일부 다른 퇴적 공정, 또는 이들의 임의의 조합에 의해 제1 절연체층(106f)을 퇴적하는 단계를 포함할 수 있다.
일부 대안적인 실시예들에서, 제1 절연체층(106f)을 형성하기 전에 트랩 풍부층(도시되지 않음)이 핸들 기판(104) 상에 형성된다. 이러한 실시예들에서, 제1 절연체층(106f)은 트랩 풍부층 상에 형성된다. 또한, 일부 실시예들에서, 제1 절연체층(106f)은 핸들 기판(104)의 측벽들 상에 형성되고, 및/또는 트랩 풍부층과 핸들 기판(104) 둘 다를 완전히 둘러싸도록 형성된다. 트랩 풍부층의 예시는 도 1b에서의 엘리먼트(110)에 의해 도시된다.
도 6의 단면도(600)에 의해 나타난 바와 같이, 핸들 기판(602)이 제공된다. 일부 실시예들에서, 희생 기판(602)은, 예를 들어, 단결정 실리콘, 일부 다른 실리콘 물질, 일부 다른 반도체 물질, 또는 이들의 임의의 조합이거나 또는 이들을 포함한다. 일부 실시예들에서, 희생 기판(602)은 p형 또는 n형 도펀트들로 도핑될 수 있다. 일부 실시예들에서, 희생 기판(602)은 원형 평면 레이아웃을 갖고 및/또는 약 200밀리미터, 300밀리미터, 또는 450밀리미터의 직경을 갖는다. 다른 실시예들에서, 희생 기판(602)은 일부 다른 형상 및/또는 일부 다른 치수를 갖는다. 일부 실시예들에서, 희생 기판(602)은 벌크 반도체 기판이고, 및/또는 반도체 웨이퍼이다.
도 6의 단면도(600)에 의해 또한 나타난 바와 같이, 버퍼층(604)이 희생 기판(602) 위에 형성된다. 일부 실시예들에서, 버퍼층(604)은, 예를 들어, 단결정 실리콘, 일부 다른 실리콘 물질, 일부 다른 반도체 물질, 또는 이들의 임의의 조합이거나 또는 이들을 포함한다. 일부 실시예들에서, 버퍼층(604)은 희생 기판(602)과 동일한 반도체 물질이거나 또는 이를 포함하며, 희생 기판(602)과 동일한 도핑 유형을 가지며, 희생 기판(602)과 상이한 도핑 농도를 가질 수 있거나, 또는 이들의 임의의 조합일 수 있다. 예를 들어, 희생 기판(602)은 P+ 단결정 실리콘일 수 있거나 또는 이를 포함할 수 있는 반면, 버퍼층(604)은 P- 단결정 실리콘일 수 있거나 또는 이를 포함할 수 있다. 일부 실시예들에서, 버퍼층(604)은 핸들 기판(104)(도 5 참조)과 동일한 도핑 유형, 동일한 도핑 농도, 동일한 비저항, 또는 이들의 임의의 조합을 갖는다. 일부 실시예들에서, 버퍼층(604)의 두께(Tb)는 약 0.8~1.8마이크로미터, 약 0.8~1.3마이크로미터, 또는 약 1.3~1.8마이크로미터 사이이다.
일부 실시예들에서, 버퍼층(604)을 형성하기 위한 공정은 분자 빔 에피택시(molecular beam epitaxy; MBE), 기상 에피택시(vapor phase epitaxy; VPE), 액상 에피택시(liquid phase epitaxy; LPE), 일부 다른 에피택셜 공정, 또는 이들의 임의의 조합에 의해 버퍼층(604)을 희생 기판(902) 상에 성장시키는 것을 포함한다. 이러한 실시예들에서, 희생 기판(602)은 에피택시를 위한 시드층으로서 역할을 한다. 대안적으로, 일부 실시예들에서, 희생 기판(602)의 최상부가 버퍼층(604)을 규정하도록, 버퍼층(604)은 희생 기판(602)의 최상부를 도핑함으로써 형성된다. 예를 들어, 희생 기판(602)이 P+ 실리콘이거나 또는 P+ 실리콘을 포함한다고 가정하면, 희생 기판(602)의 최상부, 및 이에 따라 버퍼층(604)이 P- 실리콘이거나 또는 P- 실리콘을 포함하도록, 희생 기판(602)의 최상부는 n형 도펀트로 반대 도핑될 수 있다.
또한, 도 6의 단면도(600)에 의해 나타난 바와 같이, 디바이스층(108)이 에칭 정지층(606) 위에 놓이도록, 에칭 정지층(606)과 디바이스층(108)은 버퍼층(604) 위에 적층되어 형성된다. 에칭 정지층(606)이 디바이스층(108)에 응력을 유도하도록, 에칭 정지층(606)과 디바이스층(108)은 상이한 결정 격자를 갖는 결정질 물질들이다. 예를 들어, 디바이스층(108)은 단결정 실리콘일 수 있거나 또는 이를 포함할 수 있고, 에칭 정지층(606)은 게르마늄 실리콘 게르마늄일 수 있거나 또는 이를 포함할 수 있으며, 이로써 에칭 정지층(606)은 디바이스층(108)에 인장 응력을 유도할 수 있다.
일부 실시예들에서, 에칭 정지층(606)은 실리콘 게르마늄, 실리콘 탄화물, 실리콘, 일부 다른 결정질 물질, 또는 이들의 임의의 조합이거나 또는 이들을 포함할 수 있고, 및/또는 붕소, 알루미늄, 일부 다른 p형 도펀트, 또는 이들의 임의의 조합으로 도핑된다. 예를 들어, 에칭 정지층(606)은 진성(즉, 도핑되지 않은) 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 또는 붕소 도핑된 원소 실리콘일 수 있거나 또는 이들을 포함할 수 있다. 에칭 정지층(606)이 실리콘 게르마늄이거나 또는 이를 포함하는 일부 실시예들에서, 에칭 정지층(606) 내에서의 게르마늄의 원자 퍼센트는 약 20~60%, 약 20~40%, 약 40~60%, 또는 22~55%이다. 예를, 에칭 정지층(606)은 SixGe1-x일 수 있거나 또는 이를 포함할 수 있으며, 여기서 x는 약 0.2~0.6, 약 0.2~0.4, 또는 약 0.4~0.6이다. 에칭 정지층(606)이 붕소로 도핑되는 일부 실시예들에서, 도핑 농도는 약 1×1019 내지 약 5×1021 원자/㎤, 약 1×1019 내지 약 5×1020 원자/㎤, 약 5×1020 내지 약 5×1021 원자/㎤, 또는 약 5×1019 내지 약 3×1021 원자/㎤ 일 수 있다. 일부 실시예들에서, 에칭 정지층(606)의 두께(Tes)는 약 15~40나노미터, 약 15~30나노미터, 또는 약 30~40나노미터 사이이다.
에칭 정지층(606) 내에서의 게르마늄의 원자 퍼센트가 너무 높거나(예를 들어, 약 50%, 60%, 또는 일부 다른 적절한 퍼센트보다 큰 경우), 또는 에칭 정지층(606) 내에서의 붕소 도핑 농도가 너무 높으면(예를 들어, 약 3×1021원자/㎤, 약 5×1020원자/㎤, 또는 일부 다른 적절한 도핑 농도보다 큰 경우), 디바이스층(108)은 에칭 정지층(606) 상에서 불량하게 형성될 수 있다. 예를 들어, 디바이스층(108)의 결정 격자는 고농도의 결정 결함을 갖고 형성될 수 있고, 그에 따라 디바이스층(108) 상에 후속적으로 형성되는 디바이스들에서 누설 전류를 유발할 수 있다.
일부 실시예들에서, 디바이스층(108)은, 예를 들어, 단결정 실리콘, 일부 다른 반도체 물질, 또는 이들의 임의의 조합이거나 또는 이들을 포함한다. 일부 실시예들에서, 디바이스층(108)은 핸들 기판(104)(도 5 참조) 및/또는 희생 기판(602)과 동일한 반도체 물질이거나 또는 이를 포함한다. 일부 실시예들에서, 디바이스층(108)은 약 8, 15, 또는 20Ω/㎝ 미만의 저항, 및/또는 약 8~20Ω/㎝, 약 8~14Ω/㎝, 또는 약 14~20Ω/㎝ 사이의 저항을 갖는다. 일부 실시예들에서, 디바이스층(108)의 저항은 핸들 기판(104)(도 5 참조)의 저항과 동일하거나 또는 거의 동일하다. 다른 실시예들에서, 디바이스층(108)의 저항은 핸들 기판(104)의 저항과 비교하여 낮다(예컨대, 한자리수, 두자리수, 또는 그 이상의 자리수만큼 더 작다). 일부 실시예들에서, 디바이스층(108)의 두께(Td)는 약 20 또는 40나노미터 미만이고, 및/또는 약 20~40나노미터, 또는 약 30~40 나노미터 사이이다.
일부 실시예들에서, 에칭 정지층(606)과 디바이스층(108)은 에피택시에 의해 형성된다. 예를 들어, 에칭 정지층(606)과 디바이스층(108)은 각각 MBE, VPE, LPE, 일부 다른 에피택셜 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있다. 일부 실시예들에서, 버퍼층(604)은 에칭 정지층(606)을 위한 시드층으로서 역할을 하며, 및/또는 에칭 정지층(606)은 디바이스층(108)을 위한 시드층으로서 역할을 한다. 에칭 정지층(606)을 시드층으로서 사용하여 디바이스층(108)을 형성함으로써, 그리고 버퍼층(604)을 시드층으로서 사용하여 에칭 정지층(606)을 형성함으로써, 에칭 정지층(606)과 디바이스층(108)의 결정 품질은 높고, 결정 결함은 낮다. 결과적으로, 디바이스층(108) 상에 형성된 반도체 디바이스들은, 무엇보다도, 고성능 및 낮은 누설 전류를 갖는다.
도 6의 단면도(600)에 의해 또한 나타난 바와 같이, 캡 유전체층(608)이 디바이스층(108) 상에 형성된다. 일부 실시예들에서, 캡 유전체층(608)은 실리콘 산화물, 일부 다른 유전체, 또는 이들의 임의의 조합이거나 또는 이들을 포함한다. 캡 유전체층(608)을 형성하는 공정은 예를 들어, 열 산화, PVD, CVD, 일부 다른 퇴적 공정, 또는 이들의 임의의 조합에 의해 캡 유전체층(608)을 퇴적하는 단계를 포함할 수 있다. 일부 실시예들에서, 캡 유전체층(608)은 디바이스층(108)의 최상면에 국부화된다. 일부 그러한 실시예들에서, 캡 유전체층(608)은 그러한 국부화를 달성하기 위해 플라즈마 강화 PVD에 의해 퇴적된다.
도 7의 단면도(700)에 의해 나타난 바와 같이, 캡 유전체층(608), 디바이스층(108), 에칭 정지층(606), 버퍼층(604), 및 희생 기판(602)이 패터닝되어 가장자리 부분들(610)(도 6 참조)을 제거한다. 가장자리 부분들(610)을 제거함으로써, 후속 그라인딩 및/또는 습식 에칭 동안에 가장자리 부분들(610)에서 결함들이 형성되는 것이 방지된다. 가장자리 결함들은 가장자리 부분들(610)에서 집중화되는 경향을 가지며, 디바이스층(108)의 품질에 부정적인 영향을 준다. 또한, 패터닝은 희생 기판(602)의 가장자리에서 레지(ledge)(702)를 형성한다. 레지(702)는 희생 기판(602)에 의해 규정되고, 희생 기판(602)의 대향 측면들 상에서 각각 레지 세그먼트들의 쌍을 갖는다. 일부 실시예들에서, 레지(702)는 약 0.8~1.2밀리미터, 약 0.8~1.0밀리미터, 또는 약 1.0~1.2밀리미터의 폭(W)을 갖는다.
일부 실시예들에서, 패터닝은 포토 리소그래피/에칭 공정 또는 일부 다른 패터닝 공정에 의해 수행된다. 또한, 일부 실시예들에서, 패터닝은, 캡 유전체층(608) 위에 마스크(704)를 형성하는 단계, 마스크(704)를 적소에 위치시킨 상태에서 캡 유전체층(608), 디바이스층(108), 에칭 정지층(606), 버퍼층(604), 및 희생 기판(602) 내로 에칭을 수행하는 단계; 및 마스크(704)를 제거하는 단계를 포함한다. 일부 실시예들에서, 마스크(704)는 실리콘 질화물, 실리콘 산화물, 일부 다른 하드 마스크 물질, 포토레지스트, 일부 다른 마스크 물질, 또는 이들의 임의의 조합이거나 또는 이들을 포함한다. 일부 실시예들에서, 마스크(704)는 웨이퍼 가장자리 노광(wafer edge exposure; WEE) 공정 툴을 사용하여 형성된다. 예를 들어, 마스크(704)를 형성하는 공정은, 캡 유전체층(608) 상에 포토레지스트층을 퇴적하는 단계; WEE 공정 툴을 사용하여 포토레지스트층의 가장자리 부분을 복사선에 선택적으로 노광하는 단계; 및 포토레지스트층을 현상하여 마스크(704)를 형성하는 단계를 포함할 수 있다.
도 8의 단면도(800)에 의해 나타난 바와 같이, 캡 유전체층(608)(도 7 참조)이 제거된다. 제거는 예를 들어, CMP, 에칭 공정, 일부 다른 제거 공정, 또는 이들의 임의의 조합에 의해 수행될 수 있다.
도 9의 단면도(900)에 의해 나타난 바와 같이, 제2 절연체층(106s)이 디바이스층(108) 상에 형성된다. 일부 실시예들에서, 제2 절연체층(106s)은 디바이스층(108), 에칭 정지층(606), 버퍼층(604), 및 희생 기판(602)을 완전히 에워싼다. 다른 실시예들에서, 제2 절연체층(106s)은 디바이스층(108)의 최상면에 한정된다. 일부 실시예들에서, 제2 절연체층(106s)은 음성인 순전하를 갖는다. 제2 절연체층(106s)은, 음성인 순전하를 가짐으로써, 음전하를 정전기적으로 밀어내어, 이후에 디바이스층(108) 상에 형성되는 반도체 디바이스들에 대한 누설을 방지하거나 또는 감소시킬 수 있다. 다른 실시예들에서, 제2 절연체층(106s)은 중성(즉, 대략 제로)인 순전하를 갖는다. 제2 절연체층(106s)은, 중성인 순전하를 가짐으로써, 이후에 디바이스층(108) 상에 형성되는 반도체 디바이스들의 성능(예를 들어, ON 저항, 문턱 전압 등)에 영향을 미치지 않는다. 일부 실시예들에서, 제2 절연체층(106s)의 두께(Tsi')는 약 20~50옹스트롬, 약 20~35옹스트롬, 또는 약 35~50옹스트롬 사이이다. 또한, 일부 실시예들에서, 제2 절연체층(106s)의 두께(Tsi')는 제1 절연체층(106f)(도 5 참조)의 두께보다 작다. 제2 절연체층(106s)을 형성하는 공정은 예를 들어, 산화, CVD, PVD, 일부 다른 퇴적 공정, 또는 이들의 임의의 조합에 의해 제2 절연체층(106s)을 퇴적하는 단계를 포함할 수 있다.
제2 절연체층(106s)이 중성인 순전하를 갖는 일부 실시예들에서, 제2 절연체층(106s)은 습식 산화 공정에 의해 형성된다. 습식 산화 공정은 예를 들어, 승온 및 승압에서 디바이스층(108)을 물(즉, H2O)에 노출시키는 단계를 포함할 수 있다. 승온은 예를 들어, 섭씨 약 750~1150도(℃), 약 750~950℃, 또는 약 950~1150℃일 수 있고, 및/또는 승압은 예를 들어, 약 700~820torr, 약 700~760torr, 약 760~820torr, 또는 약 760torr일 수 있다. 일부 실시예들에서, 습식 산화 공정은, 디바이스층(108)이 승온 및 승압에서 물에 노출되는 동안 디바이스층(108) 위에서 산소 가스(예컨대, O2) 및/또는 수소 가스(예컨대, H2)를 유동시키는 단계를 더 포함한다. 산소 가스의 유량은 예를 들어, 약 0.1~30.0SLM(standard litres per minute), 약 0.10~15SLM, 또는 약 15~30SLM일 수 있으며, 및/또는 수소 가스의 유량은 예를 들어, 약 0.05~10.00SLM, 약 0.05~5.00SLM, 또는 약 5~10SLM일 수 있다. 일부 실시예들에서, 습식 산화 공정은,
Si + 2H2O -> SiO2 + 2H2
의 반응에 의해 제2 절연체층(106s)을 형성한다.
제2 절연체층(106s)이 음성인 순전하를 갖는 일부 실시예들에서, 제2 절연체층(106s)은 라디칼(radical) 산화 공정에 의해 형성된다. 예를 들어, 라디칼 산화 공정은 산소 및 수소 가스들이 고전력 마이크로파에 노출되는 동안 디바이스층(108) 위에서 산소 가스(예컨대, O2) 및 수소 가스(예컨대, H2)를 유동시키는 단계를 포함할 수 있다. 산소 가스의 유량은 예를 들어, 약 0.1~30.0SLM, 약 0.10~15SLM, 또는 약 15~30SLM일 수 있으며, 및/또는 수소 가스의 유량은 예를 들어, 약 0.05~10.00SLM, 약 0.05~5.00SLM, 또는 약 5~10SLM일 수 있다. 고출력 마이크로파는 산소 및 수소 가스들로부터 산소 라디칼들을 생성하고, 산소 라디칼들은 디바이스층(108)을 산화시켜서 음성인 순전하를 갖는 제2 절연체층(106s)을 형성한다. 수소 가스에 대한 산소 가스의 비는 예를 들어, 제2 절연체층(106s)의 순음전하의 크기를 제어하도록 변화될 수 있다. 일부 실시예들에서, 라디칼 산화 공정은 약 25~600℃, 약 25~300℃, 또는 약 300~600℃ 사이의 온도에서 수행되고, 및/또는 약 0.5~200.0torr, 약 0.5~100.0torr, 또는 약 100~200torr 사이의 압력에서 수행된다.
도 10의 단면도(1000)에 의해 나타난 바와 같이, 버퍼층(604), 에칭 정지층(606), 디바이스층(108), 제1 절연체층(106f), 및 제2 절연체층(106s)이 핸들 기판(104)과 희생 기판(602) 사이에 있도록, 도 9의 구조물은 수직으로 뒤집어져서 도 5의 구조물에 접합된다. 접합은 예를 들어, 퓨전 접합, 진공 접합, 또는 일부 다른 접합 공정에 의해 수행될 수 있다. 퓨전 접합은 예를 들어, 약 1 표준 대기압(atm)의 압력으로 수행될 수 있으며, 및/또는 진공 접합은 예를 들어, 약 0.1~30밀리바(mBar)의 압력에서 수행될 수 있다.
일부 실시예들에서, 접합 어닐링이 접합을 강화시키기 위해 수행된다. 일부 실시예들에서, 접합 어닐링은 약 300~400℃, 약 300~350℃, 약 350~400℃, 또는 약 350℃의 온도에서 수행된다. 일부 실시예들에서, 접합 어닐링은 약 1~3시간, 약 1~2시간, 약 2~3 시간, 또는 약 2시간 동안 수행된다.
도 11의 단면도(1100)에 의해 나타난 바와 같이, 희생 기판(602)의 윗부분을 제거하여 희생 기판(602)의 두께(Tss)를 감소시키기 위해 희생 기판(602)에 대해 제1 시닝 공정이 수행된다. 또한, 제1 시닝 공정은 희생 기판(602)의 제거된 부분 상의 제2 절연체층(106s)의 윗부분을 제거한다. 일부 실시예들에서, 제1 시닝 공정은, 희생 기판(602), 버퍼층(604), 에칭 정지층(606), 및 디바이스층(108)이 약 17~25.5마이크로미터, 약 17~21마이크로미터, 또는 약 21~25.5마이크로미터 사이의 결합 두께(Tc)를 가질 때 까지 수행된다.
일부 실시예들에서, 제1 시닝 공정은 기계적 그라인딩 공정, CMP, 일부 다른 시닝 공정, 또는 이들의 임의의 조합에 의해 수행된다. 예를 들어, 제1 시닝 공정은 기계적 그라인딩 공정에 의해 전체적으로 수행될 수 있다. 전술한 바와 같이, 도 6의 가장자리 부분들(610)의 제거는 그라인딩 동안 가장자리 부분들(610)에서 가장자리 결함들이 형성되는 것을 방지한다. 가장자리 결함들은 그라인딩 동안 가장자리 부분들(610)에서 형성되고 집중화되는 경향을 갖는다.
도 12의 단면도(1200)에 의해 나타난 바와 같이, 제1 에칭이 희생 기판(602)(도 11 참조) 내로 수행된다. 제1 에칭은 디바이스층(108)에서 정지하고 희생 기판(602)을 제거한다. 일부 실시예들에서, 에칭은 희생 기판(602)의 측벽들, 버퍼층(604)의 측벽들, 에칭 정지층(606)의 측벽들, 디바이스층(108)의 측벽들, 또는 이들의 임의의 조합 상의 제2 절연체층(106s)의 일부분을 추가로 제거한다. 일부 실시예들에서, 제1 에칭의 완료시, 버퍼층(604), 에칭 정지층(606), 및 디바이스층(108)은 약 0.7~1.5마이크로미터, 약 0.7~1.1마이크로미터, 또는 약 1.1~1.5마이크로미터 사이의 결합 두께(Tc)를 갖는다.
제1 에칭은, 예를 들어, HNA(hydrofluoric/nitric/acetic) 에천트, 일부 다른 습식 에천트, 건식 에천트, 또는 일부 다른 에천트에 의해 수행될 수 있다. HNA 에천트는 예를 들어, 불화수소산, 질산, 및 아세트산을 포함하는 화학 용액일 수 있거나 또는 이를 포함할 수 있다. 제1 에칭은 희생 기판(602)의 물질에 대해 제1 에칭률을 가지며, 또한 버퍼층(604)의 물질에 대해서는, 제1 에칭률보다 작은 제2 에칭률을 갖는다. 일부 실시예들에서, 제1 에칭률은 제2 에칭률보다 약 90~100배, 90~95배, 또는 95~100배 크다. 이러한 실시예들은, 예를 들어, 제1 에칭이 HNA 에천트에 의해 수행되고, 희생 기판(602)이 P+ 단결정 실리콘이거나 또는 이를 포함하고, 버퍼층(604)이 P- 단결정 실리콘이거나 또는 이를 포함할 때 발생한다.
도 13의 단면도(1300)에 의해 나타난 바와 같이, 버퍼층(604)의 윗부분을 제거하여 버퍼층(604)의 두께(Tb)를 감소시키기 위해 제2 시닝 공정이 버퍼층(604)에 대해 수행된다. 일부 실시예들에서, 제2 시닝 공정은, 버퍼층(604), 에칭 정지층(606), 및 디바이스층(108)이 약 0.4~1.0마이크로미터, 약 0.4~0.7마이크로미터, 또는 약 0.7~1.0마이크로미터 사이의 결합 두께(Tc)를 가질 때 까지 수행된다. 제2 시닝 공정은 예를 들어, CMP, 일부 다른 적절한 시닝 공정, 또는 이들의 임의의 조합에 의해 수행될 수 있다.
도 14의 단면도(1400)에 의해 나타난 바와 같이, 제2 에칭이 버퍼층(604)(도 13 참조) 내로 수행된다. 제2 에칭은 에칭 정지층(606)에서 정지하고 버퍼층(604)을 제거한다. 일부 실시예들에서, 제2 에칭의 완료시, 에칭 정지층(606)과 디바이스층(108)은 약 30~60나노미터, 약 20~45나노미터, 또는 약 45~60나노미터 사이의 결합 두께(Tc)를 갖는다.
제2 에칭은, 예를 들어, TMAH 에천트, 일부 다른 적절한 습식 에천트, 건식 에천트, 또는 일부 다른 적절한 에천트에 의해 수행될 수 있다. TMAH 에천트는 예를 들어, 테트라메틸암모늄 하이드록사이드를 포함하는 화학 용액 또는 수용액일 수 있거나 또는 이를 포함할 수 있다. 제2 에칭은 버퍼층(604)의 물질에 대해 제1 에칭률을 가지며, 또한 에칭 정지층(606)의 물질에 대해서는, 제1 에칭률보다 작은 제2 에칭률을 갖는다. 일부 실시예들에서, 제2 에칭률에 대한 제1 에칭률의 비(즉, 선택비)는 높다. 예를 들어, 상기 비는, 제1 에칭률이 제2 에칭률보다 약 12배, 30배, 또는 50배 크고, 및/또는 제2 에칭률보다 약 12~100배, 30~100배, 30~50배, 또는 50~100배 크다는 점에서 높을 수 있다.
제1 에칭률은, 예를 들어, 제2 에칭이 TMAH 에천트에 의해 수행되고; 버퍼층(604)이 P- 단결정 실리콘이거나 또는 이를 포함하고; 에칭 정지층(606)이 약 20~60원자 퍼센트 또는 약 22~25원자 퍼센트 사이의 게르마늄 농도를 갖는 비도핑된 실리콘 게르마늄이거나 또는 이를 포함하는 실시예들에서 제2 에칭률보다 약 12배 이상 클 수 있다. 또한, 제1 에칭률은, 예를 들어, 제2 에칭이 TMAH 에천트에 의해 수행되고; 버퍼층(604)이 P- 단결정 실리콘이거나 또는 이를 포함하고; 에칭 정지층(606)이 약 20~60원자 퍼센트 사이의 게르마늄 농도 및 약 1×1019 내지 5×1021원자/㎤ 또는 약 5×1019 내지 약 3×1021원자/㎤의 붕소 도핑 농도를 갖는 실리콘 게르마늄이거나 또는 이를 포함하는 실시예들에서 제2 에칭률보다 약 30~100배 이상 클 수 있다. 또한, 제1 에칭률은, 예를 들어, 제2 에칭이 TMAH 에천트에 의해 수행되고; 버퍼층(604)이 P- 단결정 실리콘이거나 또는 이를 포함하고; 에칭 정지층(606)이 약 1×1019 내지 5×1021원자/㎤ 또는 약 5×1019 내지 약 3×1021원자/㎤의 붕소 도핑 농도를 갖는 원소 실리콘이거나 또는 이를 포함하는 실시예들에서 제2 에칭률보다 약 30~100배 이상 클 수 있다.
제2 에칭률에 대한 제1 에칭률의 비가 높기 때문에, 버퍼층(604)은 에칭 정지층(606)의 최상면에 대한 최소한의 손상을 갖고 제거될 수 있다. 결과적으로, 에칭 정지층(606)은 작은 TTV를 가지며, 후속 처리는 고도로 균일하다. 예를 들어, 에칭 정지층(606)을 제거하기 위한 후속 에칭은 고도로 균일할 수 있어서, 디바이스층(108)의 최상면에 대한 (예를 들어, 오버 에칭으로 인한) 적은 손상을 야기시킬 수 있다. 보다 균일한 후속 공정일수록, 디바이스층(108)의 최종 두께는 보다 균일하게 되고, 디바이스층(108)의 품질은 더 높아진다.
에칭 정지층(606) 내에서의 게르마늄 농도가 너무 낮으면(예를 들어, 약 22%, 20%, 또는 일부 다른 적절한 퍼센트 미만인 경우), 제2 에칭률에 대한 제1 에칭율의 비는 낮아서, 에칭 정지층(606)을 손상시킬 수 있다. 마찬가지로, 에칭 정지층(606) 내에서의 붕소 도핑 농도가 너무 낮으면(예를 들어, 약 5×1019원자/㎤, 1×1019원자/㎤, 또는 일부 다른 적절한 도핑 농도 미만인 경우), 제2 에칭률에 대한 제1 에칭율의 비는 낮아서, 에칭 정지층(606)을 손상시킬 수 있다. 제2 에칭률에 대한 제1 에칭률의 비가 낮으면, 높은 TTV 및 불균일한 후속 처리를 야기시킬 수 있다.
도 15의 단면도(1500)에 의해 나타난 바와 같이, 제3 에칭이 에칭 정지층(606)(도 14 참조) 내로 수행된다. 제3 에칭은 디바이스층(108)에서 정지하고 에칭 정지층(606)을 제거한다. 일부 실시예들에서, 제3 에칭의 완료시, 디바이스층(108)의 두께(Td)는 약 20~35나노미터, 약 27~35나노미터, 또는 약 27~35나노미터 사이이다.
제3 에칭은, 예를 들어, HCl 에천트, 일부 다른 적절한 습식 에천트, 건식 에천트, 또는 일부 다른 적절한 에천트에 의해 수행될 수 있다. HCl 에천트는 예를 들어, 염산을 포함하는 화학 용액 또는 수용액일 수 있거나 또는 이를 포함할 수 있다. 염산은 예를 들어, 화학 용액 또는 수용액 중 0.1~2.0중량 또는 체적 퍼센트를 차지할 수 있다. HCl 에천트는 예를 들어, 약 600~900℃, 약 600~750℃, 또는 약 750~900℃의 온도 및/또는 약 5~760torr, 약 5~380torr, 또는 약 380~760torr의 압력에서 에칭 정지층(606)에 도포될 수 있다. 또한, HCl 에천트는 예를 들어, 약 20~1500초, 약 20~1200초, 또는 약 160~1500초 동안 에칭 정지층(606)에 도포될 수 있고, 및/또는 예를 들어, 수소 가스(예를 들어, H2)가 에칭 정지층(606) 위에서 유동하는 동안 도포될 수 있다. 수소 가스의 유량은 예를 들어, 약 1~30SLM, 약 1~15SLM, 또는 약 15~30SLM일 수 있다.
제3 에칭은 에칭 정지층(606)의 물질에 대해 제1 에칭률을 가지며, 또한 디바이스층(108)의 물질에 대해서는, 제1 에칭률보다 작은 제2 에칭률을 갖는다. 일부 실시예들에서, 제1 에칭률은 제2 에칭률보다 실질적으로 더 높아서, 디바이스층(108) 대비 에칭 정지층(606)에 대한 제3 에칭의 선택비가 높다. 예를 들어, 제1 에칭률은 제2 에칭률보다 약 30~60배, 30~45배, 45~60배, 또는 60~80배일 수 있으며, 및/또는 제1 에칭률은 제2 에칭율보다 약 30배, 45배, 60배, 또는 80배 이상이여서, 선택비가 높다. 그러한 실시예들은, 예를 들어, 제3 에칭이 HCl 에천트에 의해 수행되고, 에칭 정지층(606)이 실리콘 게르마늄 또는 붕소 도핑된 원소 실리콘이거나 또는 이들을 포함하고, 디바이스층(108)이 단결정 실리콘이거나 또는 이를 포함하는 경우에 발생할 수 있다. 제3 에칭이 디바이스층(108) 대비 에칭 정지층(606)에 대해 높은 선택비를 갖는 실시예들에서, (예를 들어, 오버 에칭으로 인한) 디바이스층에 대한 손상은 최소화되고 디바이스층의 TTV는 작다. 이것은 이후에 디바이스층(108) 상에 형성되는 반도체 디바이스들에 대해 낮은 누설 및 높은 전력 효율성을 초래한다. 또한, 반도체 디바이스들 간의 균일성이 높다.
일부 실시예들에서, 디바이스층(108)의 최상면을 평활화하기 위해 인시츄 어닐링(in-situ anneal)이 수행된다. 인시츄 어닐링은, 디바이스층(108)이 제3 에칭이 수행되는 시간으로부터 인시츄 어닐링이 수행되는 시간까지 이동되지 않는다는 점에서 "인시츄(in-situ)"이다. 디바이스층(108)의 최상면을 평활화시킴으로써, 디바이스층(108)의 TTV는 낮다. 이것은, 결국, 디바이스층(108) 상에 형성된 반도체 디바이스들 간의 높은 균일성을 촉진시키며, 이는 반도체 디바이스들의 크기가 계속 줄어듦에 따라 점점 중요해지고 있다.
인시츄 어닐링은 예를 들어, 승온에서 디바이스층(108) 위에서 수소 가스(예를 들어, H2)를 유동시킴으로써 수행될 수 있다. 수소 가스의 유량은 예를 들어, 약 10~30SLM, 약 10~20SLM, 또는 약 20~30SLM일 수 있으며, 및/또는 승온은 예를 들어, 약 750~1100℃, 약 750~925℃, 또는 약 925~1100℃일 수 있다. 인시츄 어닐링은 예를 들어, 약 30~300초, 약 30~165초, 또는 약 165~300초 동안 지속될 수 있으며, 및/또는 예를 들어, 약 5~760torr, 약 5~380torr, 또는 약 380~760torr의 압력에서 수행될 수 있다.
도 16의 단면도(1600)에 의해 나타난 바와 같이, 디바이스층(108)의 두께(Td)가 측정된다. 일부 실시예들에서, 디바이스층(108)의 두께(Td)는 디바이스층(108) 상의 단일 위치에서 측정된다. 다른 실시예들에서, 디바이스층(108)의 두께(Td)는 디바이스층(108)에 걸쳐 복수의 위치들에서 측정된다. 일부 실시예들에서, 디바이스층(108)의 두께(Td)는 광학 디바이스(1602)를 사용하여 광학적으로 측정된다. 예를 들어, 광학 디바이스(1602)는 분광 반사율(spectral reflectance), 타원편광법(ellipsometry), 일부 다른 광학 두께 측정 기술, 또는 이들의 임의의 조합에 의해 디바이스층(108)의 두께(Td)를 측정하는데 사용될 수 있다.
측정 후, 디바이스층(108)의 측정된 두께와 디바이스층(108)의 원하는 최종 두께 사이의 차이가 결정된다. 디바이스층(108)의 두께(Td)가 복수의 위치들에서 측정되는 일부 실시예들에서, 복수의 측정치들은 해당 차를 결정하기 위해 사용되는 단일 값으로 결합된다. 복수의 측정치들은 예를 들어, 평균화 함수, 최대 함수, 최소 함수, 중간값 함수, 또는 일부 다른 함수에 의해 결합될 수 있다. 그 후, 측정된 두께와 원하는 최종 두께 간의 차이는, 디바이스층(108) 상에서 이후에 수행되는 복수의 제거 사이클들 각각이 목표 제거량을 갖도록, 원하는 최종 두께를 달성하기 위해 상기 복수의 제거 사이클들 간에 분할된다. 예를 들어, 측정된 두께와 원하는 최종 두께 간의 차이가 10나노미터라고 가정하면, 제1 제거 사이클이 5나노미터의 목표 제거량을 갖고, 제2 제거 사이클이 5나노미터의 목표 제거량을 갖도록, 10나노미터는 2개의 제거 사이클 간에 분할될 수 있다. 다른 예시로서, 측정된 두께와 원하는 최종 두께 간의 차이가 10나노미터라고 가정하면, 제1 제거 사이클이 7나노미터의 목표 제거량을 갖고, 제2 제거 사이클이 3나노미터의 목표 제거량을 갖도록, 또는 이와 반대가 되도록, 10나노미터는 2개의 제거 사이클 간에 분할될 수 있다. 일부 실시예들에서, 각각의 제거 사이클에 대한 목표 제거량은 측정된 두께와 원하는 최종 두께 간의 차이 나누기 총 제거 사이클 횟수이다. 다른 실시예들에서, 각각의 제거 사이클에 대한 목표 제거량은, 최후 제거 사이클이 나머지 제거 사이클들과 비교하여 디바이스층(108)의 최소량을 제거하도록, 제1 제거 사이클에서부터 최후 제거 사이클까지 감소한다.
도 17a, 도 17b, 및 도 18의 각각의 단면도들(1700A, 1700B, 1800)에 의해 나타난 바와 같이, 제1 제거 사이클은 디바이스층(108)으로부터 대응하는 목표 제거량을 제거하기 위해 수행된다. 도 17b는 예를 들어, 도 17a의 박스(BX) 내에서 취해질 수 있는 확대 단면도(1700B)임을 유의한다.
도 17a와 도 17b에서, 디바이스층(108)의 최상면이 산화된다. 산화는 디바이스층(108)을 부분적으로 소모시켜서 디바이스층(108)의 두께(Td)를 감소시킨다. 또한, 산화는 디바이스층(108) 상에 산화물층(1702)을 형성한다. 산화물층(1702) 내의 점선(LN)은 예를 들어, 산화 전의 디바이스층(108)의 최상면을 나타낼 수 있다. 일부 실시예들에서, 산화물층(1702)의 두께(To)는 디바이스층(108)의 두께 감소(TΔd)의 약 2배이다.
산화는 예를 들어, 디바이스층(108)을 수용액에 노출시킴으로써 수행될 수 있다. 노출은 예를 들어, 약 5~60초, 약 5~30초, 또는 약 30~60초 동안 지속될 수 있다. 수용액은 예를 들어, 탈이온수에 용해된 오존(예컨대, O3)을 포함할 수 있다. 산화의 하나 이상의 파라미터는 예를 들어, 디바이스층(108)의 두께 감소(TΔd)가 목표 제거량과 동일하거나 또는 거의 동일하게끔 산화를 제어하도록 변화될 수 있다. 파라미터(들)는 예를 들어, 노광의 지속시간, 화학 용액 내의 오존의 양, 일부 다른 파라미터, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예들에서, 고도의 정확도로 목표 제거량을 달성하도록 파라미터(들)가 조정될 수 있게끔, 파라미터(들)와 두께 감소(TΔd) 간의 관계는 실험적으로 결정된다.
도 18에서, 제4 에칭이 산화물층(1702)(도 17a와 도 17b 참조) 내로 수행된다. 제4 에칭은 디바이스층(108)에서 정지하고 산화물층(1702)을 제거한다. 제4 에칭은, 예를 들어, 불화수소산(HF) 에천트, 일부 다른 적절한 습식 에천트, 건식 에천트, 또는 일부 다른 적절한 에천트에 의해 수행될 수 있다. HF 에천트는 예를 들어, 불화수소산을 포함하는 화학 용액 또는 수용액일 수 있거나 또는 이를 포함할 수 있다. 불화수소산은 예를 들어, 화학 용액 또는 수용액 중 0.1~1.0중량 또는 체적 퍼센트를 차지할 수 있다. HF 에천트는 예를 들어, 약 10~30초, 약 10~20초, 또는 약 20~30초 동안 산화물층(1702)에 도포될 수 있다.
제4 에칭은 산화물층(1702)의 물질에 대해 제1 에칭률을 가지며, 또한 디바이스층(108)의 물질에 대해서는, 제1 에칭률보다 작은 제2 에칭률을 갖는다. 일부 실시예들에서, 제2 에칭률에 대한 제1 에칭률의 비(즉, 선택비)는 높다. 예를 들어, 상기 비는, 제1 에칭률이 제2 에칭률보다 약 12배, 30배, 50배, 또는 100배 크다는 점에서 높을 수 있다. 제2 에칭률에 대한 제1 에칭률의 비가 높은 실시예들은, 예를 들어, 산화물층(1702)이 실리콘 산화물이거나 또는 이를 포함하고, 디바이스층(108)이 단결정 실리콘이거나 또는 이를 포함하는 경우에 발생할 수 있다. 제2 에칭률에 대한 제1 에칭률의 비가 높기 때문에, 산화물층(1702)은 디바이스층(108)의 최상면에 대한 최소한의 손상(예컨대, 오버 에칭)을 갖고 제거될 수 있다. 그 결과, 디바이스층(108)은 작은 TTV 및 높은 결정 품질을 갖는다.
도 19a, 도 19b, 및 도 20의 각각의 단면도들(1900A, 1900B, 2000)에 의해 나타난 바와 같이, 도 17a, 도 17b, 및 도 18에서의 동작들은 반복되어 제2 제거 사이클을 수행한다. 제2 제거 사이클은 디바이스층(108)으로부터 대응하는 목표 제거량을 제거하고, 디바이스층(108)을 원하는 최종 두께로 추가로 시닝한다. 도 19a와 도 19b는 도 17a와 도 17b에서의 동작들을 반복하고, 도 19b는 예를 들어, 도 19a의 박스(BX) 내에서 취할 수 있는 확대된 단면도(1900B)이다. 도 20은 도 18에서의 동작들을 반복한다. 전체적으로, 디바이스층(108), 제1 절연체층(106f), 제2 절연체층(106s), 및 핸들 기판(104)은 SOI 기판(102)을 규정한다.
일부 대안적인 실시예들에서, 도 17a, 도 17b, 및 도 18에서의 동작들은 디바이스층(108)을 원하는 최종 두께로 시닝하는 추가적인 제거 사이클들을 수행하기 위해 여러 번 반복된다. 일부 대안적인 실시예들에서, 도 16에서의 측정은 각각의 제거 사이클마다 수행되고, 나머지 제거 사이클들에 대한 목표 제거량은 디바이스층(108)의 최신 측정치들에 기초하여 업데이트된다.
디바이스층(108)을 (도 16, 도 17a, 도 17b, 도 18a, 도 19b, 및 도 20에 나타난 바와 같이) 원하는 최종 두께로 순환적으로 시닝함으로써, 하나의 대규모 제거 대신에 복수의 소규모 제거들이 수행될 수 있다. 이것은 결국, 디바이스층(108)의 최종 두께에 대한 제어를 보다 잘할 수 있게 해준다. 예를 들어, 디바이스층(108)의 두께(Td)는 약 20나노미터 또는 10나노미터 미만, 및/또는 약 7~20나노미터, 약 7~13나노미터, 또는 약 13~20나노미터 사이의 최종 두께로 정확하게 감소될 수 있다. 이러한 작은 두께는 완전히 공핍된 MOS 디바이스 및 기타 고급 MOS 디바이스에서 그 적용을 찾아볼 수 있다.
도 21의 단면도(2100)에 의해 나타난 바와 같이, 복수의 반도체 디바이스들(402)이 디바이스층(108) 상에 형성된다. 반도체 디바이스들(402)은, 예를 들어, 도 4와 관련하여 설명된 바와 같을 수 있고, 및/또는 예를 들어, MOSFET, 일부 다른 MOS 디바이스, 일부 다른 IGFET, 일부 다른 적절한 반도체 디바이스, 이들의 임의의 조합일 수 있다. 또한, 반도체 디바이스들(402)은 예를 들어, 완전히 공핍되거나 또는 부분적으로 공핍된 반도체 디바이스들일 수 있다.
일부 실시예들에서, 반도체 디바이스들(402)을 형성하는 공정은 디바이스층(108) 위에 게이트 유전체층 및 도전층을 퇴적하는 단계, 및 이어서 유전체층 및 도전층을 게이트 전극들(410) 및 게이트 유전체층들(408)로 (예를 들어, 포토리소그래피에 의해) 패터닝하는 단계를 포함한다. 도시의 용이화를 위해, 게이트 전극들(410) 중 하나만이 410로 라벨표시되고, 게이트 유전체층들(408) 중 하나만이 408로 라벨표시된다. 디바이스층(108)은, 게이트 전극들(410)의 측벽들과 접하는 소스/드레인들(404)을 규정하도록 (예컨대, 이온 주입 또는 일부 다른 도핑 공정에 의해) 도핑된다. 도시의 용이화를 위해, 소스/드레인들(404) 중 단나만이 404로 라벨표시된다. 일부 실시예들에서, 반도체 디바이스들(402)을 형성하기 전에, 디바이스층(108)을 거쳐서 제2 절연체층(106s)까지 연장되는 격리 구조물(412)이 형성된다.
도 22의 단면도(2200)에 의해 나타난 바와 같이, 디바이스층(108) 및 반도체 디바이스들(402) 위에 BEOL 상호연결 구조물(414)이 형성된다. BEOL 상호연결 구조물(414)은 상호연결 유전체층, 복수의 와이어들(418), 및 복수의 비아들(420)을 포함한다. 도시의 용이화를 위해, 와이어들(418) 중 일부만이 418로 라벨표시되고, 비아들(420) 중 일부만이 420으로 라벨표시된다. 상호연결 유전체층은 층간 유전체(ILD)층(416ild), 복수의 상호와이어 유전체(interwire dielectric; IWD)층들(416iwd), 및 패시베이션층(416p)을 포함한다. IWD층들(416iwd)은 ILD층(416ild) 위에 적층되고, 패시베이션층(416p)은 IWD층들(416iwd) 위에 있다. ILD층(416ild), IWD층들(416iwd), 및 패시베이션층(416p)은 예를 들어, BPSG, PSG, USG, 일부 다른 로우 k 유전체, 실리콘 산화물, 일부 다른 유전체, 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다. 와이어들(418) 및 비아들(420)은 ILD층(416ild), IWD층들(416iwd), 및 패시베이션층(416p)에 의해 규정된 상호연결 유전체층 내에서 교대로 적층된다.
일부 실시예들에서, BEOL 상호연결 구조물(414)을 형성하는 공정은 단일 다마신 공정에 의해 비아들(420)의 최하부층을 형성하는 단계, 및 이어서 단일 다마신 공정에 의해 와이어들(418)의 최하부층을 형성하는 단계를 포함한다. 또한, 일부 실시예들에서, 상기 공정은 이중 다마신 공정을 반복적으로 수행함으로써 비아들(420)의 나머지 층들 및 와이어들(418)의 나머지 층들을 형성하는 단계를 포함한다. 일부 실시예들에서, 단일 다마신 공정은 유전체층을 퇴적하는 단계, 도전성 피처들의 단일층(예를 들어, 비아들 또는 와이어들의 층)을 위한 개구부로 유전체층을 패터닝하는 단계, 및 도전성 피처들의 단일층을 형성하기 위해 도전성 물질로 개구부를 채우는 단계를 포함한다. 유전체층은 예를 들어, ILD층(416ild) 또는 IWD층들(416iwd)의 바닥 IWD층에 대응할 수 있다. 일부 실시예들에서, 듀얼 다마신 공정은 유전체층을 퇴적하는 단계, 도전성 피처들의 2개층들(예를 들어, 비아들의 층과 와이어들의 층)을 위한 개구부로 유전체층을 패터닝하는 단계, 및 도전성 피처들의 2개층들을 형성하기 위해 도전성 물질로 개구부를 채우는 단계를 포함한다. 유전체층은 예를 들어, 바닥 IWD층 위의 IWD층들(416iwd) 중 하나에 대응할 수 있다.
도 23을 참조하면, 도 5 내지 도 16, 도 17a, 도 17b, 도 18, 도 19a, 도 19b, 및 도 20 내지 도 22의 방법의 일부 실시예들의 블록도(2300)가 제공된다. 이 방법은 예를 들어, 약 7~20나노미터 사이의 두께를 갖는 얇은 SOI 기판을 형성할 수 있다.
단계(2302)에서, 핸들 기판 상에 제1 절연체층이 형성된다. 예컨대, 도 5를 참조하라.
단계(2304)에서, 희생 기판 상에 버퍼층, 에칭 정지층, 디바이스층, 및 캡 유전체층이 형성되어 적층된다. 예컨대, 도 6을 참조하라. 일부 실시예들에서, 버퍼층은 P- 단결정 실리콘이거나 또는 이를 포함하고, 희생 기판은 P+ 단결정 실리콘이거나 또는 이를 포함하고, 디바이스층은 단결정 실리콘이거나 또는 이를 포함하고, 커패시터 유전체층은 산화물이거나 또는 이를 포함하고, 또는 이들의 임의의 조합을 포함한다. 일부 실시예들에서, 에칭 정지층(606)은 약 20~60원자% 사이의 게르마늄 농도와 약 1×1019 내지 5×1021원자/㎤의 붕소 도핑 농도를 갖는 실리콘 게르마늄이거나 또는 이를 포함한다. 일부 실시예들에서, 에칭 정지층(606)은 약 20~60원자% 사이의 게르마늄 농도를 갖는 비도핑된 실리콘 게르마늄이거나 또는 이를 포함한다. 일부 실시예들에서, 에칭 정지층(606)은 약 1×1019 내지 5×1021원자/㎤의 붕소 도핑 농도를 갖는 원소 실리콘이거나 또는 이를 포함한다.
단계(2306)에서, 버퍼층, 에칭 정지층, 디바이스층, 및 캡 유전체층의 가장자리 부분들이 제거된다. 예컨대, 도 7을 참조하라.
단계(2308)에서, 캡 유전체층이 제거된다. 예컨대, 도 8을 참조하라.
단계(2310)에서, 디바이스층 상에 제2 절연체층이 형성된다. 예컨대, 도 9를 참조하라. 일부 실시예들에서, 제2 절연체층은 음전하 또는 중성 전하를 갖는다. 제2 절연체층은, 중성 전하를 가짐으로써, 이후에 디바이스층 상에 형성되는 반도체 디바이스들의 성능(예를 들어, ON 저항, 문턱 전압 등)에 영향을 미치지 않는다. 제2 절연체층은, 음전하를 가짐으로써, 음전하를 정전기적으로 밀어내어, 반도체 디바이스들에 대한 누설을 방지하거나 또는 감소시킨다.
단계(2312)에서, 버퍼층, 에칭 정지층, 디바이스층, 제1 절연체층, 및 제2 절연체층이 희생 기판과 핸들 기판 사이에 있도록, 희생 기판은 핸들 기판에 접합된다. 예컨대, 도 10을 참조하라.
단계(2314)에서, 희생 기판, 버퍼층, 및 에칭 정지층이 제거된다. 예컨대, 도 11 내지 도 15를 참조하라. 희생 기판의 제거는, 예를 들어, 기계적 그라인딩, HNA 에칭, 일부 다른 제거 공정, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 버퍼층의 제거는, 예를 들어, CMP, TMAH 에칭, 일부 다른 제거 공정, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 에칭 정지층의 제거는, 예를 들어, HCl 에칭, 일부 다른 제거 공정, 또는 이들의 임의의 조합에 의해 수행될 수 있다.
적어도, 버퍼층이 단결정 실리콘이거나 또는 이를 포함하고, 에칭 정지층이 비도핑된 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 또는 붕소 도핑된 원소 실리콘이거나 또는 이를 포함하는 실시예들에서, TMAH 에칭은, 예컨대, 에칭 정지층 대비, 버퍼층에 대해 높은 선택비를 가질 수 있다. 높은 선택비는 에칭 정지층에 대한 최소한의 손상을 갖고 버퍼층의 제거를 가능하게 해주며, 이에 의해 에칭 정지층은 작은 TTV를 가질 수 있고, 후속 공정은 고도로 균일할 수 있다. 적어도, 디바이스층이 단결정 실리콘이거나 또는 이를 포함하고, 에칭 정지층이 비도핑된 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 또는 붕소 도핑된 원소 실리콘이거나 또는 이를 포함하는 실시예들에서, HCl 에칭은, 예컨대, 디바이스층 대비, 에칭 정지층에 대해 높은 선택비를 가질 수 있다. 높은 선택비는 디바이스층에 대한 최소한의 손상을 갖고 에칭 정지층의 제거를 가능하게 해주므로, 디바이스층은 작은 TTV, 낮은 표면 거칠기, 및 높은 결정 품질을 갖는다. 결과적으로, 디바이스층 상에 형성된 반도체 디바이스들은 보다 균일하고 더 우수한 성능(예를 들어, 더 작은 누설, 더 높은 전력 효율성)을 갖는다.
일부 실시예들에서, 어닐링 공정은 에칭 정지층을 제거한 후 디바이스층의 최상면을 평활화하기 위해 수행된다. 어닐링 공정은, 디바이스층이 에칭 정지층의 제거로부터 어닐링 공정까지 이동되지 않도록, 인시츄로 수행된다. 디바이스층의 최상면을 평활화함으로써, TTV 및 디바이스층의 표면 거칠기가 더욱 감소되고, 이에 따라 이후에 형성되는 반도체 디바이스들의 균일성이 더욱 향상된다.
단계(2316)에서, 디바이스층은 순환적으로 산화되고 결과적인 산화물을 제거함으로써 시닝된다. 예를 들어, 도 16, 도 17a, 도 17b, 도 18, 도 19a, 도 19b, 및 도 20을 참조하라. 디바이스층을 순환적으로 시닝함으로써, 하나의 대규모 제거 대신 복수의 소규모 제거들이 수행될 수 있다. 이것은 결국, 디바이스층의 최종 두께에 대한 제어를 보다 잘할 수 있게 해준다.
단계(2318)에서, 반도체 디바이스들이 디바이스층 상에 형성된다. 예컨대, 도 21을 참조하라.
단계(2320)에서, 상호연결 구조물이 반도체 디바이스들 및 디바이스층 위에 형성된다. 예컨대, 도 22를 참조하라.
도 5 내지 도 16, 도 17a, 도 17b, 도 18, 도 19a, 도 19b, 및 도 20 내지 도 22와 관련하여 그리고 도 23을 더 참조하여 살펴볼 수 있는 바와 같이, SOI 기판은 제2 절연체층 및 디바이스층에 대한 주입 복사선 및/또는 플라즈마 손상을 야기하지 않고서 형성될 수 있다. 주입은 제2 절연체층 및 디바이스층을 거쳐 수행되지 않는다. 또한, 제2 절연체층 및 디바이스층은 플라즈마에 직접 노출되지 않을 수 있다. 제2 절연체층 및 디바이스층은 주입 복사선 및/또는 플라즈마 손상을 받지 않기 때문에, 디바이스층 상에 형성된 반도체 디바이스에 대해서는 누설 및 전력 소모가 낮다.
도 24를 참조하면, 디바이스층 시닝을 수행하기 위한 방법의 일부 실시예들의 블록도(2400)가 제공된다. 이 방법은, 예를 들어, 도 23의 단계(2316)에서 수행되어 디바이스층을 순환적으로 시닝할 수 있다.
단계(2402)에서, 디바이스층의 두께가 측정된다. 예컨대, 도 16을 참조하라. 두께는, 예를 들어, 광학적으로 측정될 수 있다.
단계(2404)에서, 디바이스층의 최상부는 산화되어 디바이스층을 부분적으로 소모시키고, 여기서 산화는 산화물층을 형성하고 디바이스층의 두께를 감소시킨다. 예컨대, 도 17a와 도 17b, 및 도 19a와 도 19b를 참조하라. 두께 감소는 예를 들어, 디바이스층의 측정된 두께와 디바이스층의 원하는 최종 두께 간의 차이 미만일 수 있다. 산화는 예를 들어, 오존이 용해되어 있는 수용액에 디바이스층을 노출시킴으로써 수행될 수 있다.
단계(2406)에서, 산화물층이 제거된다. 예컨대, 도 18과 도 21을 참조하라. 제거는, 예를 들어, HF 에칭 또는 일부 다른 에칭에 의해 수행될 수 있다.
단계(2408)에서, 디바이스층의 측정된 두께와 디바이스층의 원하는 최종 두께 간의 차이가 단계(2404)에서의 산화로부터의 디바이스층의 총 두께 감소와 거의 같아질 때까지, 단계(2404) 및 단계(2406)에서의 동작들은이 1회 이상 반복된다. 전술한 바와 같이, 디바이스층을 원하는 최종 두께로 순환적으로 시닝함으로써, 하나의 대규모 시닝 공정 대신에 복수의 소규모 시닝 공정이 수행될 수 있다. 이것은 결국, 디바이스층의 최종 두께에 대한 제어를 보다 잘할 수 있게 해준다.
도 23과 도 24의 블록도들(2300, 2400)이 여기서 일련의 동작들 또는 이벤트들로서 예시되고 설명되지만, 이러한 동작들 또는 이벤트들의 나타난 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 예시되고 및/또는 설명된 것 이외에 다른 순서로 발생할 수 있고 및/또는 이와 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 예시된 모든 동작들이 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하는데 필요한 것은 아니며, 본 명세서에서 도시된 동작들 중의 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 절연체 상의 반도체(semiconductor-on-insulator; SOI) 기판을 형성하기 위한 방법에 있어서,
희생 기판 상에 디바이스층을 에피택셜방식으로(epitaxially) 형성하는 단계;
상기 디바이스층이 상기 희생 기판과 핸들(handle) 기판 사이에 있도록, 상기 희생 기판을 상기 핸들 기판에 접합시키는 단계;
상기 희생 기판을 제거하는 단계; 및
상기 디바이스층이 목표 두께를 가질 때까지 상기 디바이스층을 순환적으로 시닝(cyclically thinning)하는 단계를 포함하고, 각각의 시닝 사이클은 상기 디바이스층의 일부분을 산화시키는 것과, 상기 산화로부터 초래되는 산화물을 제거하는 것을 포함한 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 2. 실시예 1에 있어서,
상기 디바이스층의 두께를 측정하는 단계; 및
상기 측정된 두께와 상기 목표 두께 간의 차이를 결정하는 단계를 더 포함하고, 상기 순환적 시닝은 적어도 2개의 시닝 사이클들을 가지며, 상기 적어도 2개의 시닝 사이클들은 각각 상기 차이를 부분적으로 감소시키는 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 3. 실시예 1에 있어서, 상기 산화시키는 것은 오존이 물에 용해되어 있는 화학 용액에 상기 디바이스층을 노출시키는 것을 포함하며, 상기 제거하는 것은 불화수소산을 포함하는 화학 용액에 상기 산화물을 노출시키는 것을 포함한 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 4. 실시예 1에 있어서,
상기 희생 기판 상에 에칭 정지층을 에피택셜방식으로 형성하는 단계 - 상기 에칭 정지층은 비도핑된 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 또는 붕소 도핑된 원소 실리콘을 포함하며, 상기 디바이스층은 상기 에칭 정지층 상에 형성됨 -; 및
상기 희생 기판을 제거하는 단계와 상기 순환적 시닝 사이에서 상기 에칭 정지층을 제거하는 단계를 더 포함하는 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 5. 실시예 4에 있어서, 상기 에칭 정지층의 제거는 염산 가스(HCl) 에칭을 포함한 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 6. 실시예 1에 있어서,
상기 디바이스층 상에 절연체층을 형성하는 단계를 더 포함하며, 상기 절연체층은 중성(neutral)인 순전하(net charge)를 갖고, 상기 접합 동안 상기 희생 기판과 상기 핸들 기판들 사이에 있는 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 7. 실시예 1에 있어서,
상기 디바이스층 상에 절연체층을 형성하는 단계를 더 포함하며, 상기 절연체층은 음성(negative)인 순전하를 갖고, 상기 접합 동안 상기 희생 기판과 상기 핸들 기판들 사이에 있는 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 8. 실시예 7에 있어서, 상기 절연체층의 형성은 산소 라디칼(oxygen radical)들에 의한 산화를 포함한 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 9. 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법에 있어서,
희생 기판 위에 버퍼층을 에피택셜방식으로 형성하는 단계;
상기 버퍼층 위에 에칭 정지층을 에피택셜방식으로 형성하는 단계;
상기 에칭 정지층 위에 디바이스층을 에피택셜방식으로 형성하는 단계;
상기 버퍼층, 상기 에칭 정지층, 및 상기 디바이스층이 상기 희생 기판과 핸들 기판 사이에 있도록, 상기 희생 기판을 상기 핸들 기판에 접합시키는 단계;
상기 희생 기판, 상기 버퍼층, 및 상기 에칭 정지층을 제거하는 단계; 및
상기 에칭 정지층의 제거 후 상기 디바이스층의 최상면을 평활화(smooth)하기 위해 어닐링을 수행하는 단계를 포함하는 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 10. 실시예 9에 있어서, 상기 에칭 정지층은 게르마늄이 약 20~60의 원자 퍼센트를 갖는 실리콘 게르마늄을 포함한 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 11. 실시예 10에 있어서, 상기 에칭 정지층은 비도핑된 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 12. 실시예 10에 있어서, 상기 에칭 정지층은 약 1×1019 내지 5×1021원자/㎤의 농도로 p형 도펀트로 도핑된 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 13. 실시예 9에 있어서, 상기 에칭 정지층은 약 1×1019 내지 5×1021원자/㎤의 농도로 p형 도펀트로 도핑된 원소 실리콘을 포함한 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 14. 실시예 9에 있어서, 상기 버퍼층의 제거는 테트라메틸암모늄 하이드록사이드(TMAH) 에칭을 포함한 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 15. 실시예 9에 있어서, 상기 에칭 정지층의 제거는 염산 가스(HCl) 에칭을 포함한 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 16. 실시예 9에 있어서, 상기 어닐링은 상기 에칭 정지층의 제거 동안 상기 디바이스층을 상기 디바이스층의 위치로부터 먼저 이동시키지 않고서 인시츄(in-situ)로 수행되는 것인 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
실시예 17. 절연체 상의 반도체(SOI) 기판에 있어서,
핸들 기판;
상기 핸들 기판 위에 놓여 있는 절연체층; 및
상기 절연체층 위에 놓여 있는 디바이스층을 포함하고, 상기 디바이스층과 접해 있는 상기 절연체층의 일부분은 음성인 순전하를 갖는 것인 절연체 상의 반도체(SOI) 기판.
실시예 18. 실시예 17에 있어서, 상기 절연체층은 실리콘 산화물을 포함하고, 상기 디바이스층은 단결정 실리콘을 포함한 것인 절연체 상의 반도체(SOI) 기판.
실시예 19. 실시예 17에 있어서, 상기 디바이스층은 약 7~14나노미터의 두께를 갖는 것인 절연체 상의 반도체(SOI) 기판.
실시예 20. 실시예 17에 있어서, 상기 디바이스층은 p 도핑 유형을 갖는 것인 절연체 상의 반도체(SOI) 기판.

Claims (10)

  1. 절연체 상의 반도체(semiconductor-on-insulator; SOI) 기판을 형성하기 위한 방법에 있어서,
    희생 기판 상에 디바이스층을 에피택셜방식으로(epitaxially) 형성하는 단계;
    상기 디바이스층 상에 절연체층을 형성하는 단계 - 상기 절연체층의 형성은 산소 라디칼(oxygen radicals)에 의한 산화를 포함함 - ;
    상기 디바이스층 및 상기 절연체층이 상기 희생 기판과 핸들(handle) 기판 사이에 있도록, 상기 희생 기판을 상기 핸들 기판에 접합시키는 단계;
    상기 희생 기판을 제거하는 단계; 및
    상기 디바이스층이 목표 두께를 가질 때까지 다수의 시닝 사이클들을 사용하여 상기 디바이스층을 순환적으로 시닝(cyclically thinning)하는 단계 - 상기 다수의 시닝 사이클들 각각은, 상기 디바이스층의 일부분을 산화시키는 것과, 상기 산화로부터 초래되는 산화물을 제거하는 것을 포함하고, 상기 다수의 시닝 사이클들 중 최초의 시닝 사이클은 상기 다수의 시닝 사이클들 중 최후의 시닝 사이클보다 상기 디바이스층의 더 큰 두께를 제거함 -
    를 포함하고,
    상기 절연체층은 음성(negative)인 순전하(net charge)를 갖는 것인, 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 디바이스층의 두께를 측정하는 단계; 및
    상기 측정된 두께와 상기 목표 두께 간의 차이를 결정하는 단계
    를 더 포함하고,
    상기 순환적 시닝은 적어도 2개의 시닝 사이클들을 가지며,
    상기 적어도 2개의 시닝 사이클들은 각각 상기 차이를 부분적으로 감소시키는 것인, 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
  3. 제1항에 있어서,
    상기 산화시키는 것은 오존이 물에 용해되어 있는 화학 용액에 상기 디바이스층을 노출시키는 것을 포함하며,
    상기 제거하는 것은 불화수소산을 포함하는 화학 용액에 상기 산화물을 노출시키는 것을 포함하는 것인, 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
  4. 제1항에 있어서,
    상기 희생 기판 상에 에칭 정지층을 에피택셜방식으로 형성하는 단계 - 상기 에칭 정지층은 비도핑된 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 또는 붕소 도핑된 실리콘을 포함하며, 상기 디바이스층은 상기 에칭 정지층 상에 형성됨 - ; 및
    상기 희생 기판을 제거하는 단계와 상기 순환적 시닝 사이에서 상기 에칭 정지층을 제거하는 단계
    를 더 포함하는, 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
  5. 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법에 있어서,
    희생 기판 상에 디바이스층을 에피택셜방식으로 형성하는 단계;
    상기 디바이스층 상에 절연체층을 형성하는 단계 - 상기 절연체층을 형성하는 단계는 습식 산화 공정을 포함함 - ;
    상기 디바이스층 및 상기 절연체층이 상기 희생 기판과 핸들 기판 사이에 있도록, 상기 희생 기판을 상기 핸들 기판에 접합시키는 단계;
    상기 희생 기판을 제거하는 단계; 및
    상기 디바이스층이 목표 두께를 가질 때까지 다수의 시닝 사이클들을 사용하여 상기 디바이스층을 순환적으로 시닝하는 단계 - 상기 다수의 시닝 사이클들 각각은, 상기 디바이스층의 일부분을 산화시키는 것과, 상기 산화로부터 초래되는 산화물을 제거하는 것을 포함하고, 상기 다수의 시닝 사이클들 중 최초의 시닝 사이클은 상기 다수의 시닝 사이클들 중 최후의 시닝 사이클보다 상기 디바이스층의 더 큰 두께를 제거함 -
    를 포함하고,
    상기 절연체층은 중성(neutral)인 순전하(net charge)를 갖는 것인, 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
  6. 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법에 있어서,
    희생 기판 위에 버퍼층을 에피택셜방식으로 형성하는 단계;
    상기 버퍼층 위에 에칭 정지층을 에피택셜방식으로 형성하는 단계;
    상기 에칭 정지층 위에 디바이스층을 에피택셜방식으로 형성하는 단계 - 상기 디바이스층 및 상기 에칭 정지층은 상이한 반도체 물질임 - ;
    상기 디바이스층 상에 절연체층을 형성하는 단계 - 상기 절연체층을 형성하는 단계는 습식 산화 공정 또는 라디칼 산화 공정을 포함함 - ;
    상기 버퍼층, 상기 에칭 정지층, 상기 디바이스층 및 상기 절연체층이 상기 희생 기판과 핸들 기판 사이에 있도록, 상기 희생 기판을 상기 핸들 기판에 접합시키는 단계;
    상기 희생 기판, 상기 버퍼층, 및 상기 에칭 정지층을 제거하는 단계 - 상기 제거하는 것은 상기 에칭 정지층을 제거하도록 상기 에칭 정지층에 에칭을 수행하는 것을 포함하고, 상기 에칭은 상기 디바이스층에서 정지하고, 상기 에칭은 염화수소를 포함하는 에천트를 상기 에칭 정지층에 적용하는 것을 포함하고, 상기 에천트는 상기 디바이스 층에 대한 에칭률보다 적어도 크기의 자릿수가 더 큰 상기 에칭 정지층에 대한 에칭률을 가짐 - ; 및
    상기 에칭 정지층의 제거 후 상기 디바이스층의 최상면을 평활화(smooth)하기 위해 어닐링을 수행하는 단계
    를 포함하는, 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
  7. 제6항에 있어서,
    상기 에칭은 섭씨 900도 미만의 온도에서 수행되고, 상기 염화수소는 상기 에천트의 0.1 ~ 2.0 중량 또는 체적 퍼센트(%)인 것인, 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
  8. 제5항에 있어서,
    상기 디바이스층의 두께를 측정하는 단계; 및
    상기 측정된 두께와 상기 목표 두께 간의 차이를 결정하는 단계
    를 더 포함하고,
    상기 순환적 시닝은 적어도 2개의 시닝 사이클들을 가지며,
    상기 적어도 2개의 시닝 사이클들은 각각 상기 차이를 부분적으로 감소시키는 것인, 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
  9. 제5항에 있어서,
    상기 산화시키는 것은 오존이 물에 용해되어 있는 화학 용액에 상기 디바이스층을 노출시키는 것을 포함하며,
    상기 제거하는 것은 불화수소산을 포함하는 화학 용액에 상기 산화물을 노출시키는 것을 포함하는 것인, 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
  10. 제5항에 있어서,
    상기 희생 기판 상에 에칭 정지층을 에피택셜방식으로 형성하는 단계 - 상기 에칭 정지층은 비도핑된 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 또는 붕소 도핑된 실리콘을 포함하며, 상기 디바이스층은 상기 에칭 정지층 상에 형성됨 - ; 및
    상기 희생 기판을 제거하는 단계와 상기 순환적 시닝 사이에서 상기 에칭 정지층을 제거하는 단계
    를 더 포함하는, 절연체 상의 반도체(SOI) 기판을 형성하기 위한 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
EP3926661A1 (en) * 2020-06-15 2021-12-22 Infineon Technologies AG Method of thinning a semiconductor substrate to high evenness and semiconductor substrate having a device layer of high evenness
TWI792462B (zh) * 2021-07-30 2023-02-11 合晶科技股份有限公司 供磊晶成長的複合基板及其製作方法
US20230207327A1 (en) * 2021-12-27 2023-06-29 Nanya Technology Corporation Bevel etching method
CN117373915B (zh) * 2023-12-08 2024-04-05 合肥晶合集成电路股份有限公司 半导体结构减薄方法及结构

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040031979A1 (en) * 2002-06-07 2004-02-19 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US20040259328A1 (en) * 2003-05-21 2004-12-23 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
JP2005005674A (ja) 2003-05-21 2005-01-06 Canon Inc 基板製造方法及び基板処理装置
JP2005347605A (ja) * 2004-06-04 2005-12-15 Hitachi Ltd 半導体装置およびその製造方法
JP2006165253A (ja) 2004-12-07 2006-06-22 Canon Inc 基板製造方法
JP2007266059A (ja) 2006-03-27 2007-10-11 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
KR100873299B1 (ko) 2007-08-20 2008-12-11 주식회사 실트론 Ｓｓｏｉ 기판의 제조방법
US20100025763A1 (en) 2008-07-30 2010-02-04 Maxpower Semiconductor Inc. Semiconductor on Insulator Devices Containing Permanent Charge
JP2010092909A (ja) 2008-10-03 2010-04-22 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
JP2014143381A (ja) 2012-12-28 2014-08-07 Sumitomo Electric Ind Ltd 複合基板、複合基板を用いた半導体ウエハの製造方法、および複合基板用の支持基板
JP2017520936A (ja) 2014-05-23 2017-07-27 マサチューセッツ インスティテュート オブ テクノロジー ゲルマニウム・オン・インシュレータ基板の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5013681A (en) 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
KR20050011513A (ko) * 2003-07-23 2005-01-29 주식회사 실트론 실리콘 웨이퍼의 제조방법 및 에칭장치
US7235812B2 (en) 2004-09-13 2007-06-26 International Business Machines Corporation Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques
US7897480B2 (en) 2007-04-23 2011-03-01 International Business Machines Corporation Preparation of high quality strained-semiconductor directly-on-insulator substrates
JP5415676B2 (ja) * 2007-05-30 2014-02-12 信越化学工業株式会社 Ｓｏｉウェーハの製造方法
CN102983167B (zh) * 2008-03-13 2015-06-17 Soitec公司 半导体结构
US8513090B2 (en) * 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device
JP5713603B2 (ja) * 2009-09-02 2015-05-07 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US9099526B2 (en) * 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
JP2015516672A (ja) 2012-02-26 2015-06-11 ソレクセル、インコーポレイテッド レーザ分割及び装置層移設のためのシステム及び方法
US8928388B2 (en) * 2013-03-15 2015-01-06 Peregrine Semiconductor Corporation Self-activating adjustable power limiter
KR102212296B1 (ko) 2014-01-23 2021-02-04 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
FR3024587B1 (fr) * 2014-08-01 2018-01-26 Soitec Procede de fabrication d'une structure hautement resistive
CN105374878B (zh) * 2015-11-05 2018-04-13 中国科学院微电子研究所 包括带电荷穿通阻止层以降低穿通的半导体器件及其制造方法
FR3052592B1 (fr) * 2016-06-08 2018-05-18 Soitec Structure pour applications radiofrequences
US10283463B2 (en) * 2017-04-11 2019-05-07 International Business Machines Corporation Terahertz detector comprised of P-N junction diode

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040031979A1 (en) * 2002-06-07 2004-02-19 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US20040259328A1 (en) * 2003-05-21 2004-12-23 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
JP2005005674A (ja) 2003-05-21 2005-01-06 Canon Inc 基板製造方法及び基板処理装置
JP2005347605A (ja) * 2004-06-04 2005-12-15 Hitachi Ltd 半導体装置およびその製造方法
JP2006165253A (ja) 2004-12-07 2006-06-22 Canon Inc 基板製造方法
JP2007266059A (ja) 2006-03-27 2007-10-11 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
KR100873299B1 (ko) 2007-08-20 2008-12-11 주식회사 실트론 Ｓｓｏｉ 기판의 제조방법
US20100025763A1 (en) 2008-07-30 2010-02-04 Maxpower Semiconductor Inc. Semiconductor on Insulator Devices Containing Permanent Charge
JP2010092909A (ja) 2008-10-03 2010-04-22 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
JP2014143381A (ja) 2012-12-28 2014-08-07 Sumitomo Electric Ind Ltd 複合基板、複合基板を用いた半導体ウエハの製造方法、および複合基板用の支持基板
JP2017520936A (ja) 2014-05-23 2017-07-27 マサチューセッツ インスティテュート オブ テクノロジー ゲルマニウム・オン・インシュレータ基板の製造方法

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