JP2017520936A - ゲルマニウム・オン・インシュレータ基板の製造方法 - Google Patents

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Abstract

ゲルマニウム・オン・インシュレータ基板の製造方法ゲルマニウム・オン・インシュレータ基板の製造方法が開示される。本方法は、第1の半導体基板と、ゲルマニウム層を備えて形成された第2の半導体基板とを用意すること（102）と、前記ゲルマニウム層を前記第1および第2の半導体基板の中間に配置しつつ、前記第1の半導体基板を前記第2の半導体基板へと少なくとも1つの誘電材料を使用して接合し、結合基板を形成すること（102）と、前記結合基板から前記第2の半導体基板を除去し、ミスフィット転位を有する前記ゲルマニウム層の少なくとも一部分を露出させること（104）と、前記ゲルマニウム層の前記一部分からの前記ミスフィット転位の除去を可能にすべく、前記結合基板をアニーリングすること（106）と、を含む。【選択図】図１

Description

本発明は、ゲルマニウム・オン・インシュレータ基板の製造方法に関する。
ここ数十年において、精密なスケーリング法が、シリコン（Si）相補型金属酸化膜半導体（CMOS）技術を、デバイスの性能を向上させ、必要とされる関連の電力消費を少なくし、トランジスタごとの製造コストを下げるように駆り立ててきた。デバイスの寸法が縮小され、スケーリングの限界へと近付くにつれて、寸法的なスケーリングだけへの注目から、材料の革新（「性能ブースタ（performance booster）」）の積極的な探索へのパラダイムシフトが、この業界において生じてきている。1つのそのような例が、将来の高速かつ低消費電力の用途の可能性のための独特な特性ゆえのIII-V族化合物材料である。Siと比べ、III-V族材料は、20〜70倍も高い電子移動度および約20倍も高い伝導度を示す傾向にある。加えて、III-V族材料のエネルギバンドギャップ工学の実現可能性は、通信およびオプトエレクトロニクスに適したデバイスの製造を可能にする。しかしながら、III-V族材料は、III-V族基板がきわめてコスト高であり、脆い材料特性ゆえにサイズが小さい（通常は、200mm以下である）がゆえに、Siを完全に置き換えることができない。したがって、この問題を回避するために、少量のIII-V族材料を、主流のCMOS製造と両立できるようにSi基板に統合しなければならない。低コストでのIII-V族材料の統合を実現し、機械的に強いSi基板をもたらすために、いくつかの研究グループが、オプトエレクトロニクスおよびマイクロエレクトロニクスの用途のためのSi上でのIII-V族の成長を研究している。
既存のCMOS技術との両立性を製造するために適したSi上の高品質のIII-V族材料の生成における1つの課題は、2つの材料間の大きな格子不整合である（例えば、GaAsの場合、不整合は約4.1%である）。したがって、この問題を解決するために、GaAsにほぼ完璧に一致した格子定数（300Kにおいて0.07%の不整合）を有し、Siと比べて優れた電子および正孔の移動度を有するゲルマニウム（Ge）を、Si基板上へのGaAsベースのデバイスの統合および製造のためのバッファ層をもたらすために、Si上に成長させることができる。別に考えられる解決策は、上記と同じ用途のためにゲルマニウム・オン・インシュレータ（GOI）基板を形成することである。「受動的な」バッファ層として働くほかに、Si上のGe、またはGOI基板（III-V族の層を有さない）は、先進のCMOS回路および光通信における応用も有する。
従来からの解決策が、約105cm-2の貫通転位密度（TDD）を有するSi上に成長させたGeエピタキシャル層の高品質について報告されているが、これは、厚い（約10μm）傾斜(graded)SiGeバッファ層を成長させることを必要とする。別の手法は、GeをSi基板上に直接堆積させ、次いでTDDを低減するためにGeの成長の最中および成長後にアニーリング工程を導入することである。これらの技術は、2段階の低温／高温（LT/HT）Ge成長を使用し、他の組み合わせを介することも含む。しかしながら、これらの方法は、107cm-2よりも大きいはるかに高いTDDにつながる。とくには、高いTDDレベルが、後のIII-V族材料の統合を劣化させる可能性があり、不都合にもデバイスの故障につながる可能性もある。
したがって、本発明の1つの目的は、先行技術の問題のうちの少なくとも1つに対処し、かつ／または技術的に有用な選択肢を提供することにある。
本発明の第1の態様によれば、ゲルマニウム・オン・インシュレータ基板を製造する方法であって、（i）第1の半導体基板と、ゲルマニウム層を備えて形成された第2の半導体基板とを用意することと、（ii）前記ゲルマニウム層を前記第1および第2の半導体基板の中間に配置しつつ、前記第1の半導体基板を前記第2の半導体基板へと少なくとも1つの誘電材料を使用して接合し、結合基板を形成することと、（iii）前記結合基板から前記第2の半導体基板を除去し、ミスフィット転位を有する前記ゲルマニウム層の少なくとも一部分を露出させることと、（iv）前記ゲルマニウム層の前記一部分からの前記ミスフィット転位の除去を可能にすべく、前記結合基板をアニーリングすることとを含む方法が提供される。
好都合なことに、本方法は、第2の半導体基板とゲルマニウム層との間の界面に沿って本質的に存在する隠れたミスフィット転位を露出させ、ミスフィット転位の修復／除去を可能にする。これは、有益なことに、提案される方法を使用して製造されるGOI基板のTDDを、同様の基板の製造に使用される従来からの技術よりも少なくとも1桁小さい約2.5×106cm-2へと低下させる。
好ましくは、本方法は、前記接合に先立って前記第1および第2の半導体基板のそれぞれに前記誘電材料を堆積させること、をさらに含むことができ、前記誘電材料は、前記第2の半導体基板については前記ゲルマニウム層上に堆積させられる。堆積を、（Al2O3の）原子層堆積を使用して実行することができるが、プラズマ化学蒸着（PECVD）または他の化学蒸着（CVD）を、SiO2、SiN、AlN、または他の種類の誘電体を堆積させるために使用してもよい。加えて、物理蒸着、スピンコーティング、または同様のプロセスも、使用可能であってよい。
好ましくは、前記接合に先立って、本方法は、前記第1および第2の半導体基板についてプラズマ活性化を実行することと、前記清浄化された第1および第2の半導体基板を脱イオン化された流体で洗浄することと、前記洗浄された第1および第2の半導体基板を乾燥させることと
をさらに含むことができる。
好ましくは、前記脱イオン化された流体は、脱イオン水であってよい。
好ましくは、前記洗浄された第1および第2の半導体基板の乾燥は、スピン乾燥の使用を含むことができる。
好ましくは、前記結合基板からの前記第2の半導体基板の除去に先立って、本方法は、前記結合基板をアニーリングすることによって前記第1および第2の半導体基板の間の接合を強めることをさらに含むことができる。
好ましくは、前記接合の強度を強めるための前記結合基板のアニーリングは、約300℃の温度および大気圧でチッ素を使用してアニーリングを実行することを含むことができる。
好ましくは、前記誘電材料を、酸化アルミニウム、硝酸アルミニウム、二酸化ケイ素、人工ダイアモンド、およびチッ化ホウ素で構成されるグループから選択することができる。
好ましくは、前記第1および第2の半導体基板を、シリコンベースの材料からそれぞれ形成することができる。
好ましくは、アニーリングを、約500℃〜850℃の間の温度で実行することができる。ここでのアニーリングは、こと（iv）における結合基板のアニーリングも同様に指す。
好ましくは、アニーリングを、酸素、水素、チッ素、およびアルゴンで構成されるグループから選択されるガスを使用して実行することができる。
好ましくは、本方法は、前記結合基板からの前記第2の半導体基板の除去に先立って、前記第1の半導体基板上に保護材料の層を堆積させることをさらに含むことができる。
好ましくは、前記保護材料は、ProTEK（登録商標）B3-25、二酸化ケイ素、またはチッ化ケイ素であってよい。
好ましくは、前記結合基板のアニーリングに続いて、本方法は、前記ゲルマニウム層の前記一部分からの前記ミスフィット転位の除去を可能にするための前記アニーリングの結果として前記ゲルマニウム層の前記一部分に形成された材料の層を除去するために、前記結合基板をエッチングすることをさらに含むことができ、ここで前記材料の層は、前記ミスフィット転位を実質的に含む。
好ましくは、前記結合基板のエッチングは、湿式エッチングまたは乾式エッチングの使用を含むことができる。
好ましくは、湿式エッチングは、前記ゲルマニウム層の前記一部分に形成された前記材料の層を除去するためのエッチング剤の使用を含むことができ、前記エッチング剤は、フッ化水素酸を含むことができる。
好ましくは、前記結合基板からの前記第2の半導体基板の除去は、前記結合基板を水酸化テトラメチルアンモニウムの溶液中に配置し、前記第2の半導体基板を除去することと、前記ゲルマニウム層の前記露出した一部分についてエッチング停止を実行することとを含むことができる。
好ましくは、前記溶液を、約80℃の温度へと加熱することができる。
好ましくは、本方法は、約800Wの電力に構成された酸素プラズマを使用して前記第1の半導体基板から前記保護材料を除去することをさらに含むことができる。
好ましくは、前記結合基板からの前記第2の半導体基板の除去は、機械的な研削と湿式エッチングとの組み合わせを使用して前記第2の半導体基板を除去することを含むことができる。
好ましくは、本方法は、前記接合に先立ち、前記第2の半導体基板上に前記ゲルマニウム層を堆積させることをさらに含むことができる。
好ましくは、前記少なくとも1つの誘電材料は、少なくとも第1および第2の誘電材料を含むことができ、前記第1の誘電材料は、前記第1の半導体基板上に堆積させられ、前記第2の誘電材料は、前記第2の半導体基板の前記ゲルマニウム層上に堆積させられ、前記第1の誘電材料は、前記第2の誘電材料と異なる。
好ましくは、本方法は、前記第2の半導体基板の除去後かつ前記結合基板のアニーリング前に、前記ゲルマニウム層の前記一部分の上にさらなる誘電材料を形成することをさらに含むことができる。
本発明の第2の態様によれば、ゲルマニウムベースの基板を製造する方法であって、（i）第1の半導体基板と、ゲルマニウム層を備えて形成された第2の半導体基板とを用意することと、（ii）前記ゲルマニウム層を前記第1および第2の半導体基板の中間に配置しつつ、前記第1の半導体基板を前記第2の半導体基板へと少なくとも1つの接合材料を使用して接合し、結合基板を形成することと、（iii）前記結合基板から前記第2の半導体基板を除去し、ミスフィット転位を有する前記ゲルマニウム層の少なくとも一部分を露出させることと、（iv）前記ゲルマニウム層の前記一部分からの前記ミスフィット転位の除去を可能にすべく、前記結合基板をアニーリングすることと、を含む方法が提供される。
好ましくは、前記接合材料は、誘電材料、非誘電材料、複数の異なる非誘電材料、または複数の異なる誘電材料を含むことができる。
本発明の一態様に関する特徴が本発明の他の態様にも適用可能であってよいことが、明らかであろう。
本発明のこれらの態様および他の態様が、以下で説明される実施形態から明らかになり、以下で説明される実施形態を参照して明らかにされるであろう。
本発明の実施形態が、以下で添付の図面を参照しつつ開示される。
図１は、一実施形態によるゲルマニウム・オン・インシュレータ（GOI）基板の製造方法の各ステップを示す図1a〜1cを含んでいる。 図２は、アニーリング前のGOI基板およびAl2O3層の間の接合界面のそれぞれの断面透過電子顕微鏡法（TEM）の明視野像である図2aおよび2bを含んでいる。 図３は、アニーリングの前および後のGOI基板のそれぞれの断面TEMの明視野像である図3aおよび3bを含んでいる。 図４は、アニーリング前およびアニーリング後のGOI基板のゲルマニウム層の表面における貫通転位を示しているそれぞれの平面図TEM画像である図4aおよび4bを含んでおり、ここでアニーリングは、約4時間にわたって850℃の温度で酸素を使用して実行されている。 図５は、アニーリング前およびアニーリング後のGOI基板の推定エッチピット密度（EPD）のそれぞれの平面図走査型電子顕微鏡（SEM）画像である図5aおよび5bを含んでいる。 図６は、アニーリング後のGOI基板において実行されたEDXプロファイルマッピングを示すそれぞれの画像である図6a〜6eを含んでおり、ここで写真における異なる色は、GOI基板において検出された異なる元素を強調している。 図７は、バルクのゲルマニウムに対するアニーリングの前後のGOI基板上のゲルマニウムエピ層の合金組成およびひずみのラマン分光法の画像である図7a、および図7aにおけるGe-Ge振動ピークの拡大画像である図7bを含んでいる。
図1a〜1cが、一実施形態によるゲルマニウム・オン・インシュレータ（GOI）基板の製造について提案される方法100の各ステップを示している。ステップ102において、第1の半導体基板108と、ゲルマニウム（エピタキシャル）層112を備えて形成された第2の半導体基板110とが、用意される。次いで、同じステップ102において、第1の半導体基板108が、少なくとも1つの誘電材料114を使用して第2の半導体基板110へと接合され、結合基板116（すなわち、図1bを参照）が形成される。この実施形態においては、同じ誘電材料が、誘電材料114について使用されるが、限定として解釈されるべきではない。結合基板116において、ゲルマニウム層112は、第1および第2の半導体基板108、110の中間に配置されている。より具体的には、ゲルマニウム層112は、今や誘電材料114の層と第2の半導体基板110との間に挟まれている。第1および第2の両方の半導体基板108、110は、シリコン系の材料からそれぞれ形成され、今回の場合には、第1の半導体基板108が、シリコンアクセプタ基板である一方で、第2の半導体基板110が、シリコンドナーウエハである。第1および第2の半導体基板108、110への接合層として機能する誘電材料114は、酸化アルミニウム（Al2O3）、チッ化アルミニウム（AlN）、二酸化ケイ素（SiO2）、人工ダイアモンド、およびチッ化ホウ素（BN）で構成されるグループから選択されるが、（良好な熱伝導率および電気抵抗率を有する）他の適切な誘電材料も使用可能である。この場合には、誘電材料114は、二酸化ケイ素よりも高い熱伝導率（すなわち、1.4Wm-1k-1に対して30Wm-1k-1）を有するがゆえに選択される酸化アルミニウムである。このように結合基板116に配置された酸化アルミニウムを、埋め込み酸化物層と見ることも可能である。
ステップ102に先立ち、従来からの3ステップのゲルマニウム成長プロセス（例えば、減圧化学蒸着）を、第2の半導体基板110上に直接的にゲルマニウム層112を成長させるために使用できることを、理解すべきである。第2の半導体基板110上に成長させられるゲルマニウム層112の厚さは、適切に所望され、シリコン上でのゲルマニウムのエピタキシによって決定されるとおり、製造されるGOI基板について意図される用途の要件にもとづいてさまざまであってよい。その後に、ステップ102に先立ち、誘電材料114が、第1および第2の両方の半導体基板108、110のそれぞれに（例えば、原子層堆積を使用して）堆積させられ、ここで第2の半導体基板110については、誘電材料114がゲルマニウム層112上に堆積させられる。今回の場合には、約10nmの厚さを有する酸化アルミニウムの層を、第1および第2の半導体基板108、110にそれぞれ堆積させた。第1および第2の半導体基板108、110上に堆積させられる誘電材料114の層の厚さが、所望のとおりに、製造されるGOI基板について意図される用途の要件に応じてさまざま（例えば、数十nm〜数ミクロン）であってよいことを、理解すべきである。その後に、第1および第2の半導体基板108、110（今や堆積した誘電材料114の層を有している）は、酸素プラズマを使用して約15秒間にわたってプラズマ活性化され、脱イオン化された流体（例えば、脱イオン水）によってすすがれ、次いで（例えば、スピン乾燥によって）実質的に乾燥させられる。具体的には、プラズマ活性化が、第1および第2の半導体基板108、110の表面を清浄化して、炭化水素の汚染物質が存在するならば除去するとともに、この表面を「活性化」するために使用される。また、他の実施形態において、プラズマ活性化の継続時間を、３秒間〜１分間のどこかとなるように（あるいは、使用されるプラズマ活性化装置に応じて、おそらくはさらに長く）設定できることも、理解すべきである。プラズマ活性化に使用されるガスは、酸素、アルゴン、チッ素、水素、またはヘリウムであってよい。随意により、第1および第2の半導体基板108、110を、プラズマの使用の代わりに、同じ清浄化効果を依然として有するUVオゾンを使用して処理することもできる。次いで、ステップ102が実行される。
ステップ102の接合プロセスの準備のために、第1および第2の半導体基板108、110は、それぞれの酸化アルミニウムの層が互いに直接的に面するように、お互いに対して配置される。すなわち、第1の半導体基板108が、自身の関連の層114、108が今や以下のやり方に従って向け直されるように、すなわち（図1aによる上から下への見方で表現して）誘電材料114および第1の半導体基板108となるように、配置される。同様に、第2の半導体基板110が、自身の関連の層110、112、114が今や以下のやり方に従って向け直されるように、すなわち（図1aによる上から下への見方で表現して）第2の半導体基板110、ゲルマニウム層112、および誘電材料114となるように、配置される。この実施形態においては、例示の目的で、（全体としての）第2の半導体基板110が（全体としての）第1の半導体基板108の上方に配置されており、したがって第1および第2の半導体基板108、110が、図1aに示されるこの配置において互いに正反対に配置されることを、理解できるであろう。しかしながら、一般化のために、ステップ102において、結合基板116を形成するためには、第1および第2の半導体基板108、110を、それぞれの酸化アルミニウムの層を互いに接触させることによって接合するだけでよい。
ステップ102において、第1および第2の半導体基板108、110は、結合基板116をもたらすために、それぞれの酸化アルミニウムの層を接触させることによって接合される。したがって、結合基板116は、以下の層を備え、すなわち（図1bの配置にもとづいて）上から下への順番で表して、第2の半導体基板110、ゲルマニウム層112、誘電材料114（例えば、Al2O3）、および第1の半導体基板108を備える。接合に続いて、結合基板は、（誘電材料114を介する）第1および第2の半導体基板108、110の間の接合強度を増大および向上させるために、アニールされる。とくには、アニーリングは、約300℃の温度および大気圧でチッ素環境を使用して（約3時間にわたって）実行される。
次のステップ104において、第2の半導体基板110が、結合基板116から除去され、ミスフィット転位を有するゲルマニウム層112の少なくとも一部分が露出される。第2の半導体基板110の存在しない結合基板116は、以下では、最終基板120（すなわち、図1cを参照）と称される。除去は、第2の半導体基板110とゲルマニウム層112との間の界面に沿って本質的に存在する当初は隠されていたミスフィット転位を効果的に露出させ、ミスフィット転位の修復または除去を可能にする。換言すると、ここでの用語「隠され」は、文脈的に、ステップ104において第2の半導体基板110が除去されるまで第2の半導体基板110によって前記界面に沿って埋められているミスフィット転位を指す（ステップ104における第2の半導体基板110の除去によって、それまでは隠されていたミスフィット転位が露わにされる）。結合基板116からの第2の半導体基板110の除去に先立ち、保護材料118（例えば、ProTEK（登録商標）B3-25、二酸化ケイ素（SiO2）、またはチッ化ケイ素（SiN））の層を、随意により第1の半導体基板108上に堆積させてもよいことを、理解すべきである。具体的には、保護材料118が、誘電材料114が堆積させられた第2の表面の反対側の第1の半導体基板108の第1の表面上にスピンコートされ、第2の半導体基板110を除去するプロセスの際に保護層として機能する。第2の半導体基板110を、（例えば）結合基板116を約80℃に加熱された水酸化テトラメチルアンモニウム（TMAH）の溶液へと沈めることによって、結合基板116から除去することができ、ひとたび完了すると、エッチング停止処理が、ゲルマニウム層112の露出部分について実行される。あるいは、他の実施形態においては、第2の半導体基板110を、機械的な研削と湿式エッチングとの組み合わせを使用して除去することができる。（今回の場合の）ゲルマニウム層112の露出部分が、誘電材料114が形成されたゲルマニウム層112の第2の表面の反対側のゲルマニウム層112の第1の表面に位置することを、理解すべきである。第2の半導体基板110の除去の前には、ゲルマニウム層112の第1の表面は、第2の半導体基板110の下方に完全に隠されている。第2の半導体基板110が、気泡の存在が観察されないように完全に除去された後で、保護材料118の被膜が、約800Wの動作電力を有するように設定された酸素プラズマを使用して、第1の半導体基板108から除去される。あるいは、保護材料118の被膜を、アセトンを代わりに使用して除去してもよい。
ステップ106において、最終基板120が、ゲルマニウム層112の露出部分からのミスフィット転位の除去を可能にするために、アニールされる。アニーリングに使用することができると考えられる方法の例として、炉での加熱の使用、フラッシュランプによる高速熱処理、レーザ熱処理、スパイクアニーリング、などが挙げられる。アニーリングは、約500℃〜850℃の間の温度で4時間にわたって実行される。今回の場合、最終基板120が、850℃の温度でアニールされる。加えて、アニーリングは、酸素（O2）、水素（H2）、チッ素（N）、およびアルゴン（Ar）で構成されるグループから選択されるガスを使用して実行されるが、他の種類の適切な反応ガスも（状況に応じて）使用可能であり、上述した選択肢に限られない。酸素が、この実施形態においてアニーリングのために使用され、したがって結果的に、酸化されたゲルマニウムの層が、アニーリング後のゲルマニウム層112の第1の表面に形成される。明確化のため、酸化されたゲルマニウム層がもはや結晶構造でなく、したがってミスフィット転位を含まず、むしろアニーリングを通じて、ミスフィット転位が酸素アニールによって消費されており、したがってゲルマニウム層112の以前はミスフィット転位を有していた部分が、今や酸化されたゲルマニウム層になることを、理解すべきである。これは、結果として、やはりミスフィット転位を有しているゲルマニウム層112の残りの部分のかなりの数のミスフィット転位の除去を促進する。とくには、アニーリングに続いて、最終基板120を、他の意図される用途／使用のためにさらに処理することができるように、酸化されたゲルマニウム層を除去すべくエッチング剤（例えば、フッ化水素（HF）酸）を使用して（例えば、30秒間にわたって）湿式（化学的に）エッチングすべきである。しかしながら、必要に応じて、酸化されたゲルマニウム層を除去するために、湿式エッチングの代わりに乾式（プラズマ）エッチングを使用してもよいことも、理解すべきである。ステップ106の完了後の最終基板120を、ゲルマニウム・オン・インシュレータ（GOI）基板と称することができる。
提案される方法100に関して、説明したステップ102、104、106だけが最低限として必要であり、他のステップは随意であり、あるいは方法100の一部として実行される必要がないことを、理解すべきである。具体的には、提案される方法100は、アニーリング（例えば、酸素による）を用いてGOI基板のゲルマニウム層112からのミスフィット転位の修復／除去を可能にすることにより、貫通転位密度（TDD)を低減および改善するという目的を持って考案されている。また、アニーリングは、凝縮プロセスを通じて第2の半導体基板110とゲルマニウム層112との間の界面からシリコンを除去する。凝縮プロセスは、以下のように説明され、すなわち薄いSi1-xGexが、第2の半導体基板110上でのゲルマニウム層112の成長の際に形成される。したがって、第2の半導体基板110の除去後に、今やSiGe層がゲルマニウム層112上に配置されている。ステップ106におけるアニーリングの際に、SiGe層からのゲルマニウムがSiO2層の成長によって拒絶され、下方のゲルマニウム層112へと凝縮する。要約すると、方法100は、第1および第2の半導体基板108、110を（例えば、Al2O3を接合材料として使用して）誘電材料114によって互いに接合し、その後に第2の半導体基板110を除去してGOI基板を形成することによって実行される。したがって、ミスフィット転位を有するゲルマニウム層112の露出部分を、酸素アニーリングを使用して酸化させることができ、酸化させたゲルマニウム層を、湿式エッチングを使用して容易に除去することができる。同時に、ステップ106において実行されるアニーリングは、TDDの軽減にも役立つ。
図2aおよび2bは、アニーリング前のGOI基板のサンプルならびに（第1および第2の半導体基板108、110の）それぞれのAl2O3層の間の接合の界面のそれぞれの断面透過電子顕微鏡法（TEM）の明視野像200、250である。図2aおよび2bから見られるとおり、ゲルマニウム層112および接合されたAl2O3層の厚さは、それぞれ約1300nmおよび約22nmである。さらに図2aは、第2の半導体基板110とゲルマニウム層112との間の界面に沿って隠されて閉じ込められたミスフィット転位が、第2の半導体基板110の除去後の好都合な処理のために露出している点で、提案される方法100の使用によって今や容易にアクセス可能であることを示している。具体的には、これは、露出したミスフィット転位を、（例えば）化学機械研磨（CMP）またはアニーリングの使用によって除去可能にすることを可能にする。加えて、貫通転位も、ひとたびミスフィット転位が除去されたならば、結果として除去されうる。したがって、提案される方法100を使用することにより、貫通転位密度（TDD）がより低いゲルマニウムエピ層を実現可能にでき、これは後のIII-V属の統合および関連のデバイスの製造に有用である。さらに図2bに示されるとおり、第1および第2の半導体基板108、110の2つのそれぞれのAl2O3層は、観測可能な微小空隙を存在させることなく一様に接合され、すなわちマイクロスケールにおけるシームレスな接合が、成功裏に達成されている。加えて、接合されたAl2O3層において見られるコントラストの違いは、Al2O3の化学量論を修正するO2プラズマ活性化に起因する。
図3aおよび3bは、アニーリングの前および後のGOI基板のサンプルのそれぞれの断面TEMの明視野像300、350である。図3aが図2aと同一であるが、図3bとの対比のために含まれていることを、理解すべきである。図3bから、主として後にフッ化水素酸を使用して除去されるゲルマニウム層112の上部層の酸化に起因して、ゲルマニウム層112の厚さが酸素を用いたアニーリング後に（1300.29nmから1047.50nmへと）約300nmほど減少していることが、明らかである。より重要なことには、（以前はゲルマニウム層112に隠されていた）ミスフィット転位が実質的に除去され、図3aの状況と比べて貫通転位が減少している。
TDDを、図4に示されるとおり、GOI基板の所与のサンプルを横断するいくつかの位置において所与の面積における転位の数を推定することによって、平面図TEMから割り出すことができる。図4は、アニーリング前およびアニーリング後のGOI基板のゲルマニウム層112の露出面における貫通転位を示しているそれぞれのTEM画像400、450である図4aおよび4bを含んでおり、ここでアニーリングは、約3時間にわたって850℃の温度で酸素を使用して実行されている。とくには、図4aおよび4bから、推定されたTDDは、アニーリング前およびアニーリング後のそれぞれについて約7.69±0.583×108cm-2および6.41±0.548×107cm-2である。TEMの限界ゆえに、より小さい倍率の画像を得ることが不可能であることを、理解すべきである。したがって、TDDの値の上述の推定の数字は、過大評価されている可能性があり得る。
したがって、より倍率の低い画像でTDDを定量化するために、電界放射型走査電子顕微鏡（FESEM）を代わりに使用することができる。GOI基板のサンプルが、FESEMを用いた調査に先立って、約1秒間にわたってヨウ素溶液においてエッチングされる。ミスフィット転位はエッチング剤においてはるかに速くエッチングされるため、生じるエッチピットを、FESEMによって観測および検出することができる。したがって、図5aおよび5bのそれぞれの平面図走査電子顕微鏡（SEM）画像500、550に示されるとおり、約4時間にわたる850℃での酸素中でのアニーリングに曝される前および曝された後のサンプルの推定によるエッチピット密度（EPD）は、それぞれ約5.2±0.45×108cm-2および2.5±0.4×106cm-2である。このように、サンプルのEPDが、アニーリング前と比べてアニーリング後に少なくとも2桁減少することが、図5aおよび5bから明らかである。
図6a〜6eは、アニーリング後のGOI基板におけるEDXプロファイルマッピングの実行を示すそれぞれの画像600、602、604、606、608であり、ここで画像600、602、604、606、608における異なる色は、検出された異なる元素を表している。具体的には、図6aが、SEM画像600である一方で、図6b〜6eは、コンピュータによって生成されたプロット602、604、606、608である。図示のとおり、アルミニウムが、接合されたAl2O3層に主として閉じ込められて検出され、隣接するゲルマニウム層112ならびに第1および第2の半導体基板108、110への大きな拡散は観測されていない。
図7aおよび7bはそれぞれ、バルクのゲルマニウムに対する（酸素を用いた）アニーリングの前後のGOI基板上のゲルマニウムエピ層の合金組成およびひずみのラマン分光法の画像700、ならびに図7aにおけるGe-Ge振動ピークの拡大画像750である。明確化のため、バルクのゲルマニウムは、結晶の成長が高品質のゲルマニウム種結晶を使用して生じるがゆえに入手可能な最高品質のGeを一般的に代表する溶融物からのゲルマニウムの（バルクの）結晶の成長から得られるゲルマニウムウエハ／ゲルマニウム材料を指す。とくには、ラマン分光法は、今回の場合には、ゲルマニウム層112のひずみレベルを明らかにするために使用される。図7aから、アニーリング後にはSi-Ge振動モードに起因する信号が観測されないことを見て取ることができ、これは、混ざり合ったシリコン／ゲルマニウムの層からのシリコンが除去されていることを示している。また、図7aにおいて、295.58cm-1（アニーリングなし）から301.72cm-1（アニーリング後）へのGe-Ge振動ピーク位置の赤色シフトを、明らかに観測することができる。図7aから、アニーリング後のGOI基板のGe-Ge振動ピークが、バルクのゲルマニウムの基準（すなわち、301.09cm-1に位置するピーク）に大いに近付き、GOI基板のゲルマニウム層112が応力から解放されていることを示していることを、理解すべきである。
好都合なことに、提案される方法100を使用して製造されたGOI基板のTDDは、同様のゲルマニウム層を成長させるために使用される従来からの技術よりも少なくとも1桁小さい約2.5×106cm-2になると測定される。加えて、方法100は、任意の必要とされるサイズのウエハを製造するためにスケーリング可能であり、すなわち方法100は、製造において価値があり、既存の製造プロセスへと容易に統合可能である。接合層としてのAl2O3の選択は、GOI基板の熱伝導率の向上をもたらすが、上述のように、Al2O3は、誘電材料114として使用することができる多数の可能な選択肢の1つにすぎない。GOI基板にとってより一般的なさらなる利点は、GOI基板が一般的に短チャネル効果に影響されず、より小さい寄生容量およびより少ない接合電流の漏れを享受する点にある。提案される方法100は、（例えば）ゲルマニウム／シリコンまたはGOI基板を介したシリコン上へのIII-V材料の統合、ゲルマニウムレーザおよび／またはディテクタなどのシリコンベースのフォトニクスの製造、先進のCMOSのためのより高い移動度のチャネルの製造、などにおいて、有用な商業的応用を見つけることができる。
検討の目的のために、提案される方法100といくつかの選択された従来からの技術（すなわち、スマートカット（Smart Cut）（登録商標）法、凝縮（Condensation）法、アスペクト比トラッピング（Aspect Ratio Trapping）法、および傾斜バッファ（Graded Buffer）法）との間の簡単な比較が、以下で説明される。 スマートカット（登録商標）法は、バルクのゲルマニウム基板がドナーウエハとして使用されるがゆえに、低TDDのゲルマニウム層の製造という利点を有するが、スマートカット法（登録商標）は、スマートカット（登録商標）法を用いて200mmよりも大きいウエハサイズを製造することが不可能である点で、ウエハサイズの限界を抱える。他方で、凝縮法およびアスペクト比トラッピング法は、GOI基板におけるゲルマニウムのパーセント濃度が82%を超えるときの多数の積層不良（すなわち、欠陥）の発生および二酸化ケイ素のパターニングのためのリソグラフィの必要性というそれぞれの欠点を抱える。傾斜バッファ法は、TDDが約105cm-2のゲルマニウム層を製造するために使用することができるが、実際の稼働に関して相当に時間を消費するとともに、シリコン−ゲルマニウムの10μmの傾斜のために材料も浪費する。提案される方法100に関しては、有益なことに約106cm-2のTDDのゲルマニウム層の製造を可能にし、従来からの技術と比べてスケーリングがきわめて容易であり、より高い熱伝導率を有するGOI基板を生み出す。提案される方法100の1つの些細な欠点は、製造された結果としてのゲルマニウム層が、スマートカット（登録商標）法を使用して製造されたゲルマニウム層と比べて高いTDDを有することである。
本発明を、図面および以上の説明において詳しく図示および説明したが、そのような図示および説明は、例示または典型として理解されるべきであって、限定と考えられるべきではなく、本発明は、開示された実施形態に限られない。当業者であれば、開示された実施形態について、他の変形形態を、請求項に記載の発明の実施において、理解および達成することができる。
例えば、誘電材料114を、第1または第2の半導体基板108、110にだけ堆積させてもよく、（接合の）ステップ102を、依然として上述のように相応に実行し、結合基板116を同様にもたらすことができる。またさらに、必ずしも誘電材料114について同じ誘電材料が使用される必要はなく、例えば第1の誘電材料を第1の半導体基板108上に堆積させることができ、第2の誘電材料を第2の半導体基板110上に堆積させることができ、ステップ102が、上述のように依然として実行される。第1の誘電材料が第2の誘電材料とは異なることを、理解すべきである。さらに、かならずしも誘電／絶縁材料だけが誘電材料114として使用される必要はなく、実際に、他の適切な接合材料（例えば、金属）を、誘電材料114の代わりに使用することも可能である。例えば、第1の半導体基板108について、堆積させられた誘電材料114が、第1の金属材料を使用してキャップされる一方で、第2の半導体基板110について、ゲルマニウム層112が、第2の金属材料を使用してキャップされ、次いでステップ102において、第1および第2の半導体基板108、110のそれぞれの第1および第2の金属材料を接触させることによって接合が達成され、結合基板116がもたらされる。そのような場合、ステップ106の完了後の最終基板120は、もはやGOI基板とは呼ばれず、ただ単純にゲルマニウムベースの基板と呼ばれる。
さらに、第2の半導体基板110がステップ104において結合基板116から除去された後で、別の誘電体層（例えば、SiO2）を、ゲルマニウム層112の第1の表面上に随意により堆積させることもできる。具体的には、ゲルマニウム層112上に堆積させられた誘電体層は、（例えば、酸化による）アニーリングの際のゲルマニウム層112の消費速度を遅くする効果を有することができる。これは、第2の半導体基板110上に最初に成長させられたゲルマニウム層112がかなり薄く、あるいはシリコン−ゲルマニウム（SiGe）が除去され、もしくは成長プロセスにおいて形成されていない場合に、とくに重要である。

Claims (26)

  1. ゲルマニウム・オン・インシュレータ基板を製造する方法であって、
    （i）第1の半導体基板と、ゲルマニウム層を備えて形成された第2の半導体基板とを用意することと、
    （ii）前記ゲルマニウム層を前記第1および第2の半導体基板の中間に配置しつつ、前記第1の半導体基板を前記第2の半導体基板へと少なくとも1つの誘電材料を使用して接合し、結合基板を形成することと、
    （iii）前記結合基板から前記第2の半導体基板を除去し、ミスフィット転位を有する前記ゲルマニウム層の少なくとも一部分を露出させることと、
    （iv）前記ゲルマニウム層の前記一部分からの前記ミスフィット転位の除去を可能にするように前記結合基板をアニーリングすることと、
    を含む方法。
  2. 前記接合に先立って前記第1および第2の半導体基板のそれぞれに前記誘電材料を堆積させること、をさらに含み、前記誘電材料は、前記第2の半導体基板については前記ゲルマニウム層上に堆積させられる、請求項1に記載の方法。
  3. 前記堆積は、原子層堆積を使用して実行される、請求項2に記載の方法。
  4. 前記接合に先立って、
    ・前記第1および第2の半導体基板についてプラズマ活性化を実行することと、
    ・前記清浄化された第1および第2の半導体基板を脱イオン化された流体で洗浄することと、
    ・前記洗浄された第1および第2の半導体基板を乾燥させることと
    をさらに含む、請求項1〜3のいずれか一項に記載の方法。
  5. 前記脱イオン化された流体は、脱イオン水である、請求項4に記載の方法。
  6. 前記洗浄された第1および第2の半導体基板の乾燥は、スピン乾燥の使用を含む、請求項4または5に記載の方法。
  7. 前記結合基板からの前記第2の半導体基板の除去に先立って、前記結合基板をアニーリングすることによって前記第1および第2の半導体基板の間の接合を強めること、をさらに含む請求項1〜6のいずれか一項に記載の方法。
  8. 前記接合を強めるための前記結合基板のアニーリングは、約300℃の温度および大気圧でチッ素を使用してアニーリングを実行することを含む、請求項7に記載の方法。
  9. 前記誘電材料は、酸化アルミニウム、硝酸アルミニウム、二酸化ケイ素、人工ダイアモンド、およびチッ化ホウ素で構成されるグループから選択される、請求項1〜8のいずれか一項に記載の方法。
  10. 前記第1および第2の半導体基板は、シリコンベースの材料でそれぞれ形成される、請求項1〜9のいずれか一項に記載の方法。
  11. 前記アニーリングは、約500℃〜850℃の間の温度で実行される、請求項1に記載の方法。
  12. 前記アニーリングは、酸素、水素、チッ素、およびアルゴンで構成されるグループから選択されるガスを使用して実行される、請求項1に記載の方法。
  13. 前記結合基板からの前記第2の半導体基板の除去に先立って、前記第1の半導体基板上に保護材料の層を堆積させること
    をさらに含む、請求項1〜12のいずれか一項に記載の方法。
  14. 前記保護材料は、ProTEK（登録商標）B3-25、二酸化ケイ素、またはチッ化ケイ素を含む、請求項13に記載の方法。
  15. 前記結合基板のアニーリングに続いて、
    前記ゲルマニウム層の前記一部分からの前記ミスフィット転位の除去を可能にするための前記アニーリングの結果として前記ゲルマニウム層の前記一部分に形成された材料の層を除去するように、前記結合基板をエッチングすること
    をさらに含み、
    前記材料の層は、前記ミスフィット転位を実質的に含む、請求項1〜14のいずれか一項に記載の方法。
  16. 前記結合基板のエッチングは、湿式エッチングまたは乾式エッチングの使用を含む、請求項15に記載の方法。
  17. 湿式エッチングは、前記ゲルマニウム層の前記一部分に形成された前記材料の層を除去するためのエッチング剤の使用を含み、前記エッチング剤は、フッ化水素酸を含む、請求項16に記載の方法。
  18. 前記結合基板からの前記第2の半導体基板の除去は、
    ・前記結合基板を水酸化テトラメチルアンモニウムの溶液中に配置し、前記第2の半導体基板を除去することと、
    ・前記ゲルマニウム層の前記露出した一部分についてエッチング停止を実行することと
    を含む、請求項1〜17のいずれか一項に記載の方法。
  19. 前記溶液は、約80℃の温度へと加熱される、請求項18に記載の方法。
  20. 約800Wの電力に構成された酸素プラズマを使用して前記第1の半導体基板から前記保護材料を除去すること、をさらに含む、請求項14または15に従属するときの請求項18または19に記載の方法。
  21. 前記結合基板からの前記第2の半導体基板の除去は、機械的な研削と湿式エッチングとの組み合わせを使用して前記第2の半導体基板を除去することを含む、請求項1〜17のいずれか一項に記載の方法。
  22. 前記接合に先立ち、前記第2の半導体基板上に前記ゲルマニウム層を堆積させること、をさらに含む請求項1〜21のいずれか一項に記載の方法。
  23. 前記少なくとも1つの誘電材料は、少なくとも第1および第2の誘電材料を含み、前記第1の誘電材料は、前記第1の半導体基板上に堆積させられ、前記第2の誘電材料は、前記第2の半導体基板の前記ゲルマニウム層上に堆積させられ、前記第1の誘電材料は、前記第2の誘電材料と異なる、請求項2に記載の方法。
  24. 前記第2の半導体基板の除去後かつ前記結合基板のアニーリング前に、前記ゲルマニウム層の前記一部分の上にさらなる誘電材料を形成すること、をさらに含む、請求項1〜23のいずれか一項に記載の方法。
  25. ゲルマニウムベースの基板を製造する方法であって、
    （i）第1の半導体基板と、ゲルマニウム層を備えて形成された第2の半導体基板とを用意することと、
    （ii）前記ゲルマニウム層を前記第1および第2の半導体基板の中間に配置しつつ、前記第1の半導体基板を前記第2の半導体基板へと少なくとも1つの接合材料を使用して接合し、結合基板を形成することと、
    （iii）前記結合基板から前記第2の半導体基板を除去し、ミスフィット転位を有する前記ゲルマニウム層の少なくとも一部分を露出させることと、
    （iv）前記ゲルマニウム層の前記一部分からの前記ミスフィット転位の除去を可能にするように前記結合基板をアニーリングすることと、
    を含む方法。
  26. 前記接合材料は、誘電材料、非誘電材料、複数の異なる非誘電材料、または複数の異なる誘電材料を含む、請求項25に記載の方法。
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