JP4651099B2 - 直接ウェハ結合による低欠陥のゲルマニウム膜の製造 - Google Patents
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Description
低欠陥のゲルマニウム薄膜を製造する方法は、ゲルマニウム堆積のためにシリコンウェハを準備することと、2つのステップのCVDプロセスを用いてゲルマニウム膜を形成することであって、第1のCVDステップは約250℃〜300℃の間の温度で行われることにより、連続的なゲルマニウム膜を形成し、第2のCVDステップは約700℃の温度で行われることにより、緩和ゲルマニウム薄膜を形成する、ことと、緩和ゲルマニウム薄膜上にゲルマニウム層を堆積することと、多重サイクルプロセスを用いてゲルマニウム薄膜をアニーリングすることであって、第1のサイクルは約840℃〜900℃の間の比較的高い温度で行われ、第2のサイクルは約750℃〜840℃の間の比較的低い温度で行われ、第1および第2のサイクルは、約10サイクル〜40サイクルの間で変わることにより、ゲルマニウム/シリコン界面近傍の領域におけるゲルマニウム薄膜に欠陥を集中させる、ことと、水素イオンを注入することと、テトラエトキシシラン酸化物(TEOS)層を堆積することと、TEOS層をCMPによって滑らかにすることと、TEOS層を洗浄することと、カウンタウェハ(counter wafer)を準備することと、ゲルマニウム薄膜をカウンタウェハに結合(bonding)して、結合構造を形成することと、少なくとも375℃の温度で結合構造をアニーリングして、結合ウェハをスプリットすることを助長することと、結合構造をスプリットして、ゲルマニウム薄膜を露出することと、ゲルマニウム薄膜の欠陥区域の部分とともにゲルマニウム薄膜の表面から残留するシリコンを除去することと、低欠陥のゲルマニウム薄膜を所望の最終製品のデバイス内に組み込むこととを包含する。
低欠陥のゲルマニウム薄膜を製造する方法であって、
ゲルマニウム堆積のためにシリコンウェハを準備することと、
2つのステップのCVDプロセスを用いてゲルマニウムの堆積を行うことであって、第1のCVDステップは約250℃〜300℃の間の温度で行われることにより、連続的な第1ゲルマニウム膜を形成し、第2のCVDステップは約700℃の温度で行われることにより、緩和した第2ゲルマニウム薄膜を形成する、ことと、
該第2ゲルマニウム薄膜上に第3ゲルマニウム膜を堆積することと、
多重サイクルプロセスを用いて該ゲルマニウム膜をアニーリングすることであって、第1のサイクルは約840℃〜900℃の間の比較的高い温度で行われ、第2のサイクルは約750℃〜840℃の間の比較的低い温度で行われ、該第1および該第2のサイクルは、約10サイクル〜40サイクルの間で変わることにより、ゲルマニウム/シリコン界面近傍の領域における該ゲルマニウム膜に欠陥を集中させる、ことと、
水素イオンを該第3ゲルマニウム膜側から水素注入の範囲が該連続的な第1ゲルマニウム膜よりも深くなるように注入することと、
テトラエトキシシラン酸化物(TEOS)層を堆積することと、
該TEOS層をCMPによって滑らかにすることと、
該TEOS層を洗浄することと、
カウンタウェハを準備することと、
該第3ゲルマニウム膜を該カウンタウェハに結合して、結合構造を形成することと、
少なくとも375℃の温度で該結合構造をアニーリングして、該結合構造をスプリットすることを助長することと、
該結合構造をスプリットして、該カウンタウェハ側に移転した移転ゲルマニウム膜を露出することと、
該移転ゲルマニウム膜の欠陥区域の部分とともに、該移転ゲルマニウム膜の表面から残留するシリコンを除去して該低欠陥のゲルマニウム膜を形成することと、
該低欠陥のゲルマニウム薄膜を所望の最終製品のデバイス内に組み込むことと
を包含する、方法。
上記シリコンウェハを準備することは、DHF内に上記シリコンウェハを浸し、その後に、急速なリンス/ドライサイクルが続く、項目1に記載の方法。
上記第1のCVDステップの前にバッファシリコン層を堆積することを包含する、項目1に記載の方法。
上記多重サイクルプロセスの各サイクルは、約1分〜5分間の持続時間を有する、項目1に記載の方法。
上記カウンタウェハを準備することは、酸化シリコンウェハと、ガラスウェハと、シリコンウェハとからなるカウンタウェハの群から得られるカウンタウェハを準備することを包含する、項目1に記載の方法。
上記第3ゲルマニウム膜がガラスに結合されるものである場合、誘電体膜を該ガラスの表面に塗布し、該第3ゲルマニウム膜がシリコンに結合されるものである場合、CMPによって該第3ゲルマニウム膜の表面を滑らかにする、項目5に記載の方法。
上記カウンタウェハを希薄SC−1溶液内で洗浄することにより、親水性表面を該カウンタウェハ上に形成することをさらに包含する、項目5に記載の方法。
上記残留するシリコンを上記移転ゲルマニウム膜の表面から該移転ゲルマニウム膜の欠陥区域の部分とともに除去することは、CMPと、ドライエッチングと、ウェットエッチングとエッチングステップを組み合わせたものとからなる除去技術の群から得られる除去技術を用いて除去することを包含する、項目1に記載の 方法。
上記多重サイクルプロセスを用いて上記ゲルマニウム膜をアニーリングする前に、窒化物層をCVDすることと、
該多重サイクルプロセスを用いて該ゲルマニウム膜をアニーリングした後に、該窒化物層を除去することと
を包含する、項目1に記載の方法。
低欠陥のゲルマニウム薄膜を製造する方法であって、
ゲルマニウム堆積のためにシリコンウェハを準備することと、
2つのステップのCVDプロセスを用いてゲルマニウムの堆積を行うことであって、第1のCVDステップは約250℃〜300℃の間の温度で行われることにより、連続的な第1ゲルマニウム膜を形成し、第2のCVDステップは約700℃の温度で行われることにより、緩和した第2ゲルマニウム膜を形成する、ことと、
該第2ゲルマニウム膜上に第3ゲルマニウム膜を堆積することと、
多重サイクルプロセスを用いて該ゲルマニウム膜をアニーリングすることであって、第1のサイクルは約840℃〜900℃の間の比較的高い温度で行われ、第2のサイクルは約750℃〜840℃の間の比較的低い温度で行われ、該第1および該第2のサイクルは、約10サイクル〜40サイクルの間で変わることにより、ゲルマニウム/シリコン界面近傍の領域における該ゲルマニウム膜に欠陥を集中させ、該多重サイクルプロセスの各サイクルは約1分〜5分間の持続時間を有する、ことと、
水素イオンを該第3ゲルマニウム膜側から水素注入の範囲が該連続的な第1ゲルマニウム膜よりも深くなるように注入することと、
テトラエトキシシラン酸化物(TEOS)層を堆積することと、
該TEOS層をCMPによって滑らかにすることと、
該TEOS層を洗浄することと、
カウンタウェハを準備することと、
該第3ゲルマニウム膜を該カウンタウェハに結合して、結合構造を形成することと、
少なくとも375℃の温度で該結合構造をアニーリングして、該結合構造をスプリットすることを助長することと、
該結合構造をスプリットして、該カウンタウェハに移転した移転ゲルマニウム膜を露出することと、
該移転ゲルマニウム膜の欠陥区域の部分とともに、該移転ゲルマニウム膜の表面から残留するシリコンを除去して該低欠陥のゲルマニウム膜を形成することと、
該低欠陥のゲルマニウム薄膜を所望の最終製品のデバイス内に組み込むことと
を包含する、方法。
上記シリコンウェハを準備することは、DHF内に上記シリコンウェハを浸し、その後に、急速なリンス/ドライサイクルが続く、項目10に記載の方法。
上記第1のCVDステップの前にバッファシリコン層を堆積することを包含する、項目10に記載の方法。
上記カウンタウェハを準備することは、酸化シリコンウェハと、ガラスウェハと、シリコンウェハとからなるカウンタウェハの群から得られるカウンタウェハを準備することを包含する、項目10に記載の方法。
上記第3ゲルマニウム膜がガラスに結合されるものである場合、誘電体膜を該ガラスの表面に塗布し、該第3ゲルマニウム膜がシリコンに結合されるものである場合、CMPによって該第3ゲルマニウム膜の表面を滑らかにする、項目13に記載の方法。
上記カウンタウェハを希薄SC−1溶液内で洗浄することにより、親水性表面を該カウンタウェハ上に形成することをさらに包含する、項目13に記載の方法。
上記残留するシリコンを上記移転ゲルマニウム膜の表面から該移転ゲルマニウム膜の欠陥区域の部分とともに除去することは、CMPと、ドライエッチングと、ウェットエッチングとエッチングステップを組み合わせたものとからなる除去技術の群から得られる除去技術を用いて除去することを包含する、項目10に記載の方法。
上記多重サイクルプロセスを用いて上記ゲルマニウム膜をアニーリングする前に、窒化物層をCVDすることと、
該多重サイクルプロセスを用いて該ゲルマニウム膜をアニーリングした後に、該窒化物層を除去することと
を包含する、項目10に記載の方法。
Claims (17)
- 低欠陥のゲルマニウム膜を製造する方法であって、
ゲルマニウム堆積のためにシリコンウェハを準備することと、
2つのステップのCVDプロセスを用いてゲルマニウムの堆積を行うことであって、第1のCVDステップは約250℃〜300℃の間の温度で行われることにより、連続的な第1ゲルマニウム膜を形成し、第2のCVDステップは約700℃の温度で行われることにより、緩和した第2ゲルマニウム膜を形成する、ことと、
該第2ゲルマニウム膜上に第3ゲルマニウム膜を堆積することと、
多重サイクルプロセスを用いて該ゲルマニウム膜をアニーリングすることであって、第1のサイクルは約840℃〜900℃の間の比較的高い温度で行われ、第2のサイクルは約750℃〜840℃の間の比較的低い温度で行われ、該第1および該第2のサイクルは、約10サイクル〜40サイクルの間で変わることにより、ゲルマニウム/シリコン界面近傍の領域における該ゲルマニウム膜に欠陥を集中させる、ことと、
水素イオンを該第3ゲルマニウム膜側から水素注入の範囲が該連続的な第1ゲルマニウム膜よりも深くなるように注入することと、
テトラエトキシシラン酸化物(TEOS)層を堆積することと、
該TEOS層をCMPによって滑らかにすることと、
該TEOS層を洗浄することと、
カウンタウェハを準備することと、
該第3ゲルマニウム膜を該カウンタウェハに結合して、結合構造を形成することと、
少なくとも375℃の温度で該結合構造をアニーリングして、該結合構造をスプリットすることを助長することと、
該結合構造をスプリットして、該カウンタウェハ側に移転した移転ゲルマニウム膜を露出することと、
該転移ゲルマニウム膜の欠陥区域の部分とともに、該移転ゲルマニウム膜の表面に残留するシリコンを除去して該低欠陥のゲルマニウム膜を形成することと、
該低欠陥のゲルマニウム薄膜を所望の最終製品のデバイス内に組み込むことと
を包含する、方法。 - 前記シリコンウェハを準備することは、DHF内に前記シリコンウェハを浸し、その後に、急速なリンス/ドライサイクルが続く、請求項1に記載の方法。
- 前記第1のCVDステップの前にバッファシリコン層を堆積することを包含する、請求項1に記載の方法。
- 前記多重サイクルプロセスの各サイクルは、約1分〜5分間の持続時間を有する、請求項1に記載の方法。
- 前記カウンタウェハを準備することは、酸化シリコンウェハと、ガラスウェハと、シリコンウェハとからなるカウンタウェハの群から得られるカウンタウェハを準備することを包含する、請求項1に記載の方法。
- 前記第3ゲルマニウム膜がガラスに結合されるものである場合、誘電体膜を該ガラスの表面に塗布し、該第3ゲルマニウム膜がシリコンに結合されるものである場合、CMPによって該第3ゲルマニウム膜の表面を滑らかにする、請求項5に記載の方法。
- 前記カウンタウェハを希薄SC−1溶液内で洗浄することにより、親水性表面を該カウンタウェハ上に形成することをさらに包含する、請求項5に記載の方法。
- 前記残留するシリコンを前記移転ゲルマニウム膜の表面から該移転ゲルマニウム膜の欠陥区域の部分とともに除去することは、CMPと、ドライエッチングと、ウェットエッチングとエッチングステップを組み合わせたものとからなる除去技術の群から得られる除去技術を用いて除去することを包含する、請求項1に記載の方法。
- 前記多重サイクルプロセスを用いて前記ゲルマニウム膜をアニーリングする前に、窒化物層をCVDすることと、
該多重サイクルプロセスを用いて該ゲルマニウム膜をアニーリングした後に、該窒化物層を除去することと
を包含する、請求項1に記載の方法。 - 低欠陥のゲルマニウム膜を製造する方法であって、
ゲルマニウム堆積のためにシリコンウェハを準備することと、
2つのステップのCVDプロセスを用いてゲルマニウムの堆積を行うことであって、第1のCVDステップは約250℃〜300℃の間の温度で行われることにより、連続的な第1ゲルマニウム膜を形成し、第2のCVDステップは約700℃の温度で行われることにより、緩和した第2ゲルマニウム膜を形成する、ことと、
該緩和した第2ゲルマニウム膜上に第3ゲルマニウム膜を堆積することと、
多重サイクルプロセスを用いて該ゲルマニウム膜をアニーリングすることであって、第1のサイクルは約840℃〜900℃の間の比較的高い温度で行われ、第2のサイクルは約750℃〜840℃の間の比較的低い温度で行われ、該第1および該第2のサイクルは、約10サイクル〜40サイクルの間で変わることにより、ゲルマニウム/シリコン界面近傍の領域における該ゲルマニウム膜に欠陥を集中させ、該多重サイクルプロセスの各サイクルは約1分〜5分間の持続時間を有する、ことと、
水素イオンを該第3ゲルマニウム膜側から水素注入の範囲が該連続的な第1ゲルマニウム膜よりも深くなるように注入することと、
テトラエトキシシラン酸化物(TEOS)層を堆積することと、
該TEOS層をCMPによって滑らかにすることと、
該TEOS層を洗浄することと、
カウンタウェハを準備することと、
該第3ゲルマニウム膜を該カウンタウェハに結合して、結合構造を形成することと、
少なくとも375℃の温度で該結合構造をアニーリングして、該結合構造をスプリットすることを助長することと、
該結合構造をスプリットして、該カウンタウェハに移転した移転ゲルマニウム膜を露出することと、
該移転ゲルマニウム膜の欠陥区域の部分とともに、該移転ゲルマニウム膜の表面から残留するシリコンを除去して該低欠陥のゲルマニウム膜を形成することと、
該低欠陥のゲルマニウム薄膜を所望の最終製品のデバイス内に組み込むことと
を包含する、方法。 - 前記シリコンウェハを準備することは、DHF内に前記シリコンウェハを浸し、その後に、急速なリンス/ドライサイクルが続く、請求項10に記載の方法。
- 前記第1のCVDステップの前にバッファシリコン層を堆積することを包含する、請求項10に記載の方法。
- 前記カウンタウェハを準備することは、酸化シリコンウェハと、ガラスウェハと、シリコンウェハとからなるカウンタウェハの群から得られるカウンタウェハを準備することを包含する、請求項10に記載の方法。
- 前記第3ゲルマニウム膜がガラスに結合されるものである場合、誘電体膜を該ガラスの表面に塗布し、該緩和したゲルマニウム膜がシリコンに結合されるものである場合、CMPによって該第3ゲルマニウム膜の表面を滑らかにする、請求項13に記載の方法。
- 前記カウンタウェハを希薄SC−1溶液内で洗浄することにより、親水性表面を該カウンタウェハ上に形成することをさらに包含する、請求項13に記載の方法。
- 前記残留するシリコンを前記移転ゲルマニウム膜の表面から該該移転ゲルマニウム膜の欠陥区域の部分とともに除去することは、CMPと、ドライエッチングと、ウェットエッチングとエッチングステップを組み合わせたものとからなる除去技術の群から得られる除去技術を用いて除去することを包含する、請求項10に記載の方法。
- 前記多重サイクルプロセスを用いて前記ゲルマニウム膜をアニーリングする前に、窒化物層をCVDすることと、
該多重サイクルプロセスを用いて該ゲルマニウム膜をアニーリングした後に、該窒化物層を除去することと
を包含する、請求項10に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/985,444 US7247545B2 (en) | 2004-11-10 | 2004-11-10 | Fabrication of a low defect germanium film by direct wafer bonding |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006140453A JP2006140453A (ja) | 2006-06-01 |
JP4651099B2 true JP4651099B2 (ja) | 2011-03-16 |
Family
ID=36316867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005293067A Expired - Fee Related JP4651099B2 (ja) | 2004-11-10 | 2005-10-05 | 直接ウェハ結合による低欠陥のゲルマニウム膜の製造 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7247545B2 (ja) |
JP (1) | JP4651099B2 (ja) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6717213B2 (en) * | 2001-06-29 | 2004-04-06 | Intel Corporation | Creation of high mobility channels in thin-body SOI devices |
US7498243B2 (en) * | 2004-03-17 | 2009-03-03 | The Board Of Trustees Of The Leland Stanford Junior University | Crystalline-type device and approach therefor |
US7749872B2 (en) * | 2004-03-17 | 2010-07-06 | The Board Of Trustees Of The Leland Stanford Junior University | Crystalline-type device and approach therefor |
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FR2891281B1 (fr) * | 2005-09-28 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un element en couches minces. |
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WO2008132894A1 (en) | 2007-04-13 | 2008-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device, method for manufacturing display device, and soi substrate |
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Also Published As
Publication number | Publication date |
---|---|
US20060099773A1 (en) | 2006-05-11 |
US7247545B2 (en) | 2007-07-24 |
JP2006140453A (ja) | 2006-06-01 |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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