TWI710010B - 絕緣層上半導體（soi）基底及其形成的方法 - Google Patents

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Abstract

本申請案之各種實施例是針對一種用於形成不具有植入 輻射及/或電漿損傷的薄絕緣層上半導體(SOI)基底之方法。在一些實施例中，在犧牲基底上磊晶形成裝置層且在裝置層上形成絕緣層。絕緣層可例如形成為具有負淨電荷或中性淨電荷。將犧牲基底接合至處置基底，使得裝置層以及絕緣層在犧牲基底與處置基底之間。移除犧牲基底，並且對裝置層循環地進行薄化，直至裝置層具有目標厚度為止。每一薄化循環包括氧化裝置層之一部分以及移除氧化所產生之氧化物。

Description

絕緣層上半導體(SOI)基底及其形成的方法
本發明的實施例是有關於一種絕緣層上半導體(SOI)基底及其形成的方法。
傳統上積體電路形成於塊狀半導體基底上。近年來，已出現了作為塊狀半導體基底之替代物的絕緣層上半導體(semiconductor-on-insulator；SOI)基底。絕緣層上半導體基底包括基底、上覆於所述處置基底之絕緣層以及上覆於所述絕緣層之裝置層。此外，絕緣層上半導體基底使得寄生電容降低、漏電流減少、鎖定(latch up)減少且半導體元件效能改良。
在一些實施例中，一種用於形成絕緣層上半導體基底之方法，所述方法包含：在犧牲基底上磊晶形成裝置層；將犧牲基底接合至處置基底，使得裝置層在犧牲基底與處置基底之間；移除犧牲基底；以及使裝置層循環薄化，直至裝置層具有目標厚度為止，其中每一薄化循環包含對裝置層的一部分進行氧化以及移除氧化所產生的氧化物。
在一些實施例中，一種用於形成絕緣層上半導體基底的方法，所述方法包含：在犧牲基底上方磊晶形成緩衝層；在緩衝層上方磊晶形成蝕刻終止層；在蝕刻終止層上方磊晶形成裝置層；將犧牲基底接合至處置基底，使得緩衝層、蝕刻終止層以及裝置層在犧牲基底與處置基底之間；移除犧牲基底、緩衝層以及蝕刻終止層；以及在移除蝕刻終止層之後，執行退火以使裝置層之頂部表面平滑。
在一些實施例中，一種絕緣層上半導體基底，包含：處置基底；絕緣層，其上覆於處置基底；以及裝置層，其上覆於絕緣層，其中絕緣層與裝置層接界的一部分具有負淨電荷。
100A、100B、200、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700A、1700B、1800、1900A、1900B、2000、2100、2200:橫截面視圖
102:絕緣層上半導體基底
102e:絕緣層上半導體邊緣部分
104:處置基底
106、106f、106s:絕緣層
106sw:絕緣層之側壁
108:裝置層
108sw:裝置層之側壁
110:富陷阱層
300:俯視圖
302:積體電路晶粒
402:半導體元件
404:源極/汲極
406:選擇性導電通道
408:閘極介電層
410:閘極電極
412:隔離結構
414:後段製程互連結構
416:互連介電層
416ild:層間介電層
416iwd:導線間介電層
416p:鈍化層
418:導線
420:通孔
602:犧牲基底
604:緩衝層
606、1002:蝕刻終止層
608:覆蓋介電層
610:邊緣部分
702:突出部分
704:罩幕
1602:光學裝置
1702:氧化層
2300、2400:方塊圖
2302、2304、2306、2308、2310、2312、2314、2316、2318、2320、2402、2404、2406、2408:步驟
BX:方框
D:直徑
LR、VR:凹陷量
Tb:緩衝層厚度
Td:裝置層厚度
Tes:蝕刻終止層厚度
Tfi、Tfi'、Tsi、Tsi':絕緣層厚度
To:氧化層厚度
T△d:厚度減少量
W:突出部分寬度
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見，而任意地增加或減小各種特徵之尺寸。
圖1A及圖1B說明不具有植入輻射及/或電漿損傷之絕緣層上半導體基底之各種實施例的橫截面視圖。
圖2說明包含具有不同電荷之絕緣層的絕緣層上半導體基底之一些更具體實施例的橫截面視圖。
圖3說明圖1A之絕緣層上半導體基底之一些實施例的俯視圖。
圖4說明其中應用圖1A之絕緣層上半導體基底的半導體結構之一些實施例的橫截面視圖。
圖5至圖16、圖17A、圖17B、圖18、圖19A、圖19B以及圖20至圖22說明形成及使用不具有植入輻射及/或電漿損傷之絕緣層上半導體基底的方法之一些實施例的一系列橫截面視圖。
圖23說明圖5至圖16、圖17A、圖17B、圖18、圖19A、圖19B以及圖20至圖22之方法之一些實施例的方塊圖。
圖24說明執行裝置層薄化之方法之一些實施例的方塊圖。
本揭露內容提供用於實施本揭露之不同特徵的多個不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露內容。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包含第一特徵及第二特徵直接接觸地形成之實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵及第二特徵可不直接接觸之實施例。另外，本揭露內容可在各種實例中重複參考標號及/或字母。此重複是出於簡化及清楚之目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，本文中可使用空間相對術語，諸如「在...下方」、「在...下」、「下部」、「在...上方」、「上部」以及其類似術語，以便於描述圖式中所說明之一個元件或特徵與另外一或多個元件或特徵之關係。除圖式中所描繪之定向以外，空間相對術語意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
裝置層厚度在約7奈米至14奈米之間且絕緣層厚度在約12奈米至20奈米之間的薄絕緣層上半導體晶圓可應用於全耗乏(full-depleted)金屬氧化物半導體(metal-oxide-semiconductor；MOS)裝置及其他先進金屬氧化物半導體裝置。此外，薄絕緣層上半導體晶圓促成裝置層上形成之半導體元件的低洩漏(leakage)及低功率消耗。根據一種用於形成薄絕緣層上半導體晶圓之方法，對接合晶圓進行氧化以在接合晶圓周圍形成氧化層。穿過氧化層將氫離子植入黏合晶圓中，以形成內埋於接合晶圓中之富氫區域(hydrogen-rich region)。接合晶圓經由氧化層接合至處置晶圓，且沿富氫區域分割接合晶圓以自處置晶圓部分地移除氧化層及接合晶圓。隨後對留存於處置晶圓上之接合晶圓部分進行化學機械研磨(chemical mechanical polish；CMP)，以使所述接合晶圓部分平坦。處置晶圓、留存於所述處置晶圓上之接合晶圓部分以及氧化層部分共同定義薄絕緣層上半導體晶圓。
所述方法的一個挑戰為，氫植入可能對留存於處置晶圓上之氧化層部分及接合晶圓部分造成植入輻射及/或電漿損傷。此損傷繼而可造成絕緣層上半導體晶圓上所形成之半導體元件的高洩漏及功率消耗。所述損傷的一個潛在解決方案是高溫退火。然而，高溫退火難以完全修復所述損傷，且在任何情況下高溫退火都會導致成本增加以及製程複雜度增加。所述方法的另一挑戰為，氫植入可能使正電荷滯留在留存於處置晶圓上之氧化層部分中，此可不利地影響絕緣層上半導體晶圓上所形成之半導體元件的效能。舉例而言，正電荷可使絕緣層上半導體晶圓上所形成之半導體元件的臨限電壓、導通電阻(ON resistance)以及其他參數 偏移。所述方法的又一挑戰歸因於植入、分割以及化學機械研磨之高成本。
本申請案之各種實施例是針對一種用於形成不具有植入輻射及/或電漿損傷之薄絕緣層上半導體基底的方法以及由所述方法產生之薄絕緣層上半導體基底。在一些實施例中，在處置基底上沈積第一絕緣層。在犧牲基底上磊晶形成緩衝層，在緩衝層上磊晶形成蝕刻終止層，在蝕刻終止層上磊晶形成裝置層，且在裝置層上沈積第二絕緣層。蝕刻終止層可例如為或包括未摻雜的矽鍺、摻雜硼的矽鍺、摻雜硼的元素矽或前述各者的任何組合。第二絕緣層可例如具有負淨電荷或中性淨電荷。將犧牲基底接合至處置基底，使得緩衝層、蝕刻終止層、裝置層、第一絕緣層以及第二絕緣層在犧牲基底與處置基底之間。移除犧牲基底，之後移除緩衝層，接著移除蝕刻終止層。移除緩衝層可例如包括四甲基氫氧化銨(TMAH)濕式蝕刻。移除蝕刻終止層可例如包括鹽酸(HCl)濕式蝕刻，接著原位(in-situ)退火以使裝置層之暴露表面平滑。在移除蝕刻終止層之後，對裝置層循環地進行薄化，直至裝置層具有目標厚度為止。每一薄化循環包括氧化裝置層之一部分以及移除氧化所產生之氧化物。
藉由將裝置層循環薄化至目標厚度，可執行多個較小薄化製程而非一個較大薄化製程。此情形繼而允許更大程度地控制裝置層之最終厚度。舉例而言，裝置層之厚度可精確地減少至小於約20奈米、14奈米或10奈米及/或在約7奈米至20奈米或約7奈米至14奈米之間的最終厚度。此類較小厚度適用於全耗乏金屬氧化物半導體裝置及其他先進金屬氧化物半導體裝置。
藉由形成具有中性淨電荷的第二絕緣層，所述第二絕緣層不會影響絕緣層上半導體基底上所形成之半導體元件的效能(例如，導通電阻、臨限電壓等)。藉由形成具有負淨電荷的第二絕緣層，所述第二絕緣層靜電排斥負電荷，從而防止或減少半導體元件之洩漏。洩漏減少使得半導體元件之功率效率及效能提高。
藉由沈積第一絕緣層及第二絕緣層，且藉由磊晶形成裝置層，所述第一絕緣層及第二絕緣層以及所述裝置層在形成絕緣層上半導體基底期間並未經受植入輻射及/或電漿損傷。舉例而言，形成裝置層及第一絕緣層以及第二絕緣層時可不存在氫植入製程。由於不存在植入輻射及/或電漿損傷，因此防止或減少了絕緣層上半導體基底上所形成之半導體元件的洩漏。洩漏減少使得半導體元件之功率效率及效能提高。
藉由將蝕刻終止層形成為使得其為或包括未摻雜的矽鍺、摻雜硼的矽鍺、摻雜硼的元素矽或前述各者的任何組合，可例如相對於蝕刻終止層高選擇性地對緩衝層執行四甲基氫氧化銨濕式蝕刻以移除緩衝層。因此，可在對蝕刻終止層造成最小損壞(例如由於過度蝕刻)的情況下移除緩衝層。此外，蝕刻終止層可具有較小總厚度變化(total thickness variation；TTV)，使得後續處理可高度均勻。舉例而言，用以移除蝕刻終止層之後續蝕刻可高度均勻。後續處理越均勻，裝置層之最終厚度越均勻且裝置層之品質越高。
藉由使用鹽酸熱蝕刻來移除蝕刻終止層，相對於裝置層對蝕刻終止層之選擇性可較高。因此，對裝置層之損壞(例如由於過度蝕刻)最小且裝置層之總厚度變化較小。此外，執行用以 使裝置層平滑之原位退火進一步降低裝置層之表面粗糙度。裝置層之較小總厚度變化及降低的表面粗糙度繼而促進裝置層上所形成之半導體元件之間的高均一性，並且隨著半導體元件不斷縮小而日益重要。
參看圖1A，提供絕緣層上半導體基底102之一些實施例的橫截面視圖100A。在一些實施例中，絕緣層上半導體基底102具有圓形頂部輪廓及/或具有約200毫米、300毫米或450毫米之直徑。在其他實施例中，絕緣層上半導體基底102具有某一其他形狀及/或一些其他尺寸。此外，在一些實施例中，絕緣層上半導體基底102為半導體晶圓。絕緣層上半導體基底102包括處置基底104、絕緣層106以及裝置層108。處置基底104可為或包括例如單晶矽、某一其他矽材料、某一其他半導體材料或前述各者之任何組合。
在一些實施例中，處置基底104具有高電阻及/或低氧濃度。高電阻可例如為大於約1千歐/公分(kΩ/cm)、3kΩ/cm、4kΩ/cm或9kΩ/cm，及/或可例如為約1kΩ/cm至4kΩ/cm、約4kΩ/cm至9kΩ/cm或約1kΩ/cm至9kΩ/cm。低氧濃度可例如小於約1百萬分率原子(parts per million atoms；ppma)、2ppma或5ppma，及/或可例如在約0.1ppma至2.5ppma、約2.5ppma至5.0ppma或約0.1ppma至5.0ppma之間。低氧濃度及高電阻各自減少基底及/或射頻(radio frequency；RF)損耗。在一些實施例中，處置基底104具有低電阻。低電阻降低處置基底104之成本，但可能引起基底及/或射頻損耗增加。低電阻可例如小於約8、10Ω/cm或12Ω/cm，及/或可例如在約8Ω/cm至12Ω/cm、約8Ω/cm至10 Ω/cm或約10Ω/cm至12Ω/cm之間。在一些實施例中，處置基底104摻雜有p型或n型摻雜劑。處置基底104之電阻可例如由處置基底104之摻雜濃度控制。舉例而言，增加摻雜濃度可減小電阻，而降低摻雜濃度可增加電阻，或反之亦然。
絕緣層106上覆於處置基底104，且可為或包括例如氧化矽、富矽氧化物(silicon-rich oxide；SRO)、某一其他介電質或前述各者之任何組合。如下文所見，歸因於形成絕緣層上半導體基底102之方法，絕緣層106沒有植入輻射及/或電漿損傷。因此，絕緣層上半導體基底102上所形成之半導體元件的洩漏較低且效能(例如，功率效率、切換速度等)較高。此外，歸因於形成絕緣層上半導體基底102之方法，絕緣層106在與裝置層108之界面處具有負淨電荷或中性淨電荷。藉由在裝置層界面處具有中性電荷，絕緣層106不會影響絕緣層上半導體基底102上所形成之半導體元件的效能(例如，導通電阻、臨限電壓等)。藉由在裝置層界面處具有負電荷，絕緣層106靜電排斥負電荷，從而防止或減少絕緣層上半導體基底102上所形成之半導體元件之洩漏。
在一些實施例中，絕緣層106在裝置層108處具有第一絕緣體厚度Tfi，且在絕緣層上半導體基底102之絕緣層上半導體邊緣部分102e、絕緣層上半導體基底102之側壁、絕緣層上半導體基底102之底部表面或前述各者之任何組合處進一步具有第二絕緣體厚度Tsi。第一絕緣體厚度Tfi大於第二絕緣體厚度Tsi，且可例如在約120埃至200埃、約120埃至160埃或約160埃至200埃之間。第二絕緣體厚度Tsi可例如在約100埃至150埃、約100埃至125埃或約125埃至150埃之間。在一些實施例中，絕緣層 106完全圍封處置基底104及/或在絕緣層上半導體邊緣部分102e處具有階梯形輪廓。在一些實施例中，絕緣層106具有在絕緣層上半導體邊緣部分102e處且以垂直凹陷量VR在絕緣層106之頂部表面下方凹入的上部表面。垂直凹陷量VR可例如為約20埃至50埃、約20埃至35埃或約35埃至50埃。在一些實施例中，垂直凹陷量VR與第二絕緣體厚度Tsi之總和等於或約等於第一絕緣體厚度Tfi。在一些實施例中，絕緣層106具有在絕緣層上半導體邊緣部分102e處且以橫向凹陷量LR分別自絕緣層106之外側壁橫向凹入的內側壁。橫向凹陷量LR可例如為約0.8毫米至1.2毫米、約0.8毫米至1.0毫米或約1.0毫米至1.2毫米。
裝置層108上覆於絕緣層106，且可例如為或包括單晶矽、某一其他矽、某一其他半導體材料或前述各者之任何組合。如下文所見，歸因於形成絕緣層上半導體基底102之方法，裝置層108沒有植入輻射及/或電漿損傷。因此，絕緣層上半導體基底102上所形成之半導體元件的洩漏較低且效能(例如，功率效率、切換速度等)較高。
在一些實施例中，裝置層108之厚度Td較小(亦即，裝置層108較薄)。裝置層108之厚度Td可例如由於其小於約10奈米、14奈米或20奈米及/或在約7奈米至14奈米或約14奈米至20奈米之間而較小。此外，厚度Td可例如由於其等於或約等於絕緣層上半導體基底102上所形成之半導體元件之耗乏區域寬度而較小。半導體元件可例如為金屬氧化物半導體場效電晶體(MOS field-effect transistor；MOSFET)或某一其他半導體元件，及/或耗乏區域寬度可例如為半導體元件之耗乏區域在裝置層108中所 延伸之深度。在裝置層108之厚度Td較小的一些實施例中，裝置層108上所形成之半導體元件之間的電隔離可增強。舉例而言，由於裝置層108之厚度Td較小，淺溝渠隔離(shallow trench isolation；STI)結構及/或其他隔離結構可完全延伸穿過裝置層108達至絕緣層106，以提供相鄰半導體元件之間的完全或幾乎完全電隔離。此外，在裝置層108之厚度Td較小的實施例中，全耗乏半導體元件可形成於裝置層上。全耗乏半導體元件相比於其部分耗乏對應物通常具有更高的切換速度及更高的功率效率。
在一些實施例中，裝置層108之總厚度變化較小。總厚度變化為裝置層108之最小厚度值與裝置層108之最大厚度值之間的差值。裝置層108之總厚度變化可例如由於其小於約20奈米、10奈米或5奈米及/或在約5奈米至20奈米、約5奈米至12奈米、約12奈米至20奈米或約8奈米至12奈米之間而較小。較小總厚度變化增加裝置層108上所形成之半導體元件的參數一致性。此類參數可例如包含臨限電壓、導通電流等等。隨著半導體元件不斷縮小，較小總厚度變化變得日益重要。
參看圖1B，提供圖1A之絕緣層上半導體基底102之一些替代實施例的橫截面視圖100B，其中富陷阱(trap-rich)層110分隔處置基底104與絕緣層106。富陷阱層110相對於處置基底104及/或相對於裝置層108具有高密度的載子陷阱。載子陷阱可為或包括例如富陷阱層110之晶格的差排及/或其他缺陷。載子陷阱截獲沿處置基底104之頂部表面的流動載子(例如流動電子)，以降低寄生表面傳導(parasitic surface conduction；PSC)效應。流動載子可例如藉由絕緣層106中之固定電荷拉至處置基底104之頂 部表面。藉由降低寄生表面傳導效應，富陷阱層110有利於較低基底及/或射頻損耗、具有較高Q因數之被動裝置、較低串音(crosstalk)以及較高線性(例如，較低第二諧波)。
在一些實施例中，富陷阱層110為或包括未摻雜的多晶矽、非晶矽或具有高密度載子陷阱的某一其他適合半導體材料。在富陷阱層110為或包括未摻雜的多晶矽之一些實施例中，載子陷阱集中在未摻雜的多晶矽之晶界處，且減小未摻雜的多晶矽之粒度以增大所述未摻雜的多晶矽中之載子陷阱密度。
參看圖2，提供圖1A之絕緣層上半導體基底102之一些更具體實施例的橫截面視圖200，其中絕緣層106包括第一絕緣層106f且更包括上覆於所述第一絕緣層106f之第二絕緣層106s。第一絕緣層106f及第二絕緣層106s可為或包括例如氧化矽、富矽氧化物、某一其他介電質或前述各者之任何組合。
在一些實施例中，第一絕緣層106f及第二絕緣層106s具有不同電荷。舉例而言，第一絕緣層106f可具有正電荷或中性電荷，而第二絕緣層106s可具有負電荷。作為另一實例，第一絕緣層106f可具有正電荷，而第二絕緣層106s可具有中性電荷。在其他實施例中，第一絕緣層106f及第二絕緣層106s具有相同電荷。舉例而言，第一絕緣層106f及第二絕緣層106s可具有負電荷或中性電荷。在一些實施例中，第一絕緣層106f及第二絕緣層106s為不同材料。在其他實施例中，第一絕緣層106f及第二絕緣層106s為相同材料。在一些實施例中，第一絕緣層106f之第一厚度Tfi'在約120埃至200埃、約120埃至160埃或約160埃至200埃之間，及/或第二絕緣層106s之第二厚度Tsi'在約100埃至150埃、 約100埃至125埃或約125埃至150埃之間。在一些實施例中，第一厚度Tfi'大於第二厚度Tsi'。
雖然圖2使用圖1A來說明絕緣層106之更具體實施例，但應瞭解，所述更具體實施例亦可在圖1B的情況下使用。舉例而言，在一些實施例中，圖1B之絕緣層106可包括第一絕緣層106f及第二絕緣層106s。
參看圖3，提供圖1A之絕緣層上半導體基底102之一些實施例的俯視圖300。絕緣層上半導體基底102為圓形的，且包括在裝置層108上以柵格配置的多個積體電路(integrated circuit；IC)晶粒302。為易於說明，僅將積體電路晶粒302中的一些標記為302。在一些實施例中，絕緣層上半導體基底102之直徑D為約150毫米、200毫米、300毫米或450毫米。在一些實施例中，裝置層108之側壁108sw以橫向凹陷量LR自絕緣層106之側壁106sw橫向凹入。橫向凹陷量LR可例如為約0.8毫米至1.2毫米、約0.8毫米至1.0毫米或約1.0毫米至1.2毫米。
參看圖4，提供其中應用圖1A之絕緣層上半導體基底102的半導體結構之一些實施例的橫截面視圖400。所述半導體結構包括在裝置層108上方橫向間隔開的多個半導體元件402。半導體元件402可例如為金屬氧化物半導體場效電晶體、一些其他金屬氧化物半導體裝置、一些其他絕緣閘場效電晶體(insulated-gate field-effect transistor；IGFET)、一些其他半導體元件或前述各者之任何組合。此外，半導體元件402可例如為全耗乏半導體元件或部分耗乏半導體元件。
在一些實施例中，半導體元件402包括對應的源極/汲極 404、對應的選擇性導電通道406、對應的閘極介電層408以及對應的閘極電極410。為易於說明，僅將源極/汲極404中之一者標記為404，僅將選擇性導電通道406中之一者標記為406，僅將閘極介電層408中之一者標記為408，並且僅將閘極電極410中之一者標記為410。源極/汲極404及選擇性導電通道406在裝置層108中及/或由裝置層108界定。源極/汲極404分別在選擇性導電通道406之末端處，且選擇性導電通道406中之每一者自源極/汲極404中之一者延伸至源極/汲極404中之另一者。閘極介電層408分別上覆於選擇性導電通道406，且閘極電極410分別上覆於閘極介電層408。閘極介電層408可為或包括例如氧化矽及/或某一其他介電材料，及/或閘極電極410可為或包括例如摻雜的多晶矽、金屬、某一其他導電材料或前述各者之任何組合。
在一些實施例中，隔離結構412電分隔半導體元件402。為易於說明，僅將隔離結構412中的一些標記為412。隔離結構412可例如為或包括淺溝渠隔離結構、深溝渠隔離(deep trench isolation；DTI)結構、場氧化層結構或一些其他隔離結構。
後段製程(back-end-of-line；BEOL)互連結構414覆蓋絕緣層上半導體基底102及半導體元件402。後段製程互連結構414包括互連介電層416、多根導線418以及多個通孔420。為易於說明，僅將導線418中的一些標記為418，並且僅將通孔420中的一些標記為420。互連介電層416可為或包括例如硼磷矽玻璃(borophosphosilicate glass；BPSG)、矽酸磷玻璃(phosphor-silicate glass；PSG)、未摻雜的矽玻璃(undoped silicon glass；USG)、某一其他低介電常數介電質、氧化矽、某一其他介電質或前述各者 之任何組合。如本文所使用，低介電常數介電質可為或包括例如介電常數小於約3.9、3、2或1的介電質。
導線418及通孔420交替堆疊於互連介電層416中，且界定延伸至半導體元件402之導電路徑。導電路徑可例如將半導體元件402電耦接至其他裝置(例如，其他半導體元件)、接觸襯墊或一些其他結構。導線418及通孔420可為或包括例如銅、鋁銅、鋁、鎢、某一其他金屬或前述各者之任何組合。在一些實施例中，導線418中之最上層導線比導線418中之底層導線更厚。
雖然關於圖1A中之絕緣層上半導體基底102的實施例描述圖3及圖4，但應理解，在圖3及圖4中可替代地使用圖1B或圖2中之絕緣層上半導體基底102的實施例。雖然圖3說明積體電路晶粒302之特定數目及積體電路晶粒302之特定佈局，但其他實施例中可使用更多或更少的積體電路晶粒302及/或積體電路晶粒302之其他佈局。雖然圖4說明後段製程互連結構414之特定佈局，但其他實施例中可使用後段製程互連結構414之其他佈局。雖然圖4說明三個半導體元件402及半導體元件402之特定佈局，但可使用更多或更少的半導體元件及/或半導體元件402之其他佈局。
參考圖5至圖16、圖17A、圖17B、圖18、圖19A、圖19B以及圖20至圖22，提供形成及使用不具有植入輻射及/或電漿損傷之絕緣層上半導體基底的方法之一些實施例的一系列橫截面視圖500至橫截面視圖1600、橫截面視圖1700A、橫截面視圖1700B、橫截面視圖1800、橫截面視圖1900A、橫截面視圖1900B以及橫截面視圖2000至橫截面視圖2200。應注意，圖17B及圖 19B說明分別在圖17A及圖19A中之方框BX內的放大橫截面視圖1700B、放大橫截面視圖1900B。雖然將方法說明為形成圖1A及圖2中之絕緣層上半導體基底102的實施例，但所述方法可替代地用於形成圖1B中之絕緣層上半導體基底102的實施例或某一其他絕緣層上半導體基底。此外，雖然參考方法描述圖5至圖16、圖17A、圖17B、圖18、圖19A、圖19B以及圖20至圖22，但應瞭解，圖5至圖16、圖17A、圖17B、圖18、圖19A、圖19B以及圖20至圖22中所示的結構不限於所述方法且可為獨立的。
如圖5之橫截面視圖500所說明，提供處置基底104。在一些實施例中，處置基底104可為或包括單晶矽、某一其他矽材料、某一其他半導體材料或前述各者之任何組合。在一些實施例中，處置基底104具有圓形頂部輪廓及/或具有約200毫米、300毫米或450毫米之直徑。在其他實施例中，處置基底104具有某一其他形狀及/或一些其他尺寸。此外，在一些實施例中，處置基底104為半導體晶圓。在一些實施例中，處置基底104具有高電阻及/或低氧濃度。高電阻及低氧濃度各自減少基底及/或射頻損耗。高電阻可例如大於約1kΩ/cm、3kΩ/cm、4kΩ/cm或9kΩ/cm，及/或可例如在約1kΩ/cm至4kΩ/cm、約4kΩ/cm至9kΩ/cm或約1kΩ/cm至9kΩ/cm之間。低氧濃度可例如小於約1ppma、2ppma或5ppma，及/或可例如在約0.1ppma至2.5ppma、約2.5ppma至5.0ppma或約0.1ppma至5.0ppma之間。在一些實施例中，處置基底104具有低電阻以降低基底成本，此係由於高電阻基底可能例如比低電阻基底昂貴。低電阻可例如小於約8Ω/cm、10Ω/cm或12Ω/cm，及/或可例如在約8Ω/cm至12Ω/cm、約8 Ω/cm至10Ω/cm或約10Ω/cm至12Ω/cm之間。在一些實施例中，處置基底104摻雜有p型或n型摻雜劑。處置基底104之電阻可例如由處置基底104之摻雜濃度控制。
圖5之橫截面視圖500亦說明，第一絕緣層106f形成於處置基底104上。在一些實施例中，第一絕緣層106f完全圍封處置基底104。在其他實施例中，第一絕緣層106f限於處置基底104之頂部表面。在一些實施例中，第一絕緣層106f之厚度Tfi'在約100埃至150埃、約100埃至125埃或約125埃至150埃之間。第一絕緣層106f可例如為或包括氧化矽、某一其他介電質或前述各者之任何組合。用於形成第一絕緣層106f之方法可例如包括藉由熱氧化、化學氣相沈積(chemical vapor deposition；CVD)、物理氣相沈積(physical vapor deposition；PVD)、某一其他沈積製程或前述各者之任何組合來沈積第一絕緣層106f。
在一些替代實施例中，在形成第一絕緣層106f之前，富陷阱層(未圖示)形成於處置基底104上。在所述實施例中，第一絕緣層106f形成於富陷阱層上。此外，在一些實施例中，第一絕緣層106f形成於處置基底104之側壁上，及/或完全圍封富陷阱層及處置基底104兩者地形成。圖1B中之元件110示出富陷阱層之實例。
如圖6之橫截面視圖600所說明，提供犧牲基底602。在一些實施例中，犧牲基底602為或包括單晶矽、某一其他矽材料、某一其他半導體材料或前述各者之任何組合。在一些實施例中，犧牲基底602摻雜有p型或n型摻雜劑。在一些實施例中，犧牲基底602具有圓形頂部輪廓及/或具有約200毫米、300毫米或450 毫米之直徑。在其他實施例中，犧牲基底602具有某一其他形狀及/或一些其他尺寸。在一些實施例中，犧牲基底602為塊狀半導體基底及/或為半導體晶圓。
圖6之橫截面視圖600亦說明，緩衝層604形成於犧牲基底602上方。在一些實施例中，緩衝層604為或包括單晶矽、某一其他矽材料、某一其他半導體材料或前述各者之任何組合。在一些實施例中，緩衝層604為或包括與犧牲基底602相同的半導體材料，具有與犧牲基底602相同的摻雜類型，具有與犧牲基底602不同的摻雜濃度，或前述各者之任何組合。舉例而言，犧牲基底602可為或包括P+單晶矽，而緩衝層604可為或包括P-單晶矽。在一些實施例中，緩衝層604具有與處置基底104(參見圖5)相同的摻雜類型、相同的摻雜濃度、相同的電阻率或前述各者之任何組合。在一些實施例中，緩衝層604之厚度Tb在約0.8微米至1.8微米、約0.8微米至1.3微米或約1.3微米至1.8微米之間。
在一些實施例中，用於形成緩衝層604之方法包括藉由分子束磊晶法(molecular beam epitaxy；MBE)、氣相磊晶法(vapor phase epitaxy；VPE)、液相磊晶法(liquid phase epitaxy；LPE)、某一其他磊晶製程或前述各者之任何組合在犧牲基底602上生長緩衝層604。在所述實施例中，犧牲基底602充當用於磊晶之晶種層。可替代地，在一些實施例中，緩衝層604藉由摻雜犧牲基底602之頂部部分使得所述頂部部分界定緩衝層604而形成。舉例而言，假設犧牲基底602為或包括P+矽，則可用n型摻雜劑反向摻雜犧牲基底602之頂部部分，使得所述頂部部分且因此使得緩衝 層604為或包括P-矽。
圖6之橫截面視圖600亦說明，蝕刻終止層606及裝置層108堆疊形成於緩衝層604上方，使得裝置層108上覆於蝕刻終止層606。蝕刻終止層606及裝置層108為具有不同晶格之結晶材料，使得蝕刻終止層606對裝置層108產生應力。舉例而言，裝置層108可為或包括單晶矽，且蝕刻終止層606可為或包括鍺矽鍺，由此蝕刻終止層606可對裝置層108產生張應力。
在一些實施例中，蝕刻終止層606為或包括矽鍺、碳化矽、矽、某一其他結晶材料或前述各者之任何組合，及/或經硼、鋁、某一其他p型摻雜劑或前述各者之任何組合摻雜。舉例而言，蝕刻終止層606可為或包括純質(亦即未摻雜的)矽鍺、摻雜硼的矽鍺或摻雜硼的元素矽。在蝕刻終止層606為或包括矽鍺的一些實施例中，蝕刻終止層606中之鍺原子百分比為約20%至60%、約20%至40%、約40%至60%或約22%至55%。舉例而言，蝕刻終止層606可為或包括SixGe1-x，其中x為約0.2至0.6、約0.2至0.4或約0.4至0.6。在蝕刻終止層606經硼摻雜之一些實施例中，摻雜濃度可為約1×1019個原子/立方公分(cm3)至約5×1021個原子/立方公分、約1×1019個原子/立方公分至約5×1020個原子/立方公分、約5×1020個原子/立方公分至約5×1021個原子/立方公分，或約5×1019個原子/立方公分至約3×1021個原子/立方公分。在一些實施例中，蝕刻終止層606之厚度Tes在約15奈米至40奈米、約15奈米至30奈米或約30奈米至40奈米之間。
若蝕刻終止層606中之鍺原子百分比過高(例如，大於約50%、60%或某一其他適合百分比)，或蝕刻終止層606中之硼 摻雜濃度過高(例如，大於約3×1021個原子/立方公分、約5×1020個原子/立方公分或某一其他適合摻雜濃度)，則裝置層108可能不良地形成於蝕刻終止層606上。舉例而言，裝置層108之晶格可形成有高密集度的結晶缺陷，由此在隨後形成於裝置層108上之裝置中引起漏電流。
在一些實施例中，裝置層108為或包括單晶矽、某一其他半導體材料或前述各者之任何組合。在一些實施例中，裝置層108為或包括與處置基底104(參見圖5)及/或犧牲基底602相同的半導體材料。在一些實施例中，裝置層108之電阻小於約8Ω/cm、15Ω/cm或20Ω/cm及/或在約8Ω/cm至20Ω/cm、約8Ω/cm至14Ω/cm或約14Ω/cm至20Ω/cm之間。在一些實施例中，裝置層108之電阻與處置基底104(參見圖5)之電阻相同或大約相同。在其他實施例中，裝置層108之電阻比處置基底104之電阻更小(例如，小一個、兩個或多於兩個數量級)。在一些實施例中，裝置層108之厚度Td小於約20奈米或40奈米，及/或在約20奈米至40奈米、約20奈米至30奈米或約30奈米至40奈米之間。
在一些實施例中，蝕刻終止層606及裝置層108由磊晶法形成。舉例而言，蝕刻終止層606及裝置層108可各自由分子束磊晶法、氣相磊晶法、液相磊晶法、某一其他磊晶製程或前述各者之任何組合形成。在一些實施例中，緩衝層604充當蝕刻終止層606之晶種層，及/或蝕刻終止層606充當裝置層108之晶種層。藉由使用蝕刻終止層606作為晶種層來形成裝置層108，且藉由使用緩衝層604作為晶種層來形成蝕刻終止層606，蝕刻終止層606及裝置層108之結晶品質較高且結晶缺陷較少。因此，裝置層 108上所形成之半導體元件尤其具有較高效能及較低漏電流。
圖6之橫截面視圖600亦說明，覆蓋介電層(cap dielectric layer)608形成於裝置層108上。在一些實施例中，覆蓋介電層608為或包括氧化矽、某一其他介電質或前述各者之任何組合。用於形成覆蓋介電層608之方法可包括例如藉由熱氧化、物理氣相沉積、化學氣相沉積、某一其他沈積製程或前述各者之任何組合來沈積覆蓋介電層608。在一些實施例中，覆蓋介電層608侷限於裝置層108之頂部表面。在此類實施例中之一些中，藉由電漿增強型物理氣相沉積來沈積覆蓋介電層608以達成所述侷限化。
如圖7之橫截面視圖700所說明，對覆蓋介電層608、裝置層108、蝕刻終止層606、緩衝層604以及犧牲基底602進行圖案化以移除邊緣部分610(參見圖6)。藉由移除邊緣部分610，防止在後續研磨及/或濕式蝕刻期間在邊緣部分610處形成缺陷。邊緣缺陷傾向於集中在邊緣部分610處且不利地影響裝置層108之品質。此外，圖案化在犧牲基底602之邊緣處形成突出部分(ledge)702。突出部分702由犧牲基底602界定，且具有一對分別在犧牲基底602之相反側上的突出部分區段。在一些實施例中，突出部分702之寬度W為約0.8毫米至1.2毫米、約0.8毫米至1.0毫米或約1.0毫米至1.2毫米。
在一些實施例中，圖案化藉由微影/蝕刻製程或某一其他圖案化製程進行。此外，在一些實施例中，圖案化包括：在覆蓋介電層608上方形成罩幕704；在罩幕704到位的情況下對介電層608、裝置層108、蝕刻終止層606、緩衝層604以及犧牲基底602進行蝕刻；以及移除罩幕704。在一些實施例中，罩幕704為或包 括氮化矽、氧化矽、某一其他硬罩幕材料、光阻劑、某一其他罩幕材料或前述各者之任何組合。在一些實施例中，使用晶圓邊緣暴露(wafer edge exposure；WEE)製程工具來形成罩幕704。舉例而言，用於形成罩幕704之方法可包括：在覆蓋介電層608上沈積光阻層；使用晶圓邊緣暴露製程工具選擇性地將光阻層的邊緣部分暴露於輻射；以及對光阻層進行顯影以形成罩幕704。
如圖8之橫截面視圖800所說明，移除覆蓋介電層608(參見圖7)。所述移除可例如藉由化學機械研磨、蝕刻製程、某一其他移除製程或前述各者之任何組合進行。
如圖9之橫截面視圖900所說明，第二絕緣層106s形成於裝置層108上。在一些實施例中，第二絕緣層106s完全圍封裝置層108、蝕刻終止層606、緩衝層604以及犧牲基底602。在其他實施例中，第二絕緣層106s限於裝置層108之頂部表面。在一些實施例中，第二絕緣層106s具有負淨電荷。藉由具有負淨電荷，第二絕緣層106s可靜電排斥負電荷，從而防止或減少之後形成於裝置層108上之半導體元件的洩漏。在其他實施例中，第二絕緣層106s具有中性(亦即約零的)淨電荷。藉由具有中性淨電荷，第二絕緣層106s不會影響之後形成於裝置層108上之半導體元件的效能(例如，導通電阻、臨限電壓等)。在一些實施例中，第二絕緣層106s之厚度Tsi'在約20埃至50埃、約20埃至35埃或約35埃至50埃之間。此外，在一些實施例中，第二絕緣層106s之厚度Tsi'小於第一絕緣層106f(參見圖5)之厚度。用於形成第二絕緣層106s之方法可包括例如藉由氧化、化學氣相沉積、物理氣相沉積、某一其他沈積製程或前述各者之任何組合來沈積第二絕 緣層106s。
在第二絕緣層106s具有中性淨電荷的一些實施例中，第二絕緣層106s藉由濕式氧化製程形成。濕式氧化製程可例如包括在高溫及高壓下將裝置層108暴露於水(亦即H2O)。所述高溫可例如為約攝氏750度(℃)至1150℃、約750℃至950℃或約950℃至1150℃，及/或所述高壓可例如為約700托(torr)至820托、約700托至760托、約760托至820托或約760托。在一些實施例中，濕式氧化製程更包括在於高溫及高壓下將裝置層108暴露於水的同時使氧氣(例如O2)及/或氫氣(例如H2)在裝置層108上方流動。氧氣之流動速率可例如為約0.1標準公升/分鐘(standard litres per minute；SLM)至30.0SLM、約0.10SLM至15SLM或約15SLM至30SLM，及/或氫氣之流動速率可例如為約0.05SLM至10.00SLM、約0.05SLM至5.00SLM或約5SLM至10SLM。在一些實施例中，濕式氧化製程藉由以下反應形成第二絕緣層106s：Si+2H2O->SiO2+2H2。
在第二絕緣層106s具有負淨電荷的一些實施例中，第二絕緣層106s藉由自由基氧化製程形成。自由基氧化製程可例如包括使氧氣(例如O2)及氫氣(例如H2)在裝置層108上方流動，同時將氧氣及氫氣暴露於大功率微波。氧氣之流動速率可例如為約0.1SLM至30.0SLM、約0.10SLM至15SLM或約15SLM至30SLM，及/或氫氣之流動速率可例如為約0.05SLM至10.00SLM、約0.05SLM至5.00SLM或約5SLM至10SLM。大功率微波自氧氣及氫氣產生氧自由基，且所述氧自由基氧化裝置層108以形成具有負淨電荷的第二絕緣層106s。可例如改變氧氣與氫氣 之比率來控制第二絕緣層106s中淨負電荷之量值。在一些實施例中，自由基氧化製程在約25℃至600℃、約25℃至300℃或約300℃至600℃之間的溫度下進行，及/或在約0.5托至200.0托、約0.5托至100.0托或約100托至200托之間的壓力下進行。
如圖10之橫截面視圖1000所說明，將圖9之結構垂直翻轉且接合至圖5之結構，使得緩衝層604、蝕刻終止層606、裝置層108、第一絕緣層106f以及第二絕緣層106s在處置基底104與犧牲基底602之間。所述接合可例如藉由熔化接合、真空接合或某一其他接合製程執行。熔化接合可例如在約1個標準大氣壓(atm)之壓力下進行，及/或真空接合可例如在約0.1毫巴(mBar)至30毫巴之壓力下進行。
在一些實施例中，執行接合退火以加強接合。在一些實施例中，接合退火在約300℃至400℃、約300℃至350℃、約350℃至400℃或約350℃的溫度下執行。在一些實施例中，接合退火執行約1小時至3小時、約1小時至2小時、約2小時至3小時或約2小時。
如圖11之橫截面視圖1100所說明，對犧牲基底602執行第一薄化製程以移除犧牲基底602之上部部分，從而減少犧牲基底602之厚度Tss。此外，第一薄化製程移除犧牲基底602之移除部分上的第二絕緣層106s之上部部分。在一些實施例中，執行第一薄化製程，直至犧牲基底602、緩衝層604、蝕刻終止層606及裝置層108具有在約17微米至25.5微米、約17微米至21微米或約21微米至25.5微米之間的組合厚度Tc為止。
在一些實施例中，第一薄化製程藉由機械研磨製程、化 學機械研磨、某一其他薄化製程或前述各者之任何組合執行。舉例而言，第一薄化製程可完全藉由機械研磨製程執行。如上文所提及，移除圖6之邊緣部分610防止在研磨期間在邊緣部分610處形成邊緣缺陷。在研磨期間邊緣缺陷傾向於形成且集中在邊緣部分610處。
如圖12之橫截面視圖1200所說明，對犧牲基底602(參見圖11)執行第一蝕刻。第一蝕刻在緩衝層604上終止且移除犧牲基底602。在一些實施例中，所述蝕刻進一步移除犧牲基底602之側壁、緩衝層604之側壁、蝕刻終止層606之側壁、裝置層108之側壁或前述各者之任何組合上的第二絕緣層106s之部分。在一些實施例中，在完成第一蝕刻之後，緩衝層604、蝕刻終止層606以及裝置層108具有約0.7微米至1.5微米、約0.7微米至1.1微米或約1.1微米至1.5微米之間的組合厚度Tc。
第一蝕刻可例如藉由氫氟酸/硝酸/乙酸(HNA)蝕刻劑、某一其他濕式蝕刻劑、乾式蝕刻劑或某一其他蝕刻劑執行。氫氟酸/硝酸/乙酸蝕刻劑可例如為或包括包含氫氟酸、硝酸以及乙酸之化學溶液。第一蝕刻針對犧牲基底602之材料具有第一蝕刻速率，且針對緩衝層604之材料更具有第二蝕刻速率，所述第二蝕刻速率小於所述第一蝕刻速率。在一些實施例中，第一蝕刻速率比第二蝕刻速率大約90倍至100倍、90倍至95倍或95倍至100倍。此等實施例可例如在第一蝕刻由氫氟酸/硝酸/乙酸蝕刻劑執行、犧牲基底602為或包括P+單晶矽且緩衝層604為或包括P-單晶矽時產生。
如圖13之橫截面視圖1300所說明，對緩衝層604執行 第二薄化製程以移除緩衝層604之上部部分，從而減少緩衝層604之厚度Tb。在一些實施例中，執行第二薄化製程，直至緩衝層604、蝕刻終止層606以及裝置層108具有在約0.4微米至1.0微米、約0.4微米至0.7微米或約0.7微米至1.0微米之間的組合厚度Tc。第二薄化製程可例如藉由化學機械研磨、某一其他適合薄化製程或前述各者之任何組合執行。
如圖14之橫截面視圖1400所說明，對緩衝層604(參見圖13)執行第二蝕刻。第二蝕刻在蝕刻終止層606上終止且移除緩衝層604。在一些實施例中，在完成第二蝕刻之後，蝕刻終止層606及裝置層108具有在約30奈米至60奈米、約20奈米至45奈米或約45奈米至60奈米之間的組合厚度Tc。
第二蝕刻可例如由四甲基氫氧化銨蝕刻劑、某一其他適合濕式蝕刻劑、乾式蝕刻劑或某一其他適合蝕刻劑執行。四甲基氫氧化銨蝕刻劑可例如為或包括包含四甲基氫氧化銨之化學溶液或水溶液。第二蝕刻針對緩衝層604之材料具有第一蝕刻速率，且針對蝕刻終止層606之材料更具有第二蝕刻速率，所述第二蝕刻速率小於所述第一蝕刻速率。在一些實施例中，第一蝕刻速率與第二蝕刻速率之比率(亦即選擇性)較高。舉例而言，所述比率可由於第一蝕刻速率比第二蝕刻速率大約12倍、30倍或50倍及/或比第二蝕刻速率大約12倍至100倍、30倍至100倍、30倍至50倍或50倍至100倍而較高。
在以下情形之實施例中第一蝕刻速率可例如比第二蝕刻速率大約12倍或更多倍：第二蝕刻由四甲基氫氧化銨蝕刻劑執行；緩衝層604為或包括P-單晶矽；並且蝕刻終止層606為或包 括鍺濃度在約20原子百分比至60原子百分比或約22原子百分比至25原子百分比之間的未摻雜矽鍺。此外，在以下情形之實施例中第一蝕刻速率可比第二蝕刻速率大約30倍至100倍：第二蝕刻由四甲基氫氧化銨蝕刻劑執行；緩衝層604為或包括P-單晶矽；並且蝕刻終止層606為或包括鍺濃度在約20原子百分比至60原子百分比之間且硼摻雜濃度為約1×1019個原子/立方公分至5×1021個原子/立方公分或約5×1019個原子/立方公分至約3×1021個原子/立方公分的矽鍺。此外，在以下情形之實施例中第一蝕刻速率可例如比第二蝕刻速率大約30倍至100倍：第二蝕刻由四甲基氫氧化銨蝕刻劑執行；緩衝層604為或包括P-單晶矽；並且蝕刻終止層606為或包括硼摻雜濃度為約1×1019個原子/立方公分至5×1021個原子/立方公分或約5×1019個原子/立方公分至約3×1021個原子/立方公分的元素矽。
由於第一蝕刻速率與第二蝕刻速率之比率較高，因此可在最少損壞蝕刻終止層606之頂部表面的情況下移除緩衝層604。因此，蝕刻終止層606具有較小總厚度變化且後續處理高度均勻。舉例而言，用以移除蝕刻終止層606之後續蝕刻可高度均勻，從而對裝置層108之頂部表面造成更少損壞(例如由於過度蝕刻)。後續處理越均勻，裝置層108之最終厚度越均一且裝置層108之品質越高。
若蝕刻終止層606中之鍺濃度過低(例如，小於約22%、20%或某一其他適合百分比)，則第一蝕刻速率與第二蝕刻速率之比率可能較低，從而使蝕刻終止層606遭受損壞。類似地，若蝕刻終止層606中之硼摻雜濃度過低(例如，小於約5×1019個原子/ 立方公分、約1×1019個原子/立方公分或某一其他適合摻雜濃度)，則第一蝕刻速率與第二蝕刻速率之比率可能較低，從而使蝕刻終止層606遭受損壞。第一蝕刻速率與第二蝕刻速率之較低比率繼而可引起較大總厚度變化及不均勻的後續處理。
如圖15之橫截面視圖1500所說明，對蝕刻終止層606(參見圖14)執行第三蝕刻。第三蝕刻在裝置層108上終止且移除蝕刻終止層606。在一些實施例中，在完成第三蝕刻之後，裝置層108之厚度Td在約20奈米至35奈米、約30奈米至27奈米或約27奈米至35奈米之間。
第三蝕刻可例如由鹽酸蝕刻劑、某一其他適合濕式蝕刻劑、乾式蝕刻劑或某一其他適合蝕刻劑執行。鹽酸蝕刻劑可例如為或包括包含鹽酸之化學溶液或水溶液。按重量或體積計，鹽酸可例如佔化學溶液或水溶液之0.1%至2.0%。鹽酸蝕刻劑可例如在約600℃至900℃、約600℃至750℃或約750℃至900℃的溫度下及/或在約5托至760托、約5托至380托或約380托至760托的壓力下應用於蝕刻終止層606。此外，鹽酸蝕刻劑可例如在應用於蝕刻終止層606之後保持約20秒至1500秒、約20秒至1200秒或約160秒至1500秒，及/或可在氫氣(例如H2)在蝕刻終止層606上方流動時應用。氫氣之流動速率可例如為約1SLM至30SLM、約1SLM至15SLM或約15SLM至30SLM。
第三蝕刻針對蝕刻終止層606之材料具有第一蝕刻速率，且針對裝置層108之材料更具有第二蝕刻速率，所述第二蝕刻速率小於所述第一蝕刻速率。在一些實施例中，第一蝕刻速率實質上大於第二蝕刻速率，使得第三蝕刻相對於裝置層108對蝕 刻終止層606之選擇性較高。舉例而言，第一蝕刻速率可比第二蝕刻速率大約30倍至60倍、30倍至45倍、45倍至60倍或60倍至80倍，及/或第一蝕刻速率可比第二蝕刻速率大超過約30倍、45倍、60倍或80倍，使得選擇性較高。此類實施例可例如在第三蝕刻由鹽酸蝕刻劑執行、蝕刻終止層606為/或包括矽鍺或摻雜硼的元素矽並且裝置層108為/或包括單晶矽時產生。在第三蝕刻相對於裝置層108對蝕刻終止層606具有較高選擇性的實施例中，對裝置層之損壞(例如由於過度蝕刻)最少且裝置層之總厚度變化較小。此情形使得之後形成於裝置層108上之半導體元件的洩漏較低且功率效率較高。此外，半導體元件之間的均一性較高。
在一些實施例中，執行原位退火以使裝置層108之頂部表面平滑。原位退火為「原位」的原因在於裝置層108在執行第三蝕刻時至執行原位退火時期間未移動。藉由使裝置層108之頂部表面平滑，裝置層108之總厚度變化較小。此繼而促進裝置層108上之半導體元件之間的高均一性，並且隨著半導體元件不斷縮小而日益重要。
原位退火可例如藉由在高溫下使氫氣(例如H2)在裝置層108上方流動而執行。氫氣之流動速率可例如為約10SLM至30SLM、約10SLM至20SLM或約20SLM至30SLM，及/或所述高溫可例如為約750℃至1100℃、約750℃至925℃或約925℃至1100℃。原位退火可例如持續約30秒至300秒、約30秒至165秒或約165秒至300秒，及/或可例如在約5托至760托、約5托至380托或約380托至760托的壓力下執行。
如圖16之橫截面視圖1600所說明，量測裝置層108之厚度Td。在一些實施例中，在裝置層108上之單一位置處量測裝置層108之厚度Td。在其他實施例中，在裝置層108上之多個位置處量測裝置層108之厚度Td。在一些實施例中，使用光學裝置1602以光學方式量測裝置層108之厚度Td。舉例而言，光學裝置1602可用於藉由光譜反射度、橢圓對稱、某一其他光學厚度量測技術或前述各者之任何組合來量測裝置層108之厚度Td。
在量測之後，判定裝置層108的所量測厚度與裝置層108的期望最終厚度之間的差值。在於多個位置處量測裝置層108之厚度Td的一些實施例中，將多個量測值合併成用於判定差值的單一值。所述多個量測值可例如藉由求平均值函數、最大值函數、最小值函數、中值函數或某一其他函數而合併。隨後將所量測厚度與期望最終厚度之間的差值劃分在之後對裝置層108執行的多個移除循環中，以達成期望最終厚度，使得移除循環中之每一者具有目標移除量。舉例而言，假設所量測厚度與期望最終厚度之間的差值為10奈米，則可將10奈米劃分在兩個移除循環中，使得第一移除循環具有5奈米之目標移除量且第二移除循環具有5奈米之目標移除量。作為另一實例，假設所量測厚度與期望最終厚度之間的差值為10奈米，則可將10奈米劃分在兩個移除循環中，使得第一移除循環具有7奈米之目標移除量且第二移除循環具有3奈米之目標移除量，或反之亦然。在一些實施例中，每一移除循環的目標移除量為所量測厚度與期望最終厚度之間的差值除以移除循環的總數目。在其他實施例中，每一移除循環的目標移除量自第一移除循環至最後移除循環增加，使得最後移除循環 相比於其餘移除循環移除裝置層108之最小量。
如圖17A、圖17B以及圖18之橫截面視圖1700A、橫截面視圖1700B、橫截面視圖1800分別所說明，執行第一移除循環，以自裝置層108移除對應的目標移除量。應注意，圖17B為可例如在圖17A之方框BX內截取的放大截面視圖1700B。
在圖1700A及圖1700B處，對裝置層108之頂部表面進行氧化。所述氧化部分消耗裝置層108以減少裝置層108之厚度Td。此外，所述氧化在裝置層108上形成氧化層1702。氧化層1702中之虛線LN可例如表示氧化前裝置層108的頂部表面。在一些實施例中，氧化層1702之厚度To約為裝置層108之厚度減少量T△d的兩倍。
所述氧化可例如藉由將裝置層108暴露於水溶液而執行。所述暴露可例如持續約5秒至60秒、約5秒至30秒或約30秒至60秒。水溶液可例如包括溶解於去離子水中之臭氧(例如O3)。可例如改變氧化之一或多個參數來控制氧化，使得裝置層108之厚度減少量T△d等於或約等於目標移除量。所述參數可包含例如暴露持續時間、化學溶液中臭氧的量、某一其他參數或前述各者之任何組合。在一些實施例中，以實驗方式測定參數與厚度減少量T△d之間的關係，使得可調整所述參數以高度精確地達成目標移除量。
在圖18處，對氧化層1702(參見圖17A及圖17B)執行第四蝕刻。第四蝕刻在裝置層108上終止且移除氧化層1702。第四蝕刻可例如藉由氫氟酸(HF)蝕刻劑、某一其他適合濕式蝕刻劑、乾式蝕刻劑或某一其他適合蝕刻劑執行。氫氟酸蝕刻劑可例 如為或包括包含氫氟酸之化學溶液或水溶液。按重量或體積計，氫氟酸可例如佔化學溶液或水溶液之0.1%至1.0%。氫氟酸蝕刻劑可例如在應用於氧化層1702後保持約10秒至30秒、約10秒至20秒或約20秒至30秒。
第四蝕刻針對氧化層1702之材料具有第一蝕刻速率，且針對裝置層108之材料更具有第二蝕刻速率，所述第二蝕刻速率小於所述第一蝕刻速率。在一些實施例中，第一蝕刻速率與第二蝕刻速率之比率(亦即選擇性)較高。舉例而言，所述比率可由於第一蝕刻速率比第二蝕刻速率大約12倍、30倍、50倍或100倍而較高。第一蝕刻速率與第二蝕刻速率之比率較高的實施例可例如在氧化層1702為/或包括氧化矽且裝置層108為/或包括單晶矽時產生。由於第一蝕刻速率與第二蝕刻速率之比率較高，因此可在最少損壞(例如過度蝕刻)裝置層108之頂部表面的情況下移除氧化層1702。因此，裝置層108具有較小總厚度變化及較高結晶品質。
如圖19A、圖19B以及圖20之橫截面視圖1900A、橫截面視圖1900B、橫截面視圖2000分別所說明，重複圖17A、圖17B以及圖18處的動作以執行第二移除循環。第二移除循環自裝置層108移除對應的目標移除量，且進一步使裝置層108薄化至期望最終厚度。圖19A及圖19B重複圖17A及圖17B處的動作，且圖19B為可例如在圖19A之方框BX內截取的放大截面視圖1900B。圖20重複圖18處的動作。總體而言，裝置層108、第一絕緣層106f、第二絕緣層106s以及處置基底104界定絕緣層上半導體基底102。
在一些替代實施例中，多次重複圖17A、圖17B以及圖18處的動作，以執行使裝置層108薄化至期望最終厚度的額外移除循環。在一些替代實施例中，每一移除循環後執行圖16處的量測，且基於裝置層108之最新量測值來更新剩餘移除循環的目標移除量。
藉由使裝置層108循環薄化至期望最終厚度(如圖16、圖17A、圖17B、圖18、圖19A、圖19B以及圖20所說明)，可執行多次較小移除而非一次較大移除。此情形繼而允許更大程度地控制裝置層108之最終厚度。舉例而言，裝置層108之厚度Td可精確地減少至小於約20奈米或10奈米及/或在約7奈米至20奈米、約7奈米至13奈米或約13奈米至20奈米之間的最終厚度。此較小厚度適用於全耗乏金屬氧化物半導體裝置及其他先進金屬氧化物半導體裝置。
如圖21之橫截面視圖2100所說明，多個半導體元件402形成於裝置層108上。舉例而言，半導體元件402可如關於圖4所描述，及/或可例如為金屬氧化物半導體場效電晶體、一些其他金屬氧化物半導體裝置、一些其他絕緣閘場效電晶體、一些其他合適的半導體元件或前述各者之任何組合。此外，半導體元件402可例如為全耗乏半導體元件或部分耗乏半導體元件。
在一些實施例中，用於形成半導體元件402之方法包括：在裝置層108上方沈積閘極介電層及導電層；以及隨後(例如藉由微影)將所述介電層及所述導電層圖案化為閘極電極410及閘極介電層408。為易於說明，僅將閘極電極410中之一者標記為410，且僅將閘極介電層408中之一者標記為408。對裝置層108 進行摻雜(例如藉由離子植入或某一其他摻雜製程)以界定與閘極電極410之側壁接界的源極/汲極404。為了易於說明，僅將源極/汲極404中之一者標記為404。在一些實施例中，在形成半導體元件402之前，形成延伸穿過裝置層108達至第二絕緣層106s的隔離結構412。
如圖22之橫截面視圖2200所說明，後段製程互連結構414形成於裝置層108及半導體元件402上方。後段製程互連結構414包括互連介電層、多根導線418以及多個通孔420。為易於說明，僅將導線418中的一些標記為418，並且僅將通孔420中的一些標記為420。互連介電層包括層間介電(interlayer dielectric；ILD)層416ild、多個導線間介電(interwire dielectric；IWD)層416iwd以及鈍化層416p。導線間介電層416iwd堆疊在層間介電層416ild上方，且鈍化層416p在導線間介電層416iwd上方。層間介電層416ild、導線間介電層416iwd以及鈍化層416p可為或包括例如硼磷矽玻璃、矽酸磷玻璃、未摻雜的矽玻璃、某一其他低介電常數介電質、氧化矽、某一其他介電質或前述各者之任何組合。導線418及通孔420交替地堆疊在由層間介電層416ild、導線間介電層416iwd以及鈍化層416p界定的互連介電層中。
在一些實施例中，用於形成後段製程互連結構414之方法包括藉由單金屬鑲嵌製程形成通孔420的最底層，以及隨後藉由單金屬鑲嵌製程形成導線418的最底層。此外，在一些實施例中，所述方法包括藉由反覆地執行雙金屬鑲嵌製程而形成通孔420的其餘層及導線418的其餘層。在一些實施例中，單金屬鑲嵌製程包括：沈積介電層；將所述介電層圖案化成具有用於單層導電 特徵(例如，一層通孔或導線)的開口；以及用導電材料填充所述開口以形成所述單層導電特徵。介電層可例如對應於層間介電層416ild或導線間介電層416iwd中的底部導線間介電層。在一些實施例中，雙金屬鑲嵌製程包括：沈積介電層；將所述介電層圖案化成具有用於兩層導電特徵(例如，一層通孔及一層導線)的開口；以及用導電材料填充所述開口以形成所述兩層導電特徵。介電層可例如對應於底部導線間介電層上方的導線間介電層416iwd中之一者。
參看圖23，提供圖5至圖16、圖17A、圖17B、圖18、圖19A、圖19B以及圖20至圖22之方法的一些實施例的方塊圖2300。所述方法可例如形成厚度在約7奈米至20奈米之間的薄絕緣層上半導體基底。
在2302處，在處置基底上形成第一絕緣層。例如參見圖5。
在2304處，在犧牲基底上堆疊形成緩衝層、蝕刻終止層、裝置層以及覆蓋介電層。例如參見圖6。在一些實施例中，緩衝層為/或包括P-單晶矽，犧牲基底為/或包括P+單晶矽，裝置層為/或包括單晶矽，電容器介電層為/或包括氧化物，或前述各者之任何組合。在一些實施例中，蝕刻終止層606為或包括鍺濃度在約20原子百分比至60原子百分比之間且硼摻雜濃度為約1×1019個原子/立方公分至5×1021個原子/立方公分的矽鍺。在一些實施例中，蝕刻終止層606為或包括鍺濃度在約20原子百分比至60原子百分比之間的未摻雜矽鍺。在一些實施例中，蝕刻終止層606為或包括硼摻雜濃度為約1×1019個原子/立方公分至5×1021個原子/立方 公分的元素矽。
在2306處，移除緩衝層、蝕刻終止層、裝置層以及覆蓋介電層的邊緣部分。例如參見圖7。
在2308處，移除覆蓋介電層。例如參見圖8。
在2310處，在裝置層上形成第二絕緣層。例如參見圖9。在一些實施例中，第二絕緣層具有負電荷或中性電荷。藉由具有中性電荷，第二絕緣層不會影響之後形成於裝置層上之半導體元件的效能(例如，導通電阻、臨限電壓等)。藉由具有負電荷，第二絕緣層靜電排斥負電荷，從而防止或減少半導體元件的洩漏。
在2312處，將犧牲基底接合至處置基底，使得緩衝層、蝕刻終止層、裝置層、第一絕緣層以及第二絕緣層在裝置基底與處置基底之間。例如參見圖10。
在2314處，移除犧牲基底、緩衝層以及蝕刻終止層。例如參見圖11至圖15。移除犧牲基底可例如藉由機械研磨、氫氟酸/硝酸/乙酸蝕刻、某一其他移除製程或前述各者之任何組合執行。移除緩衝層可例如藉由化學機械研磨、四甲基氫氧化銨蝕刻、某一其他移除製程或前述各者之任何組合執行。移除蝕刻終止層可例如藉由鹽酸蝕刻、某一其他移除製程或前述各者之任何組合執行。
至少在緩衝液為/或包括單晶矽且蝕刻終止層為/或包括未摻雜矽鍺、摻雜硼的矽鍺或摻雜硼的元素矽的實施例中，四甲基氫氧化銨蝕刻可例如相對於蝕刻終止層對緩衝層具有較高選擇性。所述較高選擇性允許在最少損壞蝕刻終止層的情況下移除緩衝層，由此蝕刻終止層可具有較小總厚度變化且後續處理可高度 均勻。至少在裝置層為/或包括單晶矽且蝕刻終止層為/或包括未摻雜矽鍺、摻雜硼的矽鍺或摻雜硼的元素矽的實施例中，鹽酸蝕刻可例如相對於裝置層對蝕刻終止層具有較高選擇性。所述較高選擇性允許在最少損壞裝置層的情況下移除蝕刻終止層，使得裝置層具有較小總厚度變化、較低表面粗糙度以及較高結晶品質。由此，形成於裝置層上之半導體元件更均一且具有更佳的效能(例如，更少洩漏、更高功率效率等)。
在一些實施例中，在移除蝕刻終止層之後，執行退火製程以使裝置層之頂部表面平滑。原位執行退火製程，使得裝置層在移除蝕刻終止層至退火製程期間不移動。藉由使裝置層之頂部表面平滑，裝置層之總厚度變化及表面粗糙度進一步降低，由此進一步提高之後所形成的半導體元件的均一性。
在2316處，藉由循環地進行氧化並移除氧化物來使裝置層薄化。例如參見圖16、圖17A、圖17B、圖18、圖19A、圖19B以及圖20。藉由使裝置層循環薄化，可執行多次較小移除而非一次較大移除。此情形繼而允許更大程度地控制裝置層之最終厚度。
在2318處，在裝置層上形成半導體元件。例如參見圖21。
在2320處，在半導體元件及裝置層上方形成互連結構。例如參見圖22。
如關於圖5至圖16、圖17A、圖17B、圖18、圖19A、圖19B以及圖20至圖22且進一步關於圖23所見，可在不對第二絕緣層及裝置層造成植入輻射及/或電漿損傷的情況下形成絕緣層上半導體基底。並未執行植入以穿過第二絕緣層及裝置層。此外，第二絕緣層及裝置層可以不直接暴露於電漿。由於第二絕緣層及 裝置層並未受植入輻射及/或電漿損傷，因此裝置層上所形成之半導體元件的洩漏及功率消耗較低。
參看圖24，提供用於執行裝置層薄化之方法的一些實施例的方塊圖2400。所述方法可例如在圖23之2316處執行以使裝置層循環薄化。
在2402處，量測裝置層的厚度。例如參見圖16。可例如以光學方式量測所述厚度。
在2404處，對裝置層之頂部進行氧化以部分消耗裝置層，其中所述氧化形成氧化層且減少裝置層的厚度。例如參見圖17A及圖17B以及圖19A及圖19B。厚度減少量可例如小於裝置層的所量測厚度與裝置層的期望最終厚度之間的差值。所述氧化可例如藉由將裝置層暴露於其中溶解有臭氧的水溶液而執行。
在2406處，移除氧化層。例如參見圖18及圖21。所述移除可例如藉由氫氟酸蝕刻或某一其他蝕刻來執行。
在2408處，重複2404及2406處的動作一或多次，直至裝置層的所量測厚度與裝置層的期望最終厚度之間的差值約等於裝置層自2404處氧化的總厚度減少量為止。如上文所提及，藉由使裝置層循環薄化至期望最終厚度，可執行多個較小薄化製程而非一個較大薄化製程。此情形繼而允許更大程度地控制裝置層之最終厚度。
雖然在本文中將圖23及圖24之方塊圖2300、方塊圖2400說明且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解譯此類動作或事件的所說明次序。舉例而言，除本文中所說明及/或所描述的動作或事件之外，一些動作可以不同次序及/或與 其他動作或事件同時出現。此外，可不需要所有經說明之動作以實施本文中描述之一或多個態樣或實施例，且本文中所描繪之動作中之一或多者可在一或多個單獨動作及/或階段中進行。
在一些實施例中，一種用於形成絕緣層上半導體基底之方法，所述方法包含：在犧牲基底上磊晶形成裝置層；將犧牲基底接合至處置基底，使得裝置層在犧牲基底與處置基底之間；移除犧牲基底；以及使裝置層循環薄化，直至裝置層具有目標厚度為止，其中每一薄化循環包含對裝置層的一部分進行氧化以及移除氧化所產生的氧化物。在一些實施例中，所述方法更包含：量測裝置層的厚度；以及判定所量測厚度與目標厚度之間的差值，其中循環薄化具有至少兩個薄化循環，且其中至少兩個薄化循環各自部分地減少所述差值。在一些實施例中，氧化包含將裝置層暴露於臭氧溶解於水中之化學溶液，其中移除包含將氧化物暴露於包含氫氟酸的化學溶液。在一些實施例中，所述方法更包含：在犧牲基底上磊晶形成蝕刻終止層，其中蝕刻終止層包含未摻雜矽鍺、摻雜硼的矽鍺或摻雜硼的元素矽，且其中裝置層形成於蝕刻終止層上；以及在犧牲基底之移除與循環薄化之間移除蝕刻終止層。在一些實施例中，蝕刻終止層之移除包含鹽酸蝕刻。在一些實施例中，所述方法更包含在裝置層上形成絕緣層，其中絕緣層具有中性淨電荷且在接合期間位於犧牲基底與處置基底之間。在一些實施例中，所述方法更包含在裝置層上形成絕緣層，其中絕緣層具有負淨電荷且在接合期間位於犧牲基底與處置基底之間。在一些實施例中，絕緣層之形成包含藉由氧自由基進行氧化。
在一些實施例中，另一種用於形成絕緣層上半導體基底 的方法，所述方法包含：在犧牲基底上方磊晶形成緩衝層；在緩衝層上方磊晶形成蝕刻終止層；在蝕刻終止層上方磊晶形成裝置層；將犧牲基底接合至處置基底，使得緩衝層、蝕刻終止層以及裝置層在犧牲基底與處置基底之間；移除犧牲基底、緩衝層以及蝕刻終止層；以及在移除蝕刻終止層之後，執行退火以使裝置層之頂部表面平滑。在一些實施例中，蝕刻終止層包含其中鍺原子百分比為約20至60的矽鍺。在一些實施例中，蝕刻終止層未摻雜。在一些實施例中，蝕刻終止層經p型摻雜劑摻雜至約1×1019個原子/立方公分至5×1021個原子/立方公分的濃度。在一些實施例中，蝕刻終止層包含經p型摻雜劑摻雜至約1×1019個原子/立方公分至5×1021個原子/立方公分的濃度的元素矽。在一些實施例中，緩衝層之移除包含四甲基氫氧化銨蝕刻。在一些實施例中，蝕刻終止層之移除包含鹽酸蝕刻。在一些實施例中，不先自移除蝕刻終止層期間的裝置層的位置移動所述裝置層的情況下原位執行退火。
在一些實施例中，一種絕緣層上半導體基底，包含：處置基底；絕緣層，其上覆於處置基底；以及裝置層，其上覆於絕緣層，其中絕緣層與裝置層接界的一部分具有負淨電荷。在一些實施例中，絕緣層包含氧化矽且裝置層包含單晶矽。在一些實施例中，裝置層具有約7奈米至14奈米的厚度。在一些實施例中，裝置層具有p摻雜類型。
前文概述若干實施例之特徵以使得本領域的技術人員可更佳地理解本揭露之態樣。本領域的技術人員應瞭解，其可易於使用本揭露作為設計或修改用於實現本文中所引入之實施例的相 同目的及/或達成相同優點的其他方法及結構之基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露之精神及範疇，且本領域的技術人員可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代及更改。
2300:方塊圖
2302、2304、2306、2308、2310、2312、2314、2316、2318、2320:步驟

Claims (10)

  1. 一種用於形成絕緣層上半導體基底之方法，所述方法包括：在犧牲基底上磊晶形成裝置層；將所述犧牲基底接合至處置基底，使得所述裝置層在所述犧牲基底與所述處置基底之間；移除所述犧牲基底；以及使所述裝置層循環薄化，直至所述裝置層具有目標厚度為止，其中每一薄化循環包括對所述裝置層的一部分進行氧化以及移除所述氧化所產生的氧化物。
  2. 如申請專利範圍第1項所述的用於形成絕緣層上半導體基底之方法，更包括：量測所述裝置層的厚度；以及判定所述所量測厚度與所述目標厚度之間的差值，其中所述循環薄化具有至少兩個薄化循環，且其中所述至少兩個薄化循環各自部分地減少所述差值。
  3. 如申請專利範圍第1項所述的用於形成絕緣層上半導體基底之方法，其中所述氧化包括將所述裝置層暴露於臭氧溶解於水中之化學溶液，且其中所述移除包括將所述氧化物暴露於包括氫氟酸的化學溶液。
  4. 如申請專利範圍第1項所述的用於形成絕緣層上半導體基底之方法，更包括：在所述犧牲基底上磊晶形成蝕刻終止層，其中所述蝕刻終止層包括未摻雜的矽鍺、摻雜硼的矽鍺或摻雜硼的元素矽，且其中 所述裝置層形成於所述蝕刻終止層上；以及在所述犧牲基底之所述移除與所述循環薄化之間移除所述蝕刻終止層。
  5. 如申請專利範圍第1項所述的用於形成絕緣層上半導體基底之方法，更包括：在所述裝置層上形成絕緣層，其中所述絕緣層具有中性淨電荷且在所述接合期間位於所述犧牲基底與所述處置基底之間。
  6. 如申請專利範圍第1項所述的用於形成絕緣層上半導體基底之方法，更包括：在所述裝置層上形成絕緣層，其中所述絕緣層具有負淨電荷且在所述接合期間位於所述犧牲基底與所述處置基底之間。
  7. 一種用於形成絕緣層上半導體基底之方法，所述方法包括：在犧牲基底上方磊晶形成緩衝層；在所述緩衝層上方磊晶形成蝕刻終止層；在所述蝕刻終止層上方磊晶形成裝置層；形成圍封所述犧牲基底、所述緩衝層、所述蝕刻終止層以及所述裝置層的絕緣層；將所述犧牲基底接合至處置基底，使得所述緩衝層、所述蝕刻終止層、所述裝置層以及所述絕緣層在所述犧牲基底與所述處置基底之間；在將所述犧牲基底接合至所述處置基底之後，移除部分的所述絕緣層；移除所述犧牲基底、所述緩衝層以及所述蝕刻終止層；以及 在所述蝕刻終止層之所述移除之後，執行退火以使所述裝置層的頂部表面平滑。
  8. 如申請專利範圍第7項所述的用於形成絕緣層上半導體基底之方法，其中所述蝕刻終止層包括鍺原子百分比為約20至60的矽鍺。
  9. 如申請專利範圍第7項所述的用於形成絕緣層上半導體基底之方法，其中所述蝕刻終止層包括經p型摻雜劑摻雜至約1×1019個原子/立方公分至5×1021個原子/立方公分的濃度的元素矽。
  10. 如申請專利範圍第7項所述的用於形成絕緣層上半導體基底之方法，其中不先自所述蝕刻終止層之所述移除期間的所述裝置層的位置移動所述裝置層的情況下原位執行所述退火。
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