TWI658602B - 積體電路及其形成方法 - Google Patents

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曾李全
劉銘棋
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台灣積體電路製造股份有限公司
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Abstract

一些實施例係關於一種積體電路(IC)，其安置於一矽基板上，該矽基板包含具有一第一導電類型之一井區。一介電質層配置於該矽基板之一上表面上，且在該井區之外邊緣上延伸且包含使該井區之一內部部分暴露之一開口。一SiGe或Ge磊晶柱自該井區之該內部部分向上延伸。該磊晶柱包含具有該第一導電類型之一下磊晶區及具有與該第一導電類型相反之一第二導電類型之一上磊晶區。一介電質側壁結構環繞該磊晶柱且具有位於該介電質層之一上表面上之一底面。

Description

積體電路及其形成方法
本發明實施例係關於一種為改進鍺與矽鍺裝置品質的介電質側壁結構。
基於矽之半導體裝置(諸如電晶體及光二極體)在過去三十年已被廣泛使用。近年來，基於替代材料(諸如鍺)之半導體裝置正變得被更廣泛使用，此係因為其可提供優於矽基半導體裝置之優點。例如，純鍺(Ge)及其矽合金(下文中稱為「SiGe」)(其根據Si1-xGex來展現矽與鍺之一莫耳比)可在光電偵測器領域中突出其優點，此係因為其帶隙比僅含矽材料之帶隙更可調整。此允許SiGe裝置更有效率地捕獲光子且使SiGe裝置在光電偵測器領域中備受青睞。
根據本發明一實施例，一種積體電路(IC)，其包括：一基板，其包含具有一第一導電類型之一井區；一介電質層，其配置於該基板之一上表面上方，該介電質層在該井區之外邊緣上方延伸且包含使該井區之一內部部分暴露之一開口；一SiGe或Ge磊晶柱，其自該井區之該內部部分向上延伸，該磊晶柱包含具有該第一導電類型之一下磊晶區及具有與該第一導電類型相反之一第二導電類型之一上磊晶區；及一介電質側壁結構，其環繞 該磊晶柱且具有位於該介電質層之一上表面上之一底面。
根據本發明一實施例，一種方法，其包括：接收一基板，該基板包含一井區；在該基板之一上表面及該井區之一上表面上方形成一介電質層；在該介電質層上方形成一氮化矽層；在該氮化矽層上方形成一低介電係數層；選擇性地移除該低介電係數層之一部分及該氮化矽層之一下伏部分以形成暴露該介電質層之一上表面的一第一凹槽；在該低介電係數層之一上表面上方、沿該低介電係數層之側壁、沿該氮化矽層之側壁及在該介電質層之該暴露上表面上方形成一等形介電質襯層以部分填充該第一凹槽；在該等形介電質襯層就位之後實施一第一蝕刻以自該低介電係數層之該上表面及該介電質層之該上表面移除該等形介電質襯層之部分，藉此留下該等形介電質襯層之一部分作為沿該低介電係數層之側壁及該介電質層之側壁的一介電質側壁前驅體結構且同時使該介電質層之一上表面區暴露。
根據本發明一實施例，一種方法，其包括：接收一基板；在該基板之一上表面上方形成一第一介電質層；在該第一介電質層上方形成一第二介電質層；選擇性地移除該第二介電質層之一部分以形成暴露該第一介電質層之一上表面的一第一凹槽；在該第二介電質層之一上表面上方且沿該第二介電質層之側壁及在該第一介電質層之該暴露上表面上方形成一等形介電質襯層以部分填充該第一凹槽；實施一第一蝕刻以移除該等形介電質襯層之橫向部分，藉此留下該等形介電質襯層之一剩餘部分作為沿該第二介電質層之側壁的一介電質側壁前軀體結構，同時使該第一介電質層之一上表面區暴露，其中自該介電質側壁前軀體之一最內側壁量測至該第二介電質層之一最近側壁的該介電質側壁前軀體結構之一厚度大於自該第一介 電質層之一上表面量測至該基板之一上表面的該第一介電質層之一厚度；實施具有不同於該第一蝕刻之一蝕刻特性的一第二蝕刻以使該介電質側壁前驅體結構變薄且同時移除該第一介電質層之該暴露上表面區，藉此形成終止於該基板之一上表面處之一第二凹槽；及在該第二凹槽中形成一半導體材料柱。
100‧‧‧積體電路(IC)
102‧‧‧基板
104‧‧‧井區
106‧‧‧隔離區
108‧‧‧介電質層
110‧‧‧氮化矽層
112‧‧‧低介電係數層
114‧‧‧磊晶柱
114a‧‧‧上磊晶區
114b‧‧‧下磊晶區
115‧‧‧接面
115'‧‧‧中間區/純質區
116‧‧‧光子
118‧‧‧井接觸區
120‧‧‧下接點
122‧‧‧第一導電線
124‧‧‧上接點
126‧‧‧第二導電線
128‧‧‧窗口
130‧‧‧抗反射塗層(ARC)
132‧‧‧介電質側壁結構
132'‧‧‧等形介電質襯層
132"‧‧‧介電質側壁前驅體結構
140‧‧‧上圓面
142‧‧‧圓角
902‧‧‧柱狀遮罩
904‧‧‧第一凹槽
1502‧‧‧接觸開口遮罩
1504‧‧‧接觸開口
1602‧‧‧導電接點
1604‧‧‧第二低介電係數層
1606‧‧‧通孔開口
1700‧‧‧導電通孔
1802‧‧‧窗口凹槽遮罩
2000‧‧‧方法
2002‧‧‧動作
2004‧‧‧動作
2006‧‧‧動作
2008‧‧‧動作
2010‧‧‧動作
2012‧‧‧動作
2014‧‧‧動作
2016‧‧‧動作
2018‧‧‧動作
2020‧‧‧動作
2500‧‧‧方法
2502‧‧‧動作
2504‧‧‧動作
2506‧‧‧動作
2508‧‧‧動作
2510‧‧‧動作
2512‧‧‧動作
2514‧‧‧動作
2516‧‧‧動作
2518‧‧‧動作
h1‧‧‧第一高度
h2‧‧‧第二高度
t1‧‧‧第一厚度
t1'‧‧‧厚度
t2‧‧‧第二厚度
自結合附圖來閱讀之以下[實施方式]最佳地理解本揭示之態樣。應注意，根據業界標準做法，各種構件未按比例繪製。實際上，為使討論清楚，可任意地增大或減小各種構件之尺寸。
圖1繪示具有一磊晶柱之一半導體結構之一些實施例之一橫截面圖，該磊晶柱包含一pn接面光電偵測器，其具有沿磊晶柱之側壁之一介電質側壁結構。
圖2繪示沿如圖1中所展示之橫截面線截取之圖1之半導體結構之一俯視圖。
圖3繪示沿如圖1中所展示之橫截面線截取之圖1之半導體結構之一俯視圖。
圖4繪示具有一磊晶柱之一半導體結構之一些實施例之一橫截面圖，該磊晶柱包含一pin接面光電偵測器，其具有沿磊晶柱之側壁之一介電質側壁結構。
圖5繪示具有一磊晶柱之一半導體結構之一些實施例之一橫截面圖，該磊晶柱包含一光電偵測器，其具有含上圓角之一介電質側壁結構。
圖6繪示具有一磊晶柱之一半導體結構之一些實施例之一橫截面圖，該磊晶柱包含一光電偵測器，其具有含上圓角之一介電質側壁結構。
圖7至圖19繪示各種製造階段中之一半導體結構之一些實施例之一系列橫截面圖。
圖20繪示與圖7至圖19之一些實例一致之用於製造一半導體結構之一方法之一些實施例之一流程圖。
圖21至圖24繪示各種製造階段中之一半導體結構之一些實施例之一系列橫截面圖。
圖25繪示與圖21至圖24之一些實例一致之用於製造一半導體結構之一方法之一些實施例之一流程圖。
本揭示提供用於實施本揭示之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭示。當然，此等僅為實例且不意欲具限制性。例如，在以下描述中，使一第一構件形成於一第二構件上方或一第二構件上可包含其中形成直接接觸之該第一構件及該第二構件的實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸的實施例。另外，本揭示可在各種實例中重複元件符號及/或字母。此重複係出於簡單及清楚之目的且其本身不指示所討論之各種實施例及/或組態之間之一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另外(若干)元件或(若干)構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定位之外，亦意欲涵蓋使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或依其他方向)，且亦可相應地解譯本文所使用之空間相對描述詞。
光電偵測器(諸如光二極體)用於各種電子裝置(例如數位相機、智慧型電話及光學感測器等等)中。高品質光電偵測器通常包含安置於一半導體基板上之一磊晶生長半導體材料區。為形成磊晶生長半導體材料，在半導體基板之一上表面上方形成一防光阻氧化物(RPO)層，在RPO層上方形成氮化矽層，且在氮化矽層上方形成一介電質層(諸如未經摻雜之矽酸鹽玻璃(USG))。在一些習知方法中，接著在一遮罩就位之後實施一電漿蝕刻以形成穿過介電質層、氮化矽層及RPO層之各者之一凹槽，藉此暴露半導體基板之一上表面。在凹槽中生長對應於一光電偵測器之半導體材料。然而，本揭示認識到，電漿蝕刻中之離子之物理轟擊會(例如)因引起小斷裂或位錯而損壞半導體基板之暴露上表面，且因此會將半導體基板之先前單晶結構改變為一多晶晶格結構。當磊晶生長半導體材料形成於半導體基板之此損壞區上以建立光電偵測器時，所得裝置會歸因於下伏斷裂/位錯而遭受非所要洩漏。
其他習知方法在已部分形成一凹槽之後但在暴露半導體基板之上表面之前終止電漿蝕刻，且接著使用一濕式蝕刻來移除RPO層之最後部分以暴露半導體基板之上表面。儘管此替代方法可避免或限制對上基板表面之電漿損壞，但本揭示之態樣認識到，使用此濕式蝕刻來移除RPO層會「底切」氮化矽層。當在此「底切」就位之後生長對應於一光電偵測器之半導體材料時，「底切」會導致填充問題，其中半導體材料無法完全填充氮化矽層之外邊緣下方之凹槽之最外部分。因此，此濕式蝕刻方法亦會導致非最佳裝置特性。
本揭示提供相較於習知方法來改進光二極體之裝置特性的裝置及方法。特定言之，本揭示之一些實施例提供包含對應於一光二極體之一磊晶 半導體材料柱的半導體裝置。此半導體材料柱在很少或無電漿損壞之情況下接觸下伏半導體基板之一上表面，且由經組態以在裝置製造期間防止及/或顯著限制「底切」之一介電質側壁結構環繞。因此，所揭示之半導體裝置可在某些方面提供比習知方法更佳之裝置特性。
圖1繪示根據一些實施例之一積體電路(IC)100之一橫截面圖；而圖2至圖3(其等現與圖1同時被描述，如由圖1至圖3中之橫截面線所展示)繪示各種深度處之圖1之IC 100之俯視圖。IC 100包含一基板102，其包含具有由一隔離區106橫向環繞之一第一導電類型(例如n型)之一井區104。在一些實施例中，基板102係一單晶矽基板或一絕緣體上矽(SOI)基板，且隔離區106係具有與第一導電類型相反之一第二導電類型(例如p型)之一井區。一介電質層108(其在一些實施例中可表現為一RPO層)配置於基板102之一上表面上。介電質層108在井區104之外邊緣上方延伸且覆蓋隔離區106，且包含使井區104之一內部部分暴露之一開口。氮化矽層110安置於介電質層108上，且一低介電係數層112安置於氮化矽層110上。一磊晶柱114(其由具有一單晶晶格之純Ge或SiGe合金製成)自井區104之內部部分向上延伸且穿過介電質層108中之開口。
磊晶柱114包含具有第一導電類型之一下磊晶區114a及具有第二導電類型之一上磊晶區114b。上磊晶區114a及下磊晶區114b在一接面115處相遇以建立一光二極體。當足夠能量之一照射光子116撞擊光二極體時，產生一電子-電洞對，且該對之載子藉由光二極體內之一內建電場而掃過接面115。因此，當IC 100暴露於足夠能量之光子116時，產生一光電流，其中電洞朝向裝置之一陽極移動(例如，自接面115，穿過下磊晶區114a，穿過井區104，穿過高度摻雜井接觸區118，向上至下接點120，且穿過第 一導電線122)，且其中電子朝向裝置之一陰極移動(例如，自接面115，穿過上磊晶區114b，穿過上接點124，且穿過第二導電線126)。在一些實施例中，第一導電線122及第二導電線126係安置於基板102上方之鋁銅互連線，且經配置以包含一窗口128，窗口128對準於磊晶柱114之一上表面上方且入射光子116可穿過其而到達磊晶柱114及其對應光二極體。一抗反射塗層(ARC)130(諸如氮化矽塗層)安置於第一導電線122及第二導電線126上方且加襯於窗口128之側壁及下表面上。
顯而易見，一介電質側壁結構132橫向環繞磊晶柱114且具有位於介電質層108之一上表面上之一底面，使得介電質側壁結構132及介電質層108共同加襯於磊晶柱114之側壁之全高度上。在一些實施例中，介電質層108及介電質側壁結構132具有彼此相同之介電質材料組合物。例如，在一些實施例中，介電質層108及介電質側壁結構132兩者由二氧化矽(SiO2)製成且可具有針對一預定蝕刻之相等蝕刻速率。在其他實施例中，介電質層108及介電質側壁結構132由針對一預定蝕刻展現略微不同蝕刻速率之材料製成，例如，該等不同蝕刻速率彼此相差係在35%內，彼此相差係在10%內，或甚至彼此相差係在5%內。因此，介電質層108可具有一第一蝕刻速率且介電質側壁結構132可具有一第二略微不同蝕刻速率，其中在一些實施例中，第一蝕刻速率可為第二蝕刻速率之70%至130%之間，或在其他實施例中甚至為第二蝕刻速率之95%至105%之間。例如，在一些其他實施例中，介電質層108及/或介電質側壁結構132可由氮化矽(Si3N4)製成，且可藉由電漿增強化學氣相沈積(PECVD)而形成或可經熱生長。
如將自本文進一步瞭解，在製造期間，介電質側壁結構132有助於限 制對井區104之上表面之蝕刻損壞，且因為介電質層108及介電質側壁結構132之蝕刻速率相同或類似，所以介電質側壁結構132有助於防止介電質層108底切氮化矽層110。以此方式，磊晶柱114可形成有平坦或實質上平坦之外側壁，且該等外側壁垂直或實質上垂直以促進藉由磊晶生長之良好無間隙或無空隙填充。儘管磊晶柱114及介電質側壁結構132經繪示為正方形或矩形(如自上方所觀看)，但應瞭解，在其他實施例中，磊晶柱114及介電質側壁結構132可為圓形、橢圓形或多邊形形狀(如自上方所觀看)，及/或可具有方角或圓角(如自上方所觀看)。此外，儘管圖1繪示其中下磊晶區114a係n型且上磊晶區114b係p型的一實例，但在其他實施例中，若相應地調換其他區之導電類型，則下磊晶區114a可為p型且上磊晶區114b可為n型。
介電質側壁結構132具有與介電質層108之最內側壁對準之最內側壁。介電質側壁結構132亦將氮化矽層110之一內側壁與磊晶柱114之一外側壁分離，此有助於限制或防止氮化矽層110之底切。在一些實施例中，介電質側壁結構132之一下表面與氮化矽層110之一下表面共面，且在一些實施例中，低介電係數層112之一上表面與介電質側壁結構132之一上表面及磊晶柱114之一上表面兩者共面。在一些實施例中，介電質層108充當一RPO層，其係用於維持下伏矽基板之一電阻率及/或維持下伏矽基板上方之一多晶矽層之一電阻率的一矽化物阻擋層。例如，若IC 100包含一多晶矽電阻器，則RPO層可經圖案化以適當保持於多晶矽電阻器上方且亦覆於基板102之區上方。因此，當在IC之其他區(諸如(例如)用於形成歐姆接點之源極區/汲極區及/或閘極電極)上方形成矽化物時，使RPO層適當留在多晶矽電阻器上方以防止矽化物接觸多晶矽電阻器，且藉此維持多晶 矽電阻器之電阻。
圖4展示一些實施例之一橫截面圖，其中磊晶柱114進一步包括將下磊晶區114a與上磊晶區114b分離之一純Ge純質區或一SiGe合金純質區。因此，在圖4中，光二極體包含為一n型下磊晶區114a、一Ge或SiGe純質中間區115'及為一p型上磊晶區114b；但在其他實施例中，可調換p型及n型摻雜。在圖4中，純質區115'之一最下部分具有自基板102之一上表面量測之一第一高度，且氮化矽層110之一最下部分具有小於第一高度之一第二高度，但在其他實施例中，下磊晶區114a之厚度可經更改以使第一高度改變為大於氮化矽層110之厚度。
圖5展示一些實施例之一橫截面圖，其中介電質側壁結構132之內側壁具有上圓面140，且其中磊晶柱114之一上表面在上圓面上方向外展開。因此，在圖5中，磊晶柱114之一最上部分相對於磊晶柱114之下部分或中間部分向外展開以覆蓋介電質側壁結構132之上圓面140。
如圖6中所展示，在一些實施例中，介電質側壁結構132之一最上表面(其可展現圓角142)可與低介電係數層112之一最上平坦表面垂直間隔開。因此，在一些實施例中，介電質側壁結構132之最上表面可具有自基板102之上表面量測之一第一高度h1；且低介電係數層112之最上表面可具有基板102之上表面量測之一第二高度h2，其中第二高度h2大於第一高度h1。
參考圖7至圖19，提供各種製造階段中之具有一介電質側壁結構之一半導體裝置之一些實施例之一系列橫截面圖。
如由圖7所繪示，提供一基板102。在一些實施例中，基板102係由單晶矽製成之一塊狀矽基板。當基板102係矽時，基板102可為n型、p型或 純質矽。在其他實施例中，基板102可為其他適合材料，例如碳化矽基板、藍寶石基板或絕緣體上半導體(SOI)基板，其可為p型或n型摻雜及/或可具有(例如)約800奈米至約2000奈米之間之一厚度。在其他實施例中，基板102可包含二元半導體材料(例如GaAs)、三元半導體材料(例如InGaAs)或其他半導體材料。
藉由在基板102之一上表面上方形成一井遮罩(圖中未展示)(諸如氧化物、硬遮罩及/或光阻層)而在基板102中形成具有一第一導電類型之一井區104。井遮罩使對應於井區104之上基板表面之一部分暴露且覆蓋上基板表面之其他部分。在井遮罩就位之後，將離子植入至基板102中以形成井區104，或在基板102上方形成一高度摻雜層，且接著使摻雜劑自高度摻雜層向外擴散至基板102中以形成井區104。
藉由(例如)在基板102之上表面上形成一隔離遮罩(圖中未展示)(諸如氧化物、硬遮罩及/或光阻層)而在基板102中形成可具有與第一導電類型相反之一第二導電類型之一隔離區106。隔離遮罩使對應於隔離區106之上基板表面之一部分暴露且覆蓋上基板表面之其他部分。在隔離遮罩就位之後，將離子植入至基板中以形成隔離區106，或在基板上方形成一高度摻雜層且接著使摻雜劑自高度摻雜層向外擴散至基板中以形成隔離區106。取決於實施方案，可在井區之前形成隔離區106，或反之亦然。
如由圖8所繪示，在基板102之上表面上方形成一介電質層108，介電質層108在一些實施例中可充當一RPO層；且在介電質層108上方形成氮化矽層110，氮化矽層110在一些實施例中可充當一蝕刻停止層。接著，在氮化矽層110上方形成一低介電係數層112，諸如(例如)USG或氟矽酸鹽玻璃(FSG)層。
如由圖9所繪示，藉由使用光微影技術而在低介電係數層112上方圖案化可由(例如)光阻劑材料及/或一硬遮罩製成之一柱狀遮罩902。柱狀遮罩902在低介電係數層112之一上表面上方延伸且包含使低介電係數層之一部分暴露之一開口。在柱狀遮罩902就位之後，實施一蝕刻以移除低介電係數層112之暴露部分及氮化矽層110之對應部分。蝕刻停止於介電質層108之一上表面上，藉此形成一第一凹槽904。在一些實施例中，第一凹槽具有約1微米之寬度、自1微米至約30微米範圍內之一長度及約30微米之一高度。在一些實施例中，圖9中所實施之蝕刻係(例如)自1000瓦特至8000瓦特範圍內之一輸入功率下之一電漿蝕刻，其包含一電漿室中所包含之C4F4、O2及Ar氣體物種。
接著，如由圖10所繪示，在低介電係數層112之一上表面及側壁上方、沿氮化矽層110之側壁及在介電質層108之上表面上方形成一等形介電質襯層132'以部分填充第一凹槽904。在一些實施例中，等形介電質襯層132'具有一第一厚度t1，且介電質層具有一第二厚度t2，其中第一厚度t1大於第二厚度t2。例如，在一些實施例中，第一厚度t1可在自10埃至2000埃之範圍內；且第二厚度t2可小於第一厚度t1。在一些實施例中，等形介電質襯層132'由SiO2製成且可藉由旋塗技術、化學氣相沈積(CVD)、物理氣相沈積(PVD)、電漿增強CVD(PECVD)或其他技術而形成。
如由圖11所繪示，在等形介電質襯層132'就位之後實施一非等向性或垂直蝕刻以自低介電係數層112之上表面及介電質層108之上表面移除等形介電質襯層132'之部分。因此，此非等向性或垂直蝕刻回蝕等形介電質襯層132'以留下等形介電質襯層之一部分作為沿低介電係數層112之側壁及沿氮化矽層110之側壁的一介電質側壁前驅體結構132"，且使介電質 層108之一上表面區暴露。由於所使用之非等向性或垂直蝕刻之特性，介電質側壁前驅體結構132"仍具有至少實質上等於t1且大於介電質層108之剩餘厚度(約為t2)的一厚度。在一些實施例中，圖11中所實施之蝕刻係在一預定時間內實施之一乾式蝕刻程序，且此蝕刻包含(例如)一電漿室中所包含之C4F4、O2及Ar氣體物種。
接著，如由圖12所繪示，實施一等向性或濕式蝕刻以將介電質側壁前軀體結構(圖11之132")變薄至厚度t1'且同時移除介電質層108之暴露上表面區。以此方式，可形成一介電質側壁結構132，其具有與介電質層108之側壁對準之側壁，藉此暴露井區104之上表面。在一些實施例中，實施等向性或濕式蝕刻對應於將基板浸入至稀氫氟酸之一水溶液中達一預定時間。介電質側壁結構132可具有上圓面，其可與低介電係數層112之一上表面大致齊平或可在低介電係數層112之上表面下方間隔開。歸因於用於形成介電質側壁結構132之蝕刻之實施方式，井區104之暴露上表面在此階段中不受損壞，例如，井區之上表面係具有很少或不具有位錯或斷裂之一單晶表面區。此外，因為介電質側壁結構132仍適當保持於氮化矽層110之內側壁上方，所以圖12中之凹槽可具有垂直或實質上垂直側壁，且介電質層108不會如同一些習知方法般發生氮化矽層110底切。
在圖12之一些實施例中，介電質側壁前軀體結構(圖11之132")及介電質層108具有彼此相同之介電質材料組合物，且因此依相等速率被蝕刻以產生對準、平坦及/或實質上平坦之所得蝕刻結構之側壁，如圖12中所展示。在其他實施例中，介電質側壁前軀體結構(圖11之132")及介電質層108可具有略微不同蝕刻速率。例如，對於等向性或濕式蝕刻，介電質側壁前軀體結構可具有一第一蝕刻速率且介電質層108可具有不同於第一蝕 刻速率之一第二蝕刻速率。在此等實施例中，第一蝕刻速率通常略微大於第二蝕刻速率(例如，更大不到30%)，使得介電質層108不會底切氮化矽層110且由蝕刻形成之凹槽之上部分將較寬以促進更佳無間隙或無空隙填充。
如由圖13所繪示，直接在未受損井區104上無空隙或無間隙地磊晶生長Si或SiGe材料之一磊晶柱114。用於形成磊晶柱114之磊晶生長程序首先使用一第一組磊晶生長條件來形成對應於單晶鍺或單晶SiGe之一n型區的之一下磊晶區。接著，改變磊晶生長條件以形成對應於單晶Ge或單晶SiGe之一p型區(其在一p-n接面處直接接觸n型區)的一上磊晶區。在其他實施例中，p型區不是在一p-n接面處直接接觸n型區，而是使用磊晶生長程序來形成p型區與n型區之間之一Ge純質區或一SiGe純質區，使得形成一p-i-n結。在其他實施例中，可在n型區之前形成p型區。在其中介電質側壁結構132具有上圓面的實施例中，磊晶柱114可經生長以在上圓面頂上向外展開。在其他實施例中，不是生長一Ge或SiGe磊晶材料用於磊晶柱114，而是可生長諸如單晶矽、二元半導體材料(例如GaAs)、三元半導體材料(例如InGaAs)或其他半導體材料之其他材料來形成磊晶柱114。
如由圖14所繪示，可視情況執行化學機械平坦化(CMP)，使得介電質側壁結構132具有一平坦上表面。此平坦上表面與磊晶柱114之一最上表面共面且與低介電係數層112之一上表面共面。儘管此CMP操作係選用的，但後續所繪示之圖式自圖14繼續，但應瞭解，後續圖式可等效地自圖13接續(例如，磊晶柱114之上部分仍在介電質側壁結構132之上表面上方向外展開)。
如由圖15所繪示，形成接觸開口遮罩1502，且實施一蝕刻以形成向 下延伸穿過低介電係數層112以暴露基板102之一上表面的一接觸開口1504。接著，可實施一離子植入程序，使得一分子或帶電離子流穿過接觸開口而形成一高度摻雜井接觸區118。
如由圖16所繪示，形成諸如(例如)鎢或鋁之一導電材料。導電材料在低介電係數層112上方延伸且向下延伸至接觸開口1504中以與高度摻雜井接觸區118接觸。接著，實施一CMP操作以平坦化導電材料之一上表面而建立一導電接點1602，接著，形成一第二低介電係數層1604且在第二低介電係數層1604中形成通孔開口1606。
如由圖17所繪示，在第二低介電係數層1604上方形成諸如(例如)銅鋁之一導電材料。此導電材料在第二低介電係數層1604上方延伸且向下延伸至通孔開口中，且經平坦化以形成導電通孔1700及第一導電線122及第二導電線126。
如由圖18所繪示，在結構上方形成一窗口凹槽遮罩1802，且實施一蝕刻以移除第二低介電係數層1604及/或導電線122、126之部分而形成一窗口128，窗口128增加在操作期間到達磊晶柱114之照射輻射量。
如由圖19所繪示，在導電線122、126及第二低介電係數層1604之上表面上方形成一抗反射塗層(ARC)130。如同窗口128，ARC 130增加在操作期間到達磊晶柱114之照射輻射量。在一些實施例中，ARC 130係氮化矽層。
現相對於圖20之一流程圖來描述對應於圖7至圖19之一些實施例的一實例性方法2000。然而，應瞭解，圖7至圖19中所揭示之結構不受限於圖20之方法2000，而是可獨立為與方法無關之結構。類似地，儘管已相對於圖7至圖19來描述圖20之方法，但將瞭解，方法不受限於圖7至圖19中 所揭示之結構，而是可與圖7至圖19中所揭示之結構無關。另外，儘管由圖20描述之方法2000在本文中經繪示及描述為一系列動作或事件，但應瞭解，此等動作或事件之繪示順序不應被解譯為意在限制。例如，一些動作可依不同順序發生及/或與除本文所繪示及/或所描述之動作或事件之外之其他動作或事件同時發生。此外，可能不需要所有繪示動作來實施本文之描述之一或多個態樣或實施例，而是可在一或多個單獨動作及/或階段中實施本文所描繪之動作之一或多者。
在2002中，接收包含一井區之一基板。在一些實施例中，動作2002可對應於(例如)圖7。
在2004中，在該基板之一上表面及該井區之一上表面上方形成一介電質層。在一些實施例中，動作2004可對應於(例如)圖8。
在2006中，在該介電質層上方形成氮化矽層。在一些實施例中，動作2006可對應於(例如)圖8。
在2008中，在該氮化矽層上方形成一低介電係數層。在一些實施例中，動作2008可對應於(例如)圖8。
在2010中，在該低介電係數層上方形成且圖案化一柱狀遮罩。在一些實施例中，動作2010可對應於(例如)圖9。
在2012中，在該柱狀遮罩就位之後實施一蝕刻以移除該低介電係數層之一部分及該氮化矽層之一部分。該蝕刻停止於該介電質層之一上表面上，藉此形成一第一凹槽。在一些實施例中，動作2012可對應於(例如)圖9。
在2014中，在該低介電係數層之一上表面上方、沿該低介電係數層之側壁、沿該氮化矽層之側壁及在該介電質層之上表面上方形成一等形介 電質襯層以部分填充該第一凹槽。在一些實施例中，動作2014可對應於(例如)圖10。
在2016中，在該等形介電質襯層就位之後實施一蝕刻以自該低介電係數層之上表面及該介電質層之上表面移除該等形介電質襯層之部分，藉此留下該等形介電質襯層之一部分作為一介電質側壁前軀體結構且使該介電質層之一上表面區暴露。在一些實施例中，動作2016可對應於(例如)圖11。
在2018中，實施一蝕刻以使該介電質側壁前軀體結構變薄且同時移除該介電質層之該暴露上表面區，藉此形成終止於該井區之一上表面處且終止於一介電質側壁結構處之一第二凹槽。該介電質側壁結構沿該低介電係數層之側壁及該氮化矽層之側壁延伸。在一些實施例中，動作2018可對應於(例如)圖12。
在2020中，在該第二凹槽中磊晶生長一Si或SiGe材料柱以完全填充該第二凹槽。在一些實施例中，動作2020可對應於(例如)圖13。
圖21至圖24繪示根據本揭示之一些實施例之一替代實施例。
圖21對應於先前所討論之圖9，其中提供一基板102。基板102包含具有一第一導電類型之一井區104及可具有與第一導電類型相反之一第二導電類型之一隔離區106。在基板102之上表面上方形成一介電質層108，介電質層108在一些實施例中可充當一RPO層；且在介電質層108上方形成氮化矽層110，氮化矽層110在一些實施例中可充當一蝕刻停止層。接著，在氮化矽層110上方形成一低介電係數層112，諸如(例如)USG或氟矽酸鹽玻璃(FSG)層。在一柱狀遮罩902就位之後實施一蝕刻以移除低介電係數層112之暴露部分及氮化矽層110之對應部分。蝕刻停止於介電質 層108之一上表面上，藉此形成一第一凹槽904。
接著，如由圖22所繪示，在低介電係數層112之一上表面及側壁上方、沿氮化矽層110之側壁及在介電質層108之上表面上方形成一等形介電質襯層132'以部分填充第一凹槽904。在一些實施例中，等形介電質襯層132'具有一第一厚度t1且介電質層具有一第二厚度t2，其中第一厚度t1大於第二厚度t2。
如圖23中所繪示，實施諸如一化學乾式蝕刻(CDE)之一蝕刻達一預定時間以非等向性地或垂直地蝕刻等形介電質襯層132'且亦原位移除介電質層108之下伏部分(其隨著蝕刻移除等形介電質襯層132'之橫向部分而被暴露)。顯而易見，與圖11至圖12(其中圖11採用一非等向性蝕刻且圖12採用一單獨濕式蝕刻)相比，圖23中之蝕刻係用於形成介電質側壁結構132之一單一原位蝕刻。在一些實施例中，可實施此原位蝕刻達一預定時間，在該預定時間期間，電漿室包含(例如)C4F4、O2及Ar氣體物種。
如圖24中所繪示，直接在井區104上無空隙或無間隙地磊晶生長Ge或SiGe材料之一磊晶柱114，類似於先前相對於圖13所討論。在圖24之後，製程可如相對於圖14至圖20所繪示及所描述般繼續以完成裝置之製造。
現相對於圖25之一流程圖來描述對應於採用圖21至圖24之一些實施例的一實例性方法2500。如上文所提及，此方法亦可使用先前相對於圖7至圖19所描述之一些實施例。
在2502中，接收包含一井區之一基板。在一些實施例中，動作2502可對應於(例如)圖7。
在2504中，在該基板之一上表面及該井區之一上表面上方形成一介 電質層。在一些實施例中，動作2504可對應於(例如)圖8。
在2506中，在該介電質層上形成氮化矽層。在一些實施例中，動作2506可對應於(例如)圖8。
在2508中，在該氮化矽層上方形成一低介電係數層。在一些實施例中，動作2508可對應於(例如)圖8。
在2510中，在該低介電係數層上形成且圖案化一柱狀遮罩。在一些實施例中，動作2510可對應於(例如)圖21。
在2512中，在該柱狀遮罩就位之後實施一蝕刻以移除該低介電係數層之一部分及該氮化矽層之一部分。該蝕刻停止於該介電質層之一上表面上，藉此形成一第一凹槽。在一些實施例中，動作2512可對應於(例如)圖21。
在2514中，在該低介電係數層之一上表面上方、沿該低介電係數層之側壁、沿該氮化矽層之側壁及在該介電質層之上表面上方形成一等形介電質襯層以部分填充該第一凹槽。在一些實施例中，動作2514可對應於(例如)圖22。
在2516中，在該等形介電質襯層就位之後實施一蝕刻以自該低介電係數層之上表面移除該等形介電質襯層之部分，同時留下沿該低介電係數層及該氮化矽層之側壁的該等形介電質襯層之一部分。在2516中，該蝕刻亦移除該介電質層之下伏部分以暴露該基板之一上表面。在一些實施例中，動作2516可對應於(例如)圖23。
在2518中，在該基板之該暴露上表面上磊晶生長一Si或SiGe材料柱。在一些實施例中，動作2518可對應於(例如)圖24。
在一些實施例中，本揭示係關於一種積體電路(IC)，其安置於一矽基 板上，該矽基板包含具有一第一導電類型之一井區。一介電質層配置於該矽基板之一上表面上方，且在該井區之外邊緣上方延伸且包含使該井區之一內部部分暴露之一開口。SiGe或Ge之一磊晶柱自該井區之該內部部分向上延伸。該磊晶柱包含具有該第一導電類型之一下磊晶區及具有與該第一導電類型相反之一第二導電類型之一上磊晶區。一介電質側壁結構環繞該磊晶柱且具有位於該介電質層之一上表面上之一底面。
其他實施例係關於一種方法。在此方法中，接收包含一井區之一基板。在該基板之一上表面及該井區之一上表面上方形成一介電質層。在該介電質層上方形成氮化矽層，且在該氮化矽層上方形成一低介電係數層。選擇性地移除該低介電係數層之一部分及該氮化矽層之一下伏部分以形成暴露該介電質層之一上表面的一第一凹槽。在該低介電係數層之一上表面上方、沿該低介電係數層之側壁、沿該氮化矽層之側壁及在該介電質層之該暴露上表面上方形成一等形介電質襯層以部分填充該第一凹槽。在該等形介電質襯層就位之後實施一第一蝕刻以自該低介電係數層之上表面及該介電質層之上表面移除該等形介電質襯層之部分，藉此留下該等形介電質襯層之一部分作為沿該低介電係數層之側壁及該介電質層之側壁的一介電質側壁前驅體結構且同時使該介電質層之一上表面區暴露。
其他實施例係關於一種積體電路(IC)。該IC包含一矽基板，其包含具有一第一導電類型之一井區。一介電質層配置於該矽基板之一上表面上方。該介電質層在該井區之外邊緣上方延伸且包含使該井區之一內部部分暴露之一第一開口。氮化矽層配置於該介電質層上方且包含與該第一開口對準且使該井區之該內部部分暴露的一第二開口。一低介電係數層配置於該氮化矽層上方且包含與該第一開口及該第二開口對準且使該井區之該內 部部分暴露的一第三開口。SiGe或Ge之一磊晶柱自該井區之該內部部分向上延伸至該低介電係數層之一上區。該磊晶柱包含具有該第一導電類型之一下磊晶區及具有與該第一導電類型相反之一第二導電類型之一上磊晶區。一介電質側壁結構環繞該磊晶柱。該介電質側壁結構具有位於該介電質層之一上表面上之一底面且具有接近該低介電係數層之該上區的一上表面。
其他實施例係關於一種方法。在此方法中，接收一基板。在該基板之一上表面上方形成一第一介電質層，且在該第一介電質層上方形成一第二介電質層。選擇性地移除該第二介電質層之一部分以形成暴露該第一介電質層之一上表面的一第一凹槽。在該第二介電質層之一上表面上方且沿該第二介電質層之側壁及在該第一介電質層之該暴露上表面上方形成一等形介電質襯層以部分填充該第一凹槽。實施一第一蝕刻以移除該等形介電質襯層之橫向部分，藉此留下該等形介電質襯層之一剩餘部分作為沿該第二介電質層之側壁的一介電質側壁前軀體結構，同時使該第一介電質層之一上表面區暴露。自該介電質側壁前軀體之一最內側壁量測至該第二介電質層之一最近側壁的該介電質側壁前軀體結構之一厚度大於自該第一介電質層之一上表面量測至該基板之一上表面的該第一介電質層之一厚度。實施具有不同於該第一蝕刻之一蝕刻特性的一第二蝕刻以使該介電質側壁前軀體結構變薄且同時移除該第一介電質層之該暴露上表面區，藉此形成終止於該基板之一上表面處之一第二凹槽。在該第二凹槽中形成一半導體材料柱。
上文已概述若干實施例之特徵，使得熟習此項技術者可較佳理解本揭示之態樣。熟習此項技術者應瞭解，其可容易地使用本揭示作為用於設 計或修改用於實施相同目的及/或達成本文所引入之實施例之相同優點之其他程序及結構的一基礎。熟習此項技術者亦應認識到，此等等效構造不應背離本揭示之精神及範疇，且其可在不背離本揭示之精神及範疇之情況下對本文作出各種改變、替換及更改。

Claims (10)

  1. 一種積體電路(IC)，其包括：一基板，其包含具有一第一導電類型之一井區；一介電質層，其配置於該基板之一上表面上方，該介電質層在該井區之外邊緣上方延伸且包含使該井區之一內部部分暴露之一開口；一SiGe或Ge磊晶柱，其自該井區之該內部部分向上延伸，該磊晶柱包含具有該第一導電類型之一下磊晶區及具有與該第一導電類型相反之一第二導電類型之一上磊晶區；及一介電質側壁結構，其環繞該磊晶柱且具有位於該介電質層之一上表面上之一底面。
  2. 如請求項1之IC，其中對於一預定蝕刻，該介電質層具有一第一蝕刻速率且該介電質側壁結構具有不同於該第一蝕刻速率之一第二蝕刻速率，且其中該第一蝕刻速率係該第二蝕刻速率之70%至130%之間。
  3. 如請求項1之IC，其中該磊晶柱之該上磊晶區及該下磊晶區對應於經組態以吸收具有一預定波長或波長範圍之入射輻射的一光二極體，該IC進一步包括：一鋁銅層，其安置於該基板上，其中該鋁銅層包含一開口，該開口對準於該磊晶柱之一上表面上方且該入射輻射可透過該開口穿過該鋁銅層而讀取該光二極體；及一抗反射塗層，其安置於該鋁銅層上方且加襯於該鋁銅層之該開口中。
  4. 如請求項1之IC，其中該介電質側壁結構之內側壁具有上圓面，且其中該磊晶柱之一上表面在該等上圓面上方向外展開。
  5. 如請求項1之IC，其進一步包括：一氮化矽層，其安置於該介電質層上，該氮化矽層具有藉由該介電質側壁結構與該磊晶柱之一外側壁間隔開之一內側壁。
  6. 如請求項5之IC，其進一步包括：一低介電係數層，其安置於該氮化矽層上方；其中該低介電係數層之一上表面與該介電質側壁結構之一上表面及該磊晶柱之一上表面兩者共面。
  7. 如請求項5之IC，其中該磊晶柱進一步包括將該下磊晶區與該上磊晶區分離之一Si或SiGe純質區。
  8. 如請求項7之IC，其中該純質區之一最下部分具有自該基板之一上表面量測之一第一高度，且其中該氮化矽層之一最下部分具有小於該第一高度之一第二高度。
  9. 一種形成積體電路的方法，其包括：接收一基板，該基板包含一井區；在該基板之一上表面及該井區之一上表面上方形成一介電質層；在該介電質層上方形成一氮化矽層；在該氮化矽層上方形成一低介電係數層；選擇性地移除該低介電係數層之一部分及該氮化矽層之一下伏部分以形成暴露該介電質層之一上表面的一第一凹槽；在該低介電係數層之一上表面上方、沿該低介電係數層之側壁、沿該氮化矽層之側壁及在該介電質層之該暴露上表面上方形成一等形介電質襯層以部分填充該第一凹槽；及在該等形介電質襯層就位之後實施一第一蝕刻以自該低介電係數層之該上表面及該介電質層之該上表面移除該等形介電質襯層之部分，藉此留下該等形介電質襯層之一部分作為沿該低介電係數層之側壁及該介電質層之側壁的一介電質側壁前驅體結構且同時使該介電質層之一上表面區暴露。
  10. 一種形成積體電路的方法，其包括：接收一基板；在該基板之一上表面上方形成一第一介電質層；在該第一介電質層上方形成一第二介電質層；選擇性地移除該第二介電質層之一部分以形成暴露該第一介電質層之一上表面的一第一凹槽；在該第二介電質層之一上表面上方且沿該第二介電質層之側壁及在該第一介電質層之該暴露上表面上方形成一等形介電質襯層以部分填充該第一凹槽；實施一第一蝕刻以移除該等形介電質襯層之橫向部分，藉此留下該等形介電質襯層之一剩餘部分作為沿該第二介電質層之側壁的一介電質側壁前軀體結構，同時使該第一介電質層之一上表面區暴露，其中自該介電質側壁前軀體之一最內側壁量測至該第二介電質層之一最近側壁的該介電質側壁前軀體結構之一厚度大於自該第一介電質層之一上表面量測至該基板之一上表面的該第一介電質層之一厚度；實施具有不同於該第一蝕刻之一蝕刻特性的一第二蝕刻以使該介電質側壁前驅體結構變薄且同時移除該第一介電質層之該暴露上表面區，藉此形成終止於該基板之一上表面處之一第二凹槽；及在該第二凹槽中形成一半導體材料柱。
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