KR102117995B1 - 씨모스 이미지 센서 - Google Patents
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Abstract
물체의 움직임을 검출할 수 있는 씨모스 이미지 센서가 제공된다. 씨모스 이미지 센서는 복수의 픽셀 영역들을 포함하는 제 1 도전형의 반도체 기판으로서, 상기 픽셀 영역들 각각은 수광 영역 및 상기 수광 영역을 둘러싸는 로직 영역을 포함하는 것, 상기 수광 영역의 상기 반도체 기판 내에 제 2 도전형의 불순물을 도핑하여 형성된 광전 변환층, 상기 반도체 기판 내에 형성되어 상기 픽셀 영역들 각각의 상기 수광 영역을 정의하며, 상기 광전 변환층의 측벽을 둘러싸는 제 1 소자 분리막, 및 상기 반도체 기판 내에 형성되어 상기 로직 영역을 정의하며, 상기 제 1 소자 분리막의 수직적 깊이보다 작은 수직적 깊이를 갖는 제 2 소자 분리막을 포함하되, 상기 광전 변환층의 바닥면은, 수직적 관점에서, 상기 제 1 소자 분리막의 바닥면과 상기 제 2 소자 분리막의 바닥면 사이에 위치한다.
Description
본 발명은 씨모스 이미지 센서에 관한 것으로서, 보다 상세하게는 물체의 움직임(motion)을 센싱할 수 있는 CMOS 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 씨모스 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 씨모스 이미지 센서는, 복수의 픽셀 영역들을 포함하는 제 1 도전형의 반도체 기판으로서, 상기 픽셀 영역들 각각은 수광 영역 및 상기 수광 영역을 둘러싸는 로직 영역을 포함하는 것, 상기 수광 영역의 상기 반도체 기판 내에 제 2 도전형의 불순물을 도핑하여 형성된 광전 변환층, 상기 반도체 기판 내에 형성되어 상기 픽셀 영역들 각각의 상기 수광 영역을 정의하며, 상기 광전 변환층의 측벽을 둘러싸는 제 1 소자 분리막, 및 상기 반도체 기판 내에 형성되어 상기 로직 영역을 정의하며, 상기 제 1 소자 분리막의 수직적 깊이보다 작은 수직적 깊이를 갖는 제 2 소자 분리막을 포함하되, 상기 광전 변환층의 바닥면은, 수직적 관점에서, 상기 제 1 소자 분리막의 바닥면과 상기 제 2 소자 분리막의 바닥면 사이에 위치할 수 있다.
일 실시예에 따르면, 상기 로직 영역의 상기 반도체 기판의 일부분에 제 2 도전형의 불순물을 도핑하여 형성된 웰 불순물층, 상기 로직 영역의 상기 반도체 기판에 형성된 NMOS 트랜지스터들, 및 상기 웰 불순물층에 형성된 PMOS 트랜지스터들을 더 포함한다.
일 실시예에 따르면, 상기 웰 불순물층은 상기 제 1 소자 분리막과 상기 제 2 소자 분리막 사이에 형성될 수 있다.
일 실시예에 따르면, 상기 제 1 소자 분리막은 상기 반도체 기판의 굴절률보다 작은 굴절률을 갖는 절연막을 포함한다.
다른 실시예에 따르면, 상기 제 1 소자 분리막은 서로 다른 굴절률을 갖는 절연막들을 포함하되, 상기 반도체 기판과 접촉하는 절연막의 굴절률은 상기 반도체 기판의 굴절률과 다를 수 있다.
일 실시예에 따르면, 상기 반도체 기판의 전면과 이격되어 상기 반도체 기판 내에 형성된 제 1 도전형의 불순물층을 더 포함하되, 상기 제 1 소자 분리막의 바닥면은 상기 제 1 도전형의 불순물층과 접촉할 수 있다.
다른 실시예에 따르면, 상기 반도체 기판의 전면과 이격되어 상기 반도체 기판 내에 형성된 제 1 도전형의 불순물층을 더 포함하되, 상기 제 1 소자 분리막은 상기 제 1 도전형의 불순물층을 관통할 수 있다.
일 실시예에 따르면, 상기 반도체 기판의 전면 상에 배치되며, 상기 로직 영역에서 수직적으로 적층된 복수의 배선들을 포함하는 배선층, 및 상기 배선층 상에 배치되며, 상기 픽셀 영역들 각각에 대응하는 마이크로 렌즈들을 포함하는 광 투과층을 더 포함한다.
다른 실시예에 따르면, 상기 반도체 기판의 전면 상에 배치되며, 수직적으로 적층된 복수의 배선들을 포함하는 배선층, 및 상기 반도체 기판의 후면 상에 배치되며, 상기 픽셀 영역들 각각에 대응하는 마이크로 렌즈들을 포함하는 광 투과층을 더 포함한다.
다른 실시예에 따르면, 상기 제 1 소자 분리막은 상기 반도체 기판의 전면과 인접한 제 1 폭과, 상기 반도체 기판의 후면과 인접한 제 2 폭을 갖되, 상기 제 1 폭이 상기 제 2 폭보다 작을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 씨모스 이미지 센서는, 수광 영역 및 상기 수광 영역을 둘러싸는 로직 영역을 포함하는 제 1 도전형의 반도체 기판, 상기 수광 영역의 상기 반도체 기판 내에 형성된 제 2 도전형의 광전 변환층, 상기 반도체 기판 내에 형성되어 상기 광전 변환층의 측벽을 둘러싸는 제 1 소자 분리막, 및 상기 반도체 기판 내에 형성되어 상기 로직 영역을 정의하며, 상기 제 1 소자 분리막의 수직적 깊이보다 작은 수직적 깊이를 갖는 제 2 소자 분리막을 포함한다.
일 실시예에 따르면, 상기 로직 영역의 상기 반도체 기판의 일부분에 제 2 도전형의 불순물을 도핑하여 형성된 웰 불순물층, 상기 로직 영역의 상기 반도체 기판에 형성된 NMOS 트랜지스터들, 및 상기 웰 불순물층에 형성된 PMOS 트랜지스터들을 더 포함한다.
일 실시예에 따르면, 상기 광전 변환층의 측벽 전체는 상기 제 1 소자 분리막의 일측벽과 접촉할 수 있다.
일 실시예에 따르면, 상기 제 1 소자 분리막은 상기 반도체 기판의 굴절률보다 작은 굴절률을 갖는 절연 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 반도체 기판의 전면과 이격되어 상기 반도체 기판 내에 형성된 제 1 도전형의 불순물층을 더 포함하되, 상기 제 1 소자 분리막은 상기 제 1 도전형의 불순물층과 접촉할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 씨모스 이미지 센서에 따르면, 하나의 픽셀은 수광 영역 및 이를 둘러싸는 로직 영역을 포함하며, 수광 영역을 감싸는 소자 분리막이 수광 영역에서 생성된 캐리어들이 로직 영역으로 흘러 들어가나, 빛이 로직 영역의 반도체 기판으로 입사되는 것을 방지할 수 있다. 이에 따라, 로직 영역에 형성되는 NMOS 및 PMOS 트랜지스터들의 전기적 특성이 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 센서 어레이의 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 센서 어레이를 나타나는 블록도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타나는 간략 회로도이다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 나타나는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 나타내는 단면도로서, 도 5의 I-I' 선을 따라 자른 단면이다.
도 7은 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 나타내는 단면도로서, 도 5의 II-II' 선을 따라 자른 단면이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀 일부분을 나타내는 도면들로서, 도 5의 C 부분을 확대한 도면이다.
도 10 내지 도 16은 본 발명의 다양한 실시예들에 따른 이미지 센서를 나타내는 단면도들이다.
도 17은 본 발명의 실시예에 따른 씨모스 이미지 센서가 적용되는 전자장치를 도시한 블록도이다.
도 18은 본 발명의 실시예들에 따른 씨모스 이미지 센서가 적용되는 전자 장치를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 센서 어레이의 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 센서 어레이를 나타나는 블록도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타나는 간략 회로도이다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 나타나는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 나타내는 단면도로서, 도 5의 I-I' 선을 따라 자른 단면이다.
도 7은 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 나타내는 단면도로서, 도 5의 II-II' 선을 따라 자른 단면이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀 일부분을 나타내는 도면들로서, 도 5의 C 부분을 확대한 도면이다.
도 10 내지 도 16은 본 발명의 다양한 실시예들에 따른 이미지 센서를 나타내는 단면도들이다.
도 17은 본 발명의 실시예에 따른 씨모스 이미지 센서가 적용되는 전자장치를 도시한 블록도이다.
도 18은 본 발명의 실시예들에 따른 씨모스 이미지 센서가 적용되는 전자 장치를 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 미세 패턴 형성 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 1을 참조하면, 씨모스 이미지 센서는 센서 어레이 영역(1), 제어 회로 영역(2) 및 패드 영역(3)을 포함한다.
센서 어레이 영역(1)은 매트릭스 형태로 배열된 복수의 단위 픽셀들(P)을 포함한다. 센서 어레이 영역(1)에서 입사광(incident light)에 의해 발생된 전기적 신호가 출력된다.
제어 회로 영역(2)은 센서 어레이 영역(1)의 단위 픽셀들(P)을 제어하는 제어 회로들(미도시)을 포함한다. 예를 들어, 행 디코더(row decoder), 행 드라이버(row driver), 열 디코더(column decoder), 타이밍 발생기(timing generator), 및 입출력 버퍼(I/O buffer; 80)와 같은 제어 회로들이 제어 회로 영역에 배치될 수 있다.
패드 영역(3)은 제어 신호들 및 광전 신호 등을 입출력하는데 이용되는 복수의 도전 패드들을 포함한다. 패드 영역은 외부 소자들과의 전기적 접속이 용이하도록 이미지 센서의 가장자리 부분(edge portion)에 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 센서 어레이의 간략 회로도이다.
도 2를 참조하면, 센서 어레이는 2차원적으로 배열된 복수의 단위 픽셀들(P)을 포함한다. 단위 픽셀들(P) 각각에서 입사광에 의해 전기적 신호가 발생될 수 있으며, 단위 픽셀들(P)에 연결되는 픽셀 선택 라인(SEL), 전하 전송 라인(Tx) 및 리셋 라인(Rx) 등을 통해 전송되는 구동 신호에 의해 단위 픽셀들(P)이 구동될 수 있다. 그리고, 단위 픽셀들(P)에서 변환된 전기적 신호는 출력 라인(Vout)을 통해 제어 회로로 제공될 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 센서 어레이를 나타내는 블록도이다. 도 4는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 회로도이다.
일 실시예들에 따른 씨모스 이미지 센서는 실시간으로 물체의 명암(contrast) 변화를 측정하여 물체의 움직임(motion)을 검출할 수 있다. 이러한 씨모스 이미지 센서의 단위 픽셀들(P) 각각은 광 신호를 전기적 신호로 변환하는 광전 변환부(10) 및 광전 변환부(10)에서 생성된 전기적 신호를 처리하기 위한 로직 회로들(20)을 포함한다.
상세하게, 도 3 및 도 4를 참조하면, 단위 픽셀들(P) 각각은 광전 변환부(10), 광신호 증폭기(21) 및 광 신호 비교기(23)를 포함할 수 있다.
광전 변환부(10)는 입사되는 빛에 의해 전하를 생성하고 생성된 전하를 아날로그 전압으로 변환하여 변환된 아날로그 전압을 로직 회로들(20)에 전달한다. 도 4에 도시된 실시예에 따르면, 광전 변환부(10)는 포토다이오드(PD), NMOS 트랜지스터(N1) 및 인버팅 증폭기(inverting amplifier; N2, N3, P2)를 포함한다. 여기서, 포토다이오드(PD)는 입사되는 빛의 세기에 비례하는 광전류를 생성한다. 다른 실시예에 따르면, 단위 픽셀(P)은 포토다이오드(PD) 대신 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합을 포함할 수 있다. 인버팅 증폭기(N2, N3, P2)는 포토다이오드(PD)에 흐르는 광전류를 로그(log) 감도에 비례하는 아날로그 전압(VP)으로 출력한다. 즉, 광전 변환부(10)에서 출력되는 아날로그 전압(VP)은 빛의 세기에 따라 달라질 수 있다.
로직 회로들(20)은 광전 변환부(10)에서 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다. 예를 들어, 로직 회로(20)는 광신호 증폭기(21) 및 광신호 비교기(23)를 포함할 수 있다. 광신호 증폭기(21)는 차동 회로(differencing circuit)로 구성될 수 있으며, 광전 변환부(10)에서 생성된 전기적 신호를 증폭시켜 광신호 비교기(23)로 전달한다. 광신호 비교기(23)는 광신호 증폭기(21)에서 출력된 아날로그 전압과 기준 전압을 비교하여 디지털 신호로 출력한다. 이러한 광신호 증폭기(21) 및 광신호 비교기(23)는 도 4에 도시된 바와 같이, NMOS 트랜지스터들(N4, N5, N6) 및 PMOS 트랜지스터들(P3, P4, P5, P6, P7, P8, P9) 및 캐패시터들(C1, C2)로 구성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 이미지 센서의 센서 어레이를 나타나는 평면도이다. 도 6은 본 발명의 일 실시예에 따른 이미지 센서의 센서 어레이를 나타내는 단면도로서, 도 5의 I-I' 선을 따라 자른 단면이다. 도 7은 본 발명의 일 실시예에 따른 이미지 센서의 센서 어레이를 나타내는 단면도로서, 도 5의 II-II' 선을 따라 자른 단면이다. 도 8 및 도 9는 본 발명의 일 실시예에 따른 이미지 센서의 일부분을 나타내는 도면들로서, 도 6의 부분을 확대한 도면이다.
도 5, 도 6, 및 도 7을 참조하면, 반도체 기판(100)은 2차원적으로 배열된 복수의 픽셀 영역들(P)을 포함하며, 각각의 픽셀 영역들(P)은 수광 영역(A) 및 수광 영역(A) 둘레의 로직 영역(B)을 포함한다. 실시예들에 따르면, 수광 영역(A)은 제 1 소자 분리막(120)에 의해 정의될 수 있으며, 픽셀 영역(P)은 제 2 소자 분리막(130)에 의해 정의될 수 있다. 그리고, 로직 영역(B)은 제 1 소자 분리막(120)과 제 2 소자 분리막(130) 사이에 정의될 수 있다.
일 실시예에 따르면, 반도체 기판(100)은 P형 벌크 기판(101) 상에 P형 에피택셜층(105)이 형성된 구조일 수 있다. P형 에피택셜층(105) 내에는 p형 불순물을 고농도로 이온 주입하여 P형 딥 웰(103)이 형성될 수도 있다. 이 때, P형 딥 웰(103)은 P형 에피택셜층(105)의 표면으로부터 이격되어 벌크 기판과 인접할 수 있다. 즉, p형 딥 웰(103)은 p형 에피택셜층(105)과 벌크 기판 사이에 개재될 수 있다. P형 딥 웰(103)의 불순물 농도는 p형 벌크 기판(101) 및 p형 에피택셜층(105)의 불순물 농도보다 높다. P형 딥 웰(103)은 벌크 기판에서 생성된 전하들이 포토다이오드로 흘러 들어가지 않도록 포텐셜 배리어(potential barrier)를 형성할 수 있다. 이와 같이, p형 벌크 기판(101), p형 딥 웰(103) 및 p형 에피택셜층(105)을 포함하는 반도체 기판(100)에서, P형 에피택셜층(105) 표면을 반도체 기판(100)의 전면, P형 벌크 기판(101)의 표면을 후면으로 정의한다.
일 실시예에서 반도체 기판(100)을 P형 벌크 기판(101) 상에 P형 에피택셜층(105)이 성장된 구조로 설명하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, P형 벌크 기판(101) 대신 N형 벌크 기판이 이용될 수도 있다. 또한, 반도체 기판(100)은 P형 에피택셜층(105) 대신 벌크 기판 내에 P형 웰이 형성된 구조를 가질 수도 있다. 또한, 반도체 기판(100)은 절연체 상에 반도체층이 형성된 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 기판 일 수도 있다. 즉, 반도체 기판(100)은 이러한 여러 가지의 조합이 가능하다.
실시예들에 따르면, 수광 영역(A)의 p형 에피택셜층(105) 내에 n형 불순물이 도핑된 n형 불순물 영역(111)이 형성될 수 있다. 포토다이오드는 p형 에피택셜층(105)과, n형 불순물 영역(111)의 접합에 의해 형성될 수 있다. 포토다이오드를 구성하는 n형 불순물 영역(111)에서는 입사광에 의해 전하들이 생성 및 축적될 수 있다. 이에 더하여, 포토 다이오드는 n형 불순물 영역(111)의 표면에 p형 불순물이 얕게 도핑된 p형 불순물 영역(113)을 포함할 수 있다. p형 불순물 영역(113)은 실리콘 표면 결함에 의해 생성된 전하-전공 쌍(EHP: Electron-Hole Pair)에 의한 암전류를 방지한다
이러한 포토다이오드의 n형 불순물 영역(111)은 평면적 관점에서 실질적으로 사각 형태를 가질 수 있으며, 제 1 소자 분리막(120)에 의해 둘러싸일 수 있다. 다시 말해, 제 1 소자 분리막(120)은 n형 불순물 영역(111)의 측벽을 둘러쌀 수 있으며, n형 불순물 영역(111)의 측벽 전체가 제 1 소자 분리막(120)의 측벽과 직접 접촉할 수 있다. 제 1 소자 분리막(120)은 n형 불순물 영역(111)의 깊이보다 깊게 형성될 수 있다. 즉, 제 1 소자 분리막(120)의 바닥면은 n형 불순물 영역(111)의 바닥면보다 아래에 위치할 수 있다. 나아가, 이 실시예에서, 제 1 소자 분리막(120)의 바닥면은 p형 딥 웰(103)과 직접 접촉할 수 있다.
제 1 소자 분리막(120)은 반도체 기판(100; 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질로 형성될 수 있다. 예를 들어, 제 1 소자 분리막(120)은 실리콘 산화막, 실리콘 질화막, 공기(air) 또는 이들의 조합으로 이루어질 수 있다. 이러한 제 1 소자 분리막(120)은 반도체 기판(100)의 전면을 패터닝하여 트렌치를 형성한 후, 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 이러한 제 1 소자 분리막(120)은 수광 영역으로 비스듬히 입사되는 입사광을 굴절시킬 수 있다. 이에 따라, 입사광이 로직 영역으로 입사되어 로직 영역의 반도체 기판에서 전하가 생성되는 것을 방지할 수 있다. 또한, 제 1 소자 분리막(120)은 입사광에 의해 수광 영역(A)의 p형 에피택셜층(105)에서 생성된 전하가 랜덤 드리프트(random drift)에 의해 수광 영역(A)과 인접하는 로직 영역(B)으로 이동하는 것을 방지할 수 있다.
보다 상세하게, 제 1 소자 분리막(120)은 도 8에 도시된 바와 같이, 반도체 기판(100)보다 굴절률이 낮은 하나의 절연 물질로 이루어질 수 있다. 여기서, 제 1 소자 분리막(120)을 이루는 절연 물질은 반도체 기판(100)에 대해 전반사 조건을 만족시킬 수 있는 물질일 수 있다. 즉, 반도체 기판(100)의 굴절율이 n1이고, 제 1 소자 분리막(120)의 굴절율이 n2일 때, 반도체 기판(100)과 제 1 소자 분리막(120)은 (n1Sinθ)/n2>1 조건을 만족시킬 수 있다. 이에 따라, 비스듬하게 입사되는 광이 p형 에피택셜층(105)과 제 1 소자 분리막(120)의 경계면에서 굴절되어 입사광의 광 경로가 p형 에피택셜층(105) 방향으로 변경될 수 있다.
다른 실시예에 따르면, 제 1 소자 분리막(120)은 도 9에 도시된 바와 같이, 서로 다른 굴절률을 갖는 적어도 2개의 적층된 절연막들을 포함한다. 여기서, p형 에피택셜층(105)과 접하는 제 1 절연막(121)은 반도체 기판(100)보다 굴절률이 낮은 물질로 형성될 수 있으며, 제 2 절연막(123)은 제 1 절연막(121)과 다른 굴절률을 가질 수 있다. 수광 영역(A)으로 비스듬히 입사되는 빛은 p형 에피택셜층(105)과 제 1 절연막(121)의 경계면 또는 제 1 절연막(121)과 제 2 절연막(123) 사이의 경계면에서 굴절될 수 있다.
계속해서, 도 5, 도 6, 및 도 7을 참조하면, 제 2 소자 분리막(130)은 픽셀 영역들(P) 사이에 배치될 수 있으며, 제 1 소자 분리막(120)보다 얕게 형성될 수 있다. 다시 말해, 제 2 소자 분리막(130)의 수직적 깊이가 제 1 소자 분리막(120)의 수직적 깊이보다 작을 수 있다. 즉, 제 2 소자 분리막(130)의 바닥면은 제 1 소자 분리막(120)의 바닥면보다 위에 위치할 수 있다. 나아가, 제 2 소자 분리막(130)의 바닥면은 n형 불순물 영역(111)의 바닥면보다 위에 위치하거나, 실질적으로 동일한 위치에 위치할 수 있다.
실시예들에 따르면, 로직 영역(B)의 반도체 기판(100) 상에 NMOS 및 PMOS 트랜지스터들(NT, PT)이 배치될 수 있다. 일 실시예에 따르면, 로직 영역(B)의 p형 에피택셜층(105) 내에 n형 웰 불순물층(115)이 형성될 수 있다. 다른 실시예에 따르면, 로직 영역(B)의 벌크 기판 내에 n형 웰 불순물층(115)과 p형 웰이 형성될 수도 있다.
상세하게, 로직 영역(B)의 p형 에피택셜층(105) 상에 NMOS 게이트 전극들(141)이 배치될 수 있으며, NMOS 게이트 전극(141)들 양측의 p형 에피택셜층(105) 내에 n형 소오스/드레인 불순물 영역들(143)이 배치될 수 있다. 로직 영역(B)의 n형 웰 불순물층(115) 상에 PMOS 게이트 전극들(145)이 배치될 수 있으며, PMOS 게이트 전극들(145) 양측의 n형 웰 불순물층(115) 내에 p형 소오스/드레인 불순물 영역들(147)이 배치될 수 있다. 로직 영역(B)의 p형 에피택셜층(105)은 NMOS 트랜지스터들(NT)의 채널로 사용될 수 있으며, 로직 영역(B)의 n형 웰 불순물층(115)은 PMOS 트랜지스터들(PT)의 채널로 사용될 수 있다. 일 실시예에 따르면, p형 에피택셜층(105) 내에 형성된 n형 웰 불순물층(115)은 제 1 소자 분리막(120)과 제 2 소자 분리막(130) 사이에 배치될 수 있다. 보다 상세하게, n형 웰 불순물층(115)과 n형 불순물 영역(111) 사이에 제 1 소자 분리막(120)이 배치될 수 있으며, 인접하는 픽셀 영역들(P) 사이 및 인접하는 n형 웰 불순물층(115)들 사이에 제 2 소자 분리막(130)이 배치될 수 있다.
나아가, 실시예들에 따르면, n형 불순물 영역들(111) 및 n형 웰 불순물층들(115)이 형성된 반도체 기판(100) 상에 배선층(150) 및 마이크로 렌즈들(160)을 포함하는 광 투과층이 배치될 수 있다.
배선층(150)은 로직 영역(B)에 배치되는 NMOS 및 PMOS 트랜지스터들(NT, PT)과 캐패시터들 및 이를 덮는 하부 층간 절연막(151)을 포함할 수 있다. 또한, 배선층(150)은 적층된 복수의 상부 층간 절연막들(155)과 층간 절연막들(155) 내에 수직적으로 적층된 복수의 금속 배선들(153)을 포함한다. 금속 배선들(153)은 콘택 플러그(미도시)를 통해 NMOS 및 PMOS 트랜지스터들(NT, PT)과 같은 로직 소자들이나 다른 배선들과 연결될 수 있다. 일 실시예에서, 금속 배선들(153)은 로직 영역(B) 상에 수직적으로 적층될 수 있으며, 층간 절연막들(155)은 로직 영역(B) 및 수광 영역(A) 상에 적층될 수 있다. 또한, 배선층(150)의 최상층에는 평탄화막(157)이 배치될 수 있다.
배선층(150) 상에 입사광을 수광 영역(A)으로 제공하는 마이크로 렌즈들(160)이 배치될 수 있다. 마이크로 렌즈(160)들은 각각의 수광 영역들(A)에 대응될 수 있다. 마이크로 렌즈(160)는 위로 볼록한 형태를 가지며, 수광 영역(A) 이외의 영역으로 입사하는 빛의 경로를 변경시켜 포토다이오드로 빛을 집광시킨다. 이러한 마이크로 렌즈(160)는 광투과성 수지로 형성될 수 있다. 한편, 도면에는 도시되지 않았으나, 광 투과층은 컬러 영상을 구현하기 위해 마이크로 렌즈(160) 아래에 배치되는 컬러 필터층(미도시)을 포함할 수 있다.
도 5, 도 6, 및 도 7에 도시된 씨모스 이미지 센서에서, 씨모스 이미지 센서의 중심 부분에 위치하는 픽셀 영역들(P)로 입사되는 입사광은 마이크로 렌즈(160)에 의해 집광되어 수광 영역(A)으로 입사될 수 있다. 한편, 씨모스 이미지 센서의 가장자리 부분에 위치하는 픽셀 영역들(P)로 입사되는 입사광은 로직 영역(B)의 p형 에피택셜층(105) 방향으로 비스듬하게 입사될 수 있다. 이와 같이, 비스듬하게 입사되는 빛은 제 1 소자 분리막(120)과 반도체 기판(100)의 경계면에서 굴절될 수 있다. 이에 따라, 로직 영역(B)의 p형 에피택셜층(105)으로 빛이 입사되어 생성되는 전하들에 의해 로직 영역(B)의 로직 소자들의 특성이 저하되는 것을 방지할 수 있다.
도 10 내지 도 16은 본 발명의 다양한 실시예들에 따른 이미지 센서를 나타내는 단면도들이다. 도 10 내지 도 16에 도시된 실시예들에서, 도 5 내지 도 7에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.
도 10에 도시된 실시예에 따르면, 하나의 픽셀 영역(P)은 수광 영역(A) 및 수광 영역(A) 둘레의 로직 영역(B)을 포함한다. 수광 영역(A)의 반도체 기판(100)에 포토다이오드가 형성될 수 있다. 상술한 것처럼, 수광 영역(A)은 제 1 소자 분리막(120)에 의해 정의될 수 있으며, 픽셀 영역(P)은 제 2 소자 분리막(130)에 의해 정의될 수 있다. 그리고, 제 1 소자 분리막(120)과 제 2 소자 분리막(130) 사이에 로직 영역(B)이 정의될 수 있다. 제 1 소자 분리막(120)은 포토다이오드의 n형 불순물 영역(111)을 둘러쌀 수 있다. 즉, 제 1 소자 분리막(120)의 일측벽은 n형 불순물 영역(111)과 접촉될 수 있다. 그리고, 제 1 소자 분리막(120)의 타측벽은 로직 영역(B)에 형성된 n형 웰 불순물층(115)과 접촉될 수 있다.
나아가 이 실시예에 따르면, 제 1 소자 분리막(120)은 복수의 절연막들을 포함할 수 있다. 복수의 절연막들은 실리콘과 굴절률이 다른 절연 물질들로 이루어질 수 있다. 제 1 소자 분리막(120)은 반도체 기판(100)을 패터닝하여 트렌치를 형성하고 트렌치 내에 복수의 절연막들을 차례로 증착하여 형성될 수 있다. 이에 따라, p형 에피택셜층(105)과 접하는 제 1 절연막(121)은 트렌치의 바닥면으로 연장되어 p형 딥 웰(103)과 접촉할 수 있다. 제 1 절연막(121) 상에 증착된 제 2 절연막(123) 또한 제 1 절연막(121)을 컨포말하게 덮을 수 있다.
제 1 및 제 2 절연막들(121, 123)이 증착된 트렌치의 빈 공간 내에 갭필막(125; gap fill film)이 채워질 수 있으며, 갭필막(125) 내에 에어 갭(air gap)이 형성될 수도 있다. 이와 달리, 제 1 소자 분리막(120)은 트렌치를 컨포말하게 덮는 제 1 절연막(121)과, 제 1 절연막(121)이 형성된 트렌치를 채우는 제 2 절연막(123)으로 구성될 수도 있다.
도 11에 도시된 실시예에 따르면, 포토다이오드의 n형 불순물 영역(111)을 둘러싸는 제 1 소자 분리막(120)의 바닥면은 p형 딥 웰(103)과 이격될 수 있다. 즉, 제 1 소자 분리막(120)의 바닥면은 n형 불순물 영역(111)의 바닥면과 p형 딥 웰(103)의 상부면 사이에 위치할 수 있다.
도 12에 도시된 실시예에 따르면, 제 1 소자 분리막(120)은 p형 딥 웰(103)을 관통하여 p형 벌크 기판(101)으로 연장될 수도 있다. 즉, 제 1 소자 분리막(120)의 바닥면이 p형 벌크 기판(101)과 접촉할 수 있다.
도 13 내지 도 15에 도시된 실시예들에 따르면, 수직적 관점에서, 배선층(150)과 마이크로 렌즈(160) 사이에 반도체 기판(100)이 배치될 수 있다.
앞에서 상술한 바와 같이, 반도체 기판(100)은 복수의 픽셀 영역들(P)을 포함하며, 하나의 픽셀 영역(P)은 수광 영역(A) 및 이를 둘러싸는 로직 영역(B)을 포함할 수 있다. 이 실시예에 따르면, 반도체 기판(100)은 p형 에피택셜층(105) 및 p형 딥 웰(103)을 포함할 수 있다. 여기서, p형 에피택셜층(105) 및 p형 딥 웰(103)은, 도 6 및 도 7을 참조하여 설명한 것처럼, p형 벌크 기판(101) 내에 형성될 수 있으며, 씨모스 이미지 센서의 제조 공정 중에서 p형 벌크 기판(101)이 제거되어 잔류하는 층들일 수 있다.
이러한 반도체 기판(100)에서, 수광 영역(A)은 제 1 소자 분리막(120)에 의해 정의될 수 있으며, 픽셀 영역(P)은 제 2 소자 분리막에 의해 정의될 수 있다. 그리고, 제 1 소자 분리막(120)과 제 2 소자 분리막(130) 사이에 로직 영역(B)이 정의될 수 있다.
제 1 소자 분리막(120)에 의해 정의된 수광 영역(A) 내에 n형 불순물 영역(111)이 형성될 수 있으며, n형 불순물 영역(111) 상에 p형 불순물 영역(113)이 형성될 수 있다. 제 1 소자 분리막(120)은 포토다이오드의 n형 불순물 영역(111)을 둘러쌀 수 있다. 즉, 제 1 소자 분리막의 일측벽은 n형 불순물 영역(111)의 측벽과 접촉될 수 있다. 그리고, 제 1 소자 분리막(120)의 타측벽은 로직 영역(B)에 형성된 n형 웰 불순물층(115)과 접촉될 수 있다.
제 2 소자 분리막(130)은 픽셀 영역들(P) 사이에 배치될 수 있으며, 제 2 소자 분리막(130)의 수직적 깊이가 제 1 소자 분리막(120)의 수직적 깊이보다 작을 수 있다. 로직 영역(B)의 반도체 기판(100) 상에 NMOS 및 PMOS 트랜지스터들(NT, PT)이 배치될 수 있다. 일 실시예에 따르면, 로직 영역의 p형 에피택셜층(105) 내에 n형 웰 불순물층(115)이 형성될 수 있다.
이와 같이, 제 1 및 제 2 소자 분리막들(120, 130)이 형성된 반도체 기판(100)의 전면 상에 배선층(150)이 배치될 수 있다. 배선층(150)은 로직 영역(B)에 배치되는 NMOS 및 PMOS 트랜지스터들(NT, PT) 및 이를 덮는 하부 층간 절연막(151)을 포함할 수 있다. 또한, 배선층(150)은 적층된 복수의 상부 층간 절연막들(155)과 층간 절연막들(155) 내에 수직적으로 적층된 복수의 금속 배선들(153)을 포함한다.
도 13 내지 도 15에 도시된 실시예들에 따르면, 금속 배선들(153)은 수광 영역(A) 및 로직 영역(B) 상에 수직적으로 적층될 수 있다. 즉, 금속 배선들(153)이 n형 불순물 영역(111) 상에 배치될 수 있다.
또한, 수광 영역들(P) 각각에 대응하는 마이크로 렌즈들(160)은 반도체 기판(100)의 p형 딥 웰(103)과 인접하게 배치될 수 있다. 반도체 기판(100)의 후면을 보호하기 위한 버퍼 절연막(165)이 마이크로 렌즈들(160)과 p형 딥 웰(103) 사이에 개재될 수 있다. 나아가, 컬러 영상을 구현하기 위해 버퍼 절연막(165)과 마이크로 렌즈들(160) 사이에 컬러 필터층(미도시)이 개재될 수도 있다.
도 13에 도시된 실시예에 따르면, N형 불순물 영역(111)의 바닥면은 p형 딥 웰(103)과 이격되며, 제 1 소자 분리막(120)의 바닥면은 p형 딥 웰(103)과 접촉될 수 있다.
도 14에 도시된 실시예에 따르면, n형 불순물 영역(111)의 바닥면과 제 1 소자 분리막(120)의 바닥면이 p형 딥 웰(103)과 이격될 수 있으며, 수직적 관점에 있어서, 제 1 소자 분리막(120)의 바닥면은 n형 불순물 영역(111)의 바닥면과 p형 딥 웰(103)의 상부면 사이에 위치할 수 있다.
도 15 및 도 16에 도시된 실시예에 따르면, 수광 영역(A)을 정의하는 제 1 소자 분리막(120)은 p형 딥 웰(103) 상에 마스크 패턴을 형성한 후 반도체 기판(100)을 패터닝하여 형성된 트렌치 내에 형성될 수 있다. 이에 따라, 제 1 소자 분리막은 반도체 기판(100)의 전면과 인접한 부분에서 제 1 폭을 가질 수 있으며, 반도체 기판(100)의 후면과 인접한 부분에서 제 1 폭보다 큰 제 2 폭을 가질 수 있다. 이에 더하여, 도 15를 참조하면, 제 1 소자 분리막(120)은 n형 불순물 영역(111)의 측벽을 둘러싸되, 반도체 기판(100)의 전면과 이격될 수 있다. 이와 달리, 도 16을 참조하면, 제 1 소자 분리막(120)은 p형 에피택셜층(105)을 관통하여 배선층(150)의 하부 층간 절연막(151)과 접촉될 수도 있다.
도 17은 본 발명의 실시예들에 따른 씨모스 이미지 센서가 적용되는 프로세서 기반 시스템을 나타내는 개략적 블록도이다. 도 18은 본 발명의 실시예들에 따른 씨모스 이미지 센서가 적용되는 전자 장치를 나타내는 도면이다. 상기 전자장치는 디지털 카메라 또는 모바일 장치일 수 있다.
도 17을 참조하면, 프로세서 기반 시스템(1000)은 이미지 센서(1100), 프로세서(1200), 메모리(1300), 디스플레이(1400) 및 버스(1500)를 포함한다. 도 17에 도시된 바와 같이, 이미지 센서(1100)는 프로세서(1200)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다. 프로세서(1200)는 캡쳐된 영상정보를 버스(1500)를 통하여 메모리(1300)에 저장한다. 프로세서(1200)는 메모리(1300)에 저장된 영상정보를 디스플레이(1400)로 출력한다.
시스템(1000)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다. 또한, 프로세서 기반 시스템(1000)이 모바일 장치에 적용되는 경우, 모바일 장치에 동작 전압을 공급하기 위한 배터리 추가적으로 제공될 수 있다.
도 18은 본 발명의 실시예들에 따른 씨모스 이미지 센서가 적용되는 모바일(mobile phone) 폰(2000)을 도시한다. 다른 예로, 발명의 실시예들에 따른 씨모스 이미지 센서는 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 복수의 픽셀 영역들을 포함하는 제 1 도전형의 반도체 기판으로서, 상기 픽셀 영역들 각각은 수광 영역 및 상기 수광 영역을 둘러싸는 로직 영역을 포함하는 것;
상기 수광 영역의 상기 반도체 기판 내에 제 2 도전형의 불순물을 도핑하여 형성된 광전 변환층;
상기 반도체 기판 내에 형성되어 상기 픽셀 영역들 각각의 상기 수광 영역을 정의하며, 평면적 관점에서 상기 광전 변환층의 측벽을 둘러싸며, 상기 광전 변환층의 상기 측벽과 접촉하는 제 1 소자 분리막; 및
상기 반도체 기판 내에 형성되어 상기 로직 영역을 정의하며, 상기 제 1 소자 분리막의 수직적 깊이보다 작은 수직적 깊이를 갖는 제 2 소자 분리막을 포함하되,
상기 광전 변환층의 바닥면은, 수직적 관점에서, 상기 제 1 소자 분리막의 바닥면과 상기 제 2 소자 분리막의 바닥면 사이에 위치하는 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 로직 영역의 상기 반도체 기판의 일부분에 제 2 도전형의 불순물을 도핑하여 형성된 웰 불순물층;
상기 로직 영역의 상기 반도체 기판에 형성된 NMOS 트랜지스터들; 및
상기 웰 불순물층에 형성된 PMOS 트랜지스터들을 더 포함하는 씨모스 이미지 센서. - 제 2 항에 있어서,
상기 웰 불순물층은 상기 제 1 소자 분리막과 상기 제 2 소자 분리막 사이에 형성되는 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 제 1 소자 분리막은 상기 반도체 기판의 굴절률보다 작은 굴절률을 갖는 절연막을 포함하는 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 제 1 소자 분리막은 서로 다른 굴절률을 갖는 절연막들을 포함하되, 상기 반도체 기판과 접촉하는 절연막의 굴절률은 상기 반도체 기판의 굴절률과 다른 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 반도체 기판의 전면과 이격되어 상기 반도체 기판 내에 형성된 제 1 도전형의 불순물층을 더 포함하되,
상기 제 1 소자 분리막의 바닥면은 상기 제 1 도전형의 불순물층과 접촉하는 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 반도체 기판의 전면과 이격되어 상기 반도체 기판 내에 형성된 제 1 도전형의 불순물층을 더 포함하되,
상기 제 1 소자 분리막은 상기 제 1 도전형의 불순물층을 관통하는 씨모스 이미지 센서. - 제 1 항에 있어서,
상기 반도체 기판의 전면 상에 배치되며, 상기 로직 영역에서 수직적으로 적층된 복수의 배선들을 포함하는 배선층; 및
상기 배선층 상에 배치되며, 상기 픽셀 영역들 각각에 대응하는 마이크로 렌즈들을 포함하는 광 투과층을 더 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 반도체 기판의 전면 상에 배치되며, 수직적으로 적층된 복수의 배선들을 포함하는 배선층; 및
상기 반도체 기판의 후면 상에 배치되며, 상기 픽셀 영역들 각각에 대응하는 마이크로 렌즈들을 포함하는 광 투과층을 더 포함하는 이미지 센서. - 제 9 항에 있어서,
상기 제 1 소자 분리막은 상기 반도체 기판의 전면과 인접한 제 1 폭과, 상기 반도체 기판의 후면과 인접한 제 2 폭을 갖되, 상기 제 1 폭이 상기 제 2 폭보다 작은 씨모스 이미지 센서.
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