KR102012506B1 - Ge 디바이스 및 SiGe 디바이스에서의 품질 개선을 위한 유전체 측벽 구조체 - Google Patents

Ge 디바이스 및 SiGe 디바이스에서의 품질 개선을 위한 유전체 측벽 구조체 Download PDF

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Abstract

일부 실시예는, 실리콘 기판 상에 배치되는 집적 회로(IC)에 관한 것이며, 상기 실리콘 기판은 제1 전도 유형을 갖는 웰 영역을 포함한다. 유전체 층이 상기 실리콘 기판의 상위 표면 위에 배치되며, 상기 웰 영역의 외측 에지 위에 연장되고, 웰 영역의 내측 부분을 노출된 상태로 남기는 개구를 포함한다. SiGe 또는 Ge의 에피텍셜 필러가 상기 웰 영역의 내측 부분으로부터 상방으로 연장된다. 상기 에피텍셜 필러는, 제1 전도 유형을 나타내는 하위 에피텍셜 영역 및 제1 전도 유형과 반대되는 제2 전도 유형을 나타내는 상위 에피텍셜 영역을 포함한다. 유전체 측벽 구조체가 상기 에피텍셜 필러를 둘러싸며, 유전체 층의 상위 표면 상에 안착하는 바닥 표면을 갖는다.

Description

Ge 디바이스 및 SiGe 디바이스에서의 품질 개선을 위한 유전체 측벽 구조체{DIELECTRIC SIDEWALL STRUCTURE FOR QUALITY IMPROVEMENT IN GE AND SIGE DEVICES}
본 발명은, Ge 디바이스 및 SiGe 디바이스에서의 품질 개선을 위한 유전체 측벽 구조체에 관한 것이다.
실리콘에 기초한 반도체 디바이스, 예컨대 트랜지스터 및 포토다이오드는, 지난 30년 동안 널리 사용되어 왔다. 최근 수년 동안, 대안적인 재료, 예컨대 게르마늄에 기초한 반도체 디바이스가 보다 널리 사용되고 있는데, 왜냐하면 이러한 반도체 디바이스는 실리콘 기반의 반도체 디바이스에 비해 장점을 제공할 수 있기 때문이다. 예를 들면, 순수한 게르마늄(Ge)뿐만 아니라 순수한 게르마늄의 실리콘 합금(이하 "SiGe")[Si1 - xGex에 따른 실리콘 대 게르마늄의 몰 비를 나타냄]은 포토디텍터의 분야에서 유리할 수도 있는데, 왜냐하면 순수한 게르마늄 및 순수한 게르마늄의 실리콘 합금의 밴드갭(bandgap)이 실리콘만으로 된 재료의 밴드갭보다 훨씬 더 조절 가능하기 때문이다. 이는, SiGe 디바이스가 더욱 효율적으로 광자를 포획하는 것을 가능하게 하며, SiGe 디바이스가 포토디텍터의 분야에서 관심을 끌 수 있도록 한다.
본 개시내용에 따른 일 실시예에 있어서,
집적 회로(IC)로서,
제1 전도 유형(conductivity type)을 나타내는 웰 영역(well region)을 포함하는 기판;
상기 기판의 상위 표면 위에 배치되는 유전체 층으로서, 상기 웰 영역의 외측 에지 위에 연장되고, 노출된 웰 영역의 내측 부분을 남기는 개구를 포함하는 유전체 층;
상기 웰 영역의 내측 부분으로부터 상방으로 연장되는 SiGe 또는 Ge의 에피텍셜 필러로서, 제1 전도 유형을 나타내는 하위 에피텍셜 영역 및 제1 전도 유형과 반대되는 제2 전도 유형을 나타내는 상위 에피텍셜 영역을 포함하는 에피텍셜 필러;
상기 에피텍셜 필러를 둘러싸는 유전체 측벽 구조체로서, 상기 유전체 층의 상위 표면 상에 안착하는 바닥 표면을 갖는 유전체 측벽 구조체
를 포함하는 집적 회로가 제공된다.
본 개시내용에 따른 다른 일 실시예에 있어서,
기판을 수용하는 단계로서, 상기 기판은 웰 영역을 포함하는 것인 단계;
상기 기판의 상위 표면 위에 그리고 상기 웰 영역의 상위 표면 위에 유전체 층을 형성하는 단계;
상기 유전체 층 위에 실리콘 질화물 층을 형성하는 단계;
상기 실리콘 질화물 층 위에 로우-k(low-k) 유전체 층을 형성하는 단계;
상기 유전체 층의 상위 표면을 노출시키는 제1 리세스를 형성하기 위해, 상기 실리콘 질화물 층의 아래 부분 및 로우-k 유전체 층의 일부분을 선택적으로 제거하는 단계;
상기 제1 리세스를 부분적으로 충전하기 위해, 상기 로우-k 유전체 층의 측벽을 따라, 상기 실리콘 질화물 층의 측벽을 따라, 로우-k 유전체 층의 상위 표면 위에 그리고 유전체 층의 노출된 상위 표면 위에 형성되는 등각의 유전체 라이너(conformal dielectric liner)를 형성하는 단계;
적소에 등각의 유전체 라이너가 마련된 상태에서, 로우-k 유전체 층의 상위 표면으로부터 그리고 유전체 층의 상위 표면으로부터 등각의 유전체 라이너의 부분을 제거하기 위해 에칭을 행하여, 로우-k 유전체 층의 측벽을 따라 그리고 유전체 층의 측벽을 따라 유전체 측벽 전구체 구조로서 등각의 유전체 라이너의 일부분을 남기며, 노출된 유전체 층의 상위 표면 영역을 남기는 것인 단계
를 포함하는 방법이 제공된다.
본 개시내용에 따른 또 다른 일 실시예에 있어서,
기판을 수용하는 단계;
상기 기판의 상위 표면 위에 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 제1 유전체 층의 상위 표면을 노출시키는 제1 리세스를 형성하기 위해, 상기 제2 유전체 층의 일부분을 선택적으로 제거하는 단계;
부분적으로 제1 리세스를 충전시키기 위해, 상기 제2 유전체 층의 측벽을 따라 상위 표면 위에 그리고 제1 유전체 층의 노출된 상위 표면 위에 등각의 유전체 라이너(conformal dielectric liner)를 형성하는 단계;
상기 등각의 유전체 라이너의 측방향 부분을 제거하여, 상기 제2 유전체 층의 측벽을 따라 유전체 측벽 전구체 구조로서 상기 등각의 유전체 라이너의 나머지 부분을 남기는 한편, 노출된 제1 유전체 층의 상위 표면 영역을 남기기 위해 제1 에칭을 행하는 단계로서, 상기 유전체 측벽 전구체의 최내측 측벽으로부터 제2 유전체 층의 가장 가까운 측벽까지 측정되는 상기 유전체 측벽 전구체 구조의 두께는, 상기 제1 유전체 층의 상위 표면으로부터 상기 기판의 상위 표면까지 측정되는 제1 유전체 층의 두께보다 큰 것인 단계;
상기 기판의 상위 표면에서 종료되는 제2 리세스가 형성하기 위해, 유전체 측벽 전구체 구조가 얇아지도록 하고 동시에 제1 유전체 층의 노출된 상위 표면 영역을 제거하도록, 제1 에칭과는 상이한 에칭 특징을 갖는 제2 에칭이 행하는 단계;
상기 제2 리세스에 반도체 재료의 필러를 형성하는 단계
를 포함하는 방법이 제공된다.
본 개시내용의 양태는, 첨부 도면과 함께 이하의 상세한 설명을 검토할 때 이하의 상세한 설명으로부터 가장 양호하게 이해될 것이다. 산업계의 표준 관례에 따라, 다양한 특징부는 축척대로 도시된 것이 아니라는 것에 주의해야 한다. 실제로, 다양한 특징부의 치수는 논의의 명확성을 위해 임의적으로 확대 또는 축소될 수 있다.
도 1은 에피텍셜 필러(epitaxial pillar)를 갖는 반도체 구조체의 일부 실시예에 대한 단면도로서, 상기 에피텍셜 필러는 p-n 접합 포토디텍터(pn junction photodetector)를 포함하며, 에피텍셜 필러의 측벽을 따라 유전체 측벽 구조체가 마련되는 것인 도면을 제시한 것이다.
도 2는 도 1에 도시된 바와 같은 단면 라인을 따라 취한, 도 1의 반도체 구조체의 상부도를 제시한 것이다.
도 3은 도 1에 도시된 바와 같은 단면 라인을 따라 취한, 도 1의 반도체 구조체의 상부도를 제시한 것이다.
도 4는 에피텍셜 필러(epitaxial pillar)를 갖는 반도체 구조체의 일부 실시예에 대한 단면도로서, 상기 에피텍셜 필러는 p-i-n 접합 포토디텍터(p-i-n junction photodetector)를 포함하며, 에피텍셜 필러의 측벽을 따라 유전체 측벽 구조체가 마련되는 것인 도면을 제시한 것이다.
도 5는 에피텍셜 필러(epitaxial pillar)를 갖는 반도체 구조체의 일부 실시예에 대한 단면도로서, 상기 에피텍셜 필러는 포토디텍터를 포함하며, 유전체 측벽 구조체는 라운딩(rounding)된 상위 코너를 갖는 것인 도면을 제시한 것이다.
도 6은 에피텍셜 필러(epitaxial pillar)를 갖는 반도체 구조체의 일부 실시예에 대한 단면도로서, 상기 에피텍셜 필러는 포토디텍터를 포함하며, 유전체 측벽 구조체는 라운딩된 상위 코너를 갖는 것인 도면을 제시한 것이다.
도 7 내지 도 19는 다양한 제조 단계에서의 반도체 구조체의 일부 실시예에 대한 일련의 단면도를 제시한 것이다.
도 20은 도 7 내지 도 19의 일부 예에 부합하는 반도체 구조체를 제조하는 방법의 일부 실시예에 대한 흐름도를 제시한 것이다.
도 21 내지 도 24는 다양한 제조 단계에서의 반도체 구조체의 일부 실시예에 대한 일련의 단면도를 제시한 것이다.
도 25는 도 21 내지 도 24의 일부 예에 부합하는 반도체 구조체를 제조하는 방법의 일부 실시예에 대한 흐름도를 제시한 것이다.
이하의 개시내용은, 본 개시내용의 다양한 특징부를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 개시내용을 단순화시키기 위해 이하에서는 구성요소 및 배치에 대한 구체적인 예가 설명된다. 물론, 이러한 예는 단지 예시이며, 한정하려는 의도가 아니다. 예를 들어, 후술하는 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은, 제1 특징부 및 제2 특징부가 직접 접촉하게 형성되는 실시예를 포함할 수도 있으며, 또한 제1 특징부와 제2 특징부 사이에 추가적인 특징부가 형성될 수도 있어, 제1 특징부 및 제2 특징부가 직접 접촉하지 않을 수도 있는 실시예를 포함할 수도 있다. 추가적으로, 본 개시내용은 다양한 예에 있어서 도면부호 및/또는 문자를 반복 사용할 수도 있다. 이러한 반복은 단순화 및 명확성의 목적을 위한 것이며, 그 자체로 다양한 실시예들 및/또는 논의되는 구성들 사이의 관계를 나타내는 것은 아니다.
또한, 도면에 제시된 바와 같은, 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 일 특징부의 관계를 용이하게 설명하기 위해 공간적으로 상대적인 용어, 예컨대 "아래", "밑", "하위", "위", "상위" 등이 본원에서 사용될 수도 있다. 상기 공간적으로 상대적인 용어는, 도면에 도시된 배향 이외에도 사용 중인 또는 작동 중인 디바이스의 다양한 배향을 포괄하도록 의도된다. 상기 디바이스는 달리 배향될 수도 있으며(90도만큼 회전되거나 다른 배향으로 배향될 수도 있음), 본원에서 사용되는 공간적으로 상대적인 기술어는 마찬가지로 이에 따라 해석될 수도 있다.
포토디텍터, 예컨대 포토다이오드는 다양한 전자 디바이스, 예컨대 특히 디지털 카메라, 스마트폰, 및 광학 센서에 사용된다. 고품질 포토디텍터는 흔히 반도체 기판 위에 배치되는, 에피텍셜식으로 성장된 반도체 재료의 영역을 포함한다. 에피텍셜식으로 성장된 반도체 재료를 형성하기 위해, RPO(resist protective oxide) 층이 반도체 기판의 상위 표면 위에 형성되며, 실리콘 질화물 층이 RPO 층 위에 형성되고, 유전체 층, 예컨대 도핑되지 않은 실리케이트 유리(USG)가 상기 실리콘 질화물 층 위에 형성된다. 일부 통상적인 접근법에 있어서는, 유전체 층, 실리콘 질화물 층, 및 RPO 층 각각을 통해 리세스를 형성하기 위해 적소에 마스크를 이용하여 플라즈마 에칭이 행해지며, 이에 따라 반도체 기판의 상위 표면을 노출시키게 된다. 포토디텍터에 대응하는 반도체 재료는 상기 리세스 내에서 성장된다. 그러나, 본 개시내용에서는, 플라즈마 에칭에서의 이온의 물리적 충격(physical bombardment)이, 예컨대 작은 균열 또는 전위(dislocation)을 유발함으로써 반도체 기판의 노출된 상위 표면을 손상시킬 수 있으며, 이에 따라 반도체 기판의 이전의 단결정 구조를 다결정 격자 구조로 변경시킬 수 있다는 것을 이해해야 한다. 포토디텍터를 형성하기 위해 반도체 기판의 이러한 손상된 영역 상에 에피텍셜식으로 성장된 반도체 재료를 형성하면, 결과적인 디바이스는 아래의 균열/전위로 인해 바람직하지 않은 누출을 겪을 수도 있다.
다른 통상적인 접근법은, 리세스가 부분적으로 형성된 이후이면서 반도체 기판의 상위 표면이 노출되기 전에 플라스마 에칭을 종료시키고, 이후 반도체 기판의 상위 표면을 노출시키기 위해 RPO 층의 최종 부분을 제거하기 위한 습식 에칭을 이용한다. 이러한 대안적인 접근법은 상위 기판 표면에 대한 플라즈마 손상을 방지 또는 억제할 수 있으며, RPO 층을 제거하기 위해 전술한 습식 에칭을 이용하는 본 개시내용의 양태는 실리콘 질화물 층을 "언더컷(undercut)"할 수 있다. 포토디텍터에 대응하는 반도체 재료가 이러한 "언더컷"을 이용하여 적소에서 성장되면, 상기 "언더컷"은, 반도체 재료가 실리콘 질화물 층의 외측 에지 아래에서 리세스의 최외측 부분을 완전하게 충전시키지 못하는 충전 문제를 유발할 수 있다. 따라서, 이러한 습식 에칭 접근법은 또한 최적의 디바이스 특성보다는 못한 특성을 초래할 수 있다.
본 개시내용은, 통상적인 접근법에 비해 포토다이오드의 디바이스 특성을 개선시키는 디바이스 및 방법을 제공한다. 구체적으로, 본 개시내용의 일부 실시예는, 포토다이오드에 대응하는 에피텍셜 반도체 재료의 필러를 포함하는 반도체 디바이스를 제공한다. 반도체 재료의 이러한 필러는, 플라즈마 손상이 거의 없이 또는 플라즈마 손상 없이, 아래에 놓이는 반도체 기판의 상위 표면에 접촉하며, 디바이스의 제조 중에 "언더컷"을 방지하고 및/또는 현저하게 억제하도록 구성되는 유전체 측벽 구조체에 의해 둘러싸이게 된다. 따라서, 개시된 반도체 디바이스는 어떤 점에서는 통상적인 접근법보다 양호한 디바이스 특성을 제공할 수 있다.
도 1은 일부 실시예에 따른 집적 회로(IC)(100)의 단면도를 제시한 반면, 이하에서 도 1과 동시에 설명하게 될 도 2 및 도 3은, 도 1 내지 도 3에서 단면 라인을 통해 도시한 바와 같이, 다양한 깊이에서 도 1의 IC(100)의 상부도를 제시한 것이다. IC(100)는, 절연 영역(106)에 의해 측방향으로 둘러싸여 있는, 제1 전도 유형(conductivity type)(예컨대, n형)을 갖는 웰 영역(104; well region)을 포함하는 기판(102)을 포함한다. 일부 실시예에 있어서, 기판(102)은 단결정 실리콘 기판 또는 SOI(silicon-on-insulator) 기판이며, 절연 영역(106)은, 제1 전도 유형과 반대인 제2 전도 유형(예컨대, p형)을 갖는 웰 영역이다. 일부 실시예에 있어서 RPO 층으로서 구현될 수 있는 유전체 층(108)은, 기판(102)의 상위 표면 위에 배치된다. 유전체 층(108)은 웰 영역(104)의 외측 에지 위에 연장되며, 절연 영역(106)을 덮고, 노출된 웰 영역(104)의 내측 부분을 남기는 개구를 포함한다. 실리콘 질화물 층(110)은 유전체 층(108) 위에 배치되며, 로우-k(low-k) 유전체 층(112)은 실리콘 질화물 층(110) 위에 배치된다. 단결정 격자를 갖춘 순수한 Ge 또는 SiGe 합금으로 제조되는 에피텍셜 필러(114)는, 웰 영역(104)의 내측 부분으로부터 상방으로 그리고 유전체 층(108)에 있는 개구를 통해 연장된다.
에피텍셜 필러(114)는, 제1 전도 유형을 갖는 하위 에피텍셜 영역(114a) 및 제2 전도 유형을 갖는 상위 에피텍셜 영역(114b)을 포함한다. 상위 에피텍셜 영역(114b) 및 하위 에피텍셜 영역(114a)은 연결지점(115)에서 만나 포토다이오드를 형성한다. 충분한 에너지의 충돌 광자(116)가 포토다이오드에 충돌하면, 전자 구멍 쌍이 생성되며, 이 전자 구멍 쌍의 캐리어(carrier)가 포토다이오드 내의 빌트 인 전기장(built-in electric field)에 의해 연결지점(115)을 가로질러 스위핑(sweeping)하게 된다. 따라서, IC(100)가 충분한 에너지의 광자(116)에 노출될 때, 전자 구멍 쌍에서 생성되는 광전류는 디바이스의 애노드를 향해 [예를 들면, 연결지점(115)으로부터 하위 에피텍셜 영역(114a)을 통해, 웰 영역(104)을 통해, 매우 고도로 도핑된 웰 접촉 영역(118)을 통해, 하위 접점(120)까지, 그리고 제1 전도성 라인(122)을 통해] 이동하며, 이때 전자는 디바이스의 캐소드를 향해 [예컨대, 연결지점(115)으로부터, 상위 에피텍셜 영역(114b)을 통해, 상위 점점(124)을 통해, 그리고 제2 전도성 라인(126)을 통해] 이동한다. 일부 실시예에 있어서, 제1 전도성 라인(122) 및 제2 전도성 라인(126)은 기판(102) 위에 배치되는 알루미늄 구리 상호접속 라인이며, 에피텍셜 필러(114)의 상위 표면 위에 정렬되는 윈도우 개구(128)를 포함하도록 배치되고, 이를 통해 입사 광자(116)는 진행하여 에피텍셜 필러(114) 및 그 대응하는 포토다이오드에 도달할 수 있다. ARC(anti-reflective coating)(130), 예컨대 실리콘 질화물 코팅은, 제1 전도성 라인(122) 및 제2 전도성 라인(126) 위에 배치되며, 윈도우 개구(128)의 측벽 및 하위 표면을 라이닝(lining)한다.
특히, 유전체 측벽 구조체(132)는 에피텍셜 필러(114)를 측방향으로 둘러싸고, 유전체 층(108)의 상위 표면 상에 안착하는 바닥 표면을 가지며, 이에 따라 유전체 측벽 구조체(132) 및 유전체 층(108)은 총괄적으로 에피텍셜 필러(114)의 측벽의 높이 전체를 라이닝한다. 일부 실시예에 있어서, 유전체 층(108) 및 유전체 측벽 구조체(132)는 서로 동일한 유전체 재료 조성을 갖는다. 예를 들면, 일부 실시예에 있어서, 유전체 층(108) 및 유전체 측벽 구조체(132)는 양자 모두 실리콘 이산화물(SiO2)로 제조되며, 사전에 정해진 에칭을 위한 동일한 에칭 속도를 가질 수 있다. 다른 실시예에 있어서, 유전체 층(108) 및 유전체 측벽 구조체(132)는 예컨대 약간 상이한 에칭 속도를 나타내는 재료로 제조되지만, 상기 에칭 속도는 사전에 정해진 에칭에 있어서 서로에 대해 35 % 이내의 범위, 서로에 대해 10 % 이내의 범위, 또는 심지어 서로에 대해 5 % 이내의 범위 내에 속한다. 따라서, 유전체 층(108)은 제1 에칭 속도를 나타낼 수 있으며, 유전체 측벽 구조체(132)는 제2의 약간 상이한 에칭 속도를 나타낼 수 있고, 여기서 제1 에칭 속도는 일부 실시예의 경우 제2 에칭 속도의 70 % 내지 130 % 사이일 수 있으며, 또한 다른 실시예의 경우에는 심지어 제2 에칭 속도의 95 % 내지 105 % 사이일 수 있다. 예를 들면, 일부 다른 실시예에 있어서, 유전체 층(108) 및/또는 유전체 측벽 구조체(132)는 실리콘 질화물 Si3N4로 제조될 수 있으며, PECVD(plasma enhanced chemical vapor deposition)에 의해 형성될 수도 있고 열적으로 성장될 수도 있다.
본원에서 또한 이해할 수 있는 바와 같이, 제조 중에, 유전체 측벽 구조체(132)는 웰 영역(104)의 상위 표면에 대한 에칭 손상을 억제하는 데 도움이 되며, 유전체 층(108)의 에칭 속도와 유전체 측벽 구조체(132)의 에칭 속도가 동일하거나 유사하기 때문에, 유전체 층(108)이 실리콘 질화물 층(110)을 언더컷하는 것을 방지하는 데 도움이 된다. 이러한 방식으로, 에피텍셜 필러(114)는 외측 측벽을 갖도록 형성될 수 있는데, 이 외측 측벽은 평면적이거나 실질적으로 평면적이며, 수직하거나 또는 실질적으로 수직하여 갭(gap) 또는 보이드(void) 없이 에피텍셜 성장에 의한 양호한 충전을 가능하게 한다. 에피텍셜 필러(114) 및 유전체 측벽 구조(132)가 위에서 볼 때 정사각형 또는 직사각형인 것으로 제시되어 있지만, 다른 실시예에 있어서, 에피텍셜 필러(114) 및 유전체 측벽 구조체(132)는 위에서 볼 때 형상 면에서 원형, 난형, 또는 다각형일 수 있고 및/또는 위에서 볼 때 정사각형 코너 또는 둥근 코너를 가질 수 있다는 것을 이해할 것이다. 또한, 도 1은 하위 에피텍셜 영역(114a)이 n형이며 상위 에피텍셜 영역(114b)이 p형인 예를 제시하고 있지만, 다른 실시예에 있어서, 이들 영역의 전도 유형이 대응하게 전치(transpose)된다면, 하위 에피텍셜 영역(114a)이 p형일 수도 있고 상위 에피텍셜 영역(114b)이 n형일 수 있다.
유전체 측벽 구조체(132)는, 유전체 층(108)의 최내측 측벽과 정렬되는 최내측 측벽을 갖는다. 유전체 측벽 구조체(132)는 또한 실리콘 질화물 층(110)의 내측 측벽을 에피텍셜 필러(114)의 외측 측벽으로부터 분리시키며, 이는 실리콘 질화물 층(110)의 언더컷을 방지 또는 억제하는 데 도움이 된다. 유전체 측벽 구조체(132)의 하위 표면은 일부 실시예에 있어서 실리콘 질화물 층(110)의 하위 표면과 동일 표면에 있으며, 로우-k 유전체 층(112)의 상위 표면은 일부 실시예에 있어서 유전체 측벽 구조체(132)의 상위 표면 및 에피텍셜 필러(114)의 상위 표면 양자 모두와 동일 표면에 있다. 일부 실시예에 있어서, 유전체 층(108)은 RPO 층으로서의 역할을 하며, 이는 아래에 있는 실리콘 기판의 저항을 유지시키고 및/또는 아래에 있는 실리콘 기판 위의 폴리실리콘 층의 저항을 유지시키는 규화물 차단 층이다. 예를 들어, IC(100)가 폴리실리콘 저항기를 포함한다면, RPO 층은 폴리실리콘 저항기 위에서 적소에 남게 되도록 패터닝될 수 있고 또한 기판(102)의 영역 위에 놓일 수 있다. 따라서, 규화물이 IC의 다른 영역 위에, 예컨대 소스/드레인 영역 및/또는 게이트 전극 위에, 예를 들어 옴 접점을 형성하기 위해 형성된다면, RPO 층은 폴리실리콘 저항기 위에서 적소에 남아 규화물이 폴리실리콘 저항기와 접촉하는 것을 방지하고 이에 따라 폴리실리콘 저항기의 저항을 유지시킨다.
도 4는 일부 실시예의 단면도를 도시한 것으로서, 에피텍셜 필러(114)는, 하위 에피텍셜 영역(114a)을 상위 에피텍셜 영역(114b)로부터 분리시키는, 순수한 Ge의 진성 영역(intrinsic region) 또는 SiGe 합금의 진성 영역을 더 포함하는 것을 도시한 것이다. 따라서, 도 4에 있어서, 포토다이오드는 n형인 하위 에피텍셜 영역(114a), 진성 Ge 또는 진성 SiGe인 중간 영역(115'), 및 p형인 상위 에피텍셜 영역(114b)을 포함하지만, p형 도핑 및 n형 도핑은 다른 실시예에서는 전치될 수도 있다. 도 4에 있어서, 진성 영역(115')의 최하위 부분은 기판(102)의 상위 표면으로부터 측정되는 제1 높이를 갖고, 실리콘 질화물 층(110)의 최하위 부분은 상기 제1 높이보다 낮은 제2 높이를 갖지만, 다른 실시예에 있어서, 실리콘 질화물 층(110)의 높이보다 크게 되도록 제1 높이를 변경하기 위해 하위 에피텍셜 영역(114a)의 두께를 변경시킬 수도 있다.
도 5는 일부 실시예의 단면도를 도시한 것으로서, 유전체 측벽 구조체(132)의 내측 측벽이 라운딩(rounding)된 상위 표면(140)을 가지며, 에피텍셜 필러(114)의 상위 표면이 상기 라운딩된 상위 표면 위로 외측을 향해 플레어(flare)되는 것을 도시한 것이다. 따라서, 도 5에 있어서, 에피텍셜 필러(114)의 최상위 부분은, 유전체 측벽 구조체(132)의 라운딩된 상위 표면(140)을 덮기 위해 에피텍셜 필러(114)의 하위 부분 또는 중간 부분에 대해 외측을 향해 플레어된다.
도 6에 도시된 바와 같이, 일부 실시예에 있어서, 라운딩된 코너(142)를 나타낼 수 있는 유전체 측벽 구조체(132)의 최상위 표면은, 로우-k 유전체 층(112)의 평면적인 최상위 표면으로부터 수직 방향으로 거리를 두고 있을 수 있다. 따라서, 일부 실시예에 있어서, 유전체 측벽 구조체(132)의 최상위 표면은 기판(102)의 상위 표면으로부터 측정할 때 제1 높이, h1을 가질 수 있으며, 로우-k 유전체 층(112)의 최상위 표면은 기판(102)의 상위 표면으로부터 측정할 때 제2 높이, h2를 가질 수 있고, 제2 높이(h2)는 제1 높이(h1)보다 크다.
도 7 내지 도 19를 참고하면, 다양한 제조 단계에서의 반도체 측벽 구조체를 갖춘 반도체 디바이스의 일부 실시예에 대한 일련의 단면도가 제시된다.
도 7에 의해 제시된 바와 같이, 기판(102)이 마련된다. 일부 실시예에 있어서, 기판(102)은 단결정 실리콘으로 제조되는 벌크 실리콘 기판(bulk silicon substrate)이다. 기판(102)이 실리콘이면, 기판(102)은 n형 실리콘, p형 실리콘, 또는 진성 실리콘(intrinsic silicon)일 수 있다. 다른 실시예에 있어서, 기판(102)은 다른 적절한 재료, 예컨대 실리콘 탄화물 기판, 사파이어 기판, 또는 SOI 기판일 수 있으며, 이는 p형으로 또는 n형으로 도핑될 수 있고, 및/또는 예컨대 약 800 내지 2000 나노미터 사이의 두께를 가질 수도 있다. 또 다른 실시예에 있어서, 기판(102)은 2원 반도체 재료(예컨대, GaAs), 3원 반도체 재료(예컨대, InGaAs), 또는 다른 반도체 재료를 포함할 수 있다.
제1 전도 유형을 나타내는 웰 영역(104)은, 웰 마스크(well mask)(도시되어 있지 않음), 예컨대 산화물, 하드마스크(hardmask), 및/또는 포토레지스트 층을 기판(102)의 상위 표면 위에 형성함으로써 기판(102)에 형성된다. 상기 웰 마스크는 웰 영역(104)에 대응하는 상위 기판 표면의 일부분을 노출된 상태로 남겨두며, 상위 기판 표면의 다른 부분을 덮는다. 적소에 있는 웰 마스크를 이용하면, 이온이 기판(102) 내에 이식되어 웰 영역(104)을 형성하거나 또는 고도로 도핑된 층이 기판(102) 위에 형성되며, 이후 도펀트가 상기 고도로 도핑된 층으로부터 기판(102) 내로 아웃디퓨즈(out-diffuse)되어 웰 영역(104)을 형성한다.
제1 전도 유형과 반대되는 제2 전도 유형을 나타낼 수 있는 절연 영역(106)은, 절연 마스크(isolation mask)(도시되어 있지 않음), 예컨대 산화물, 하드마스크(hardmask), 및/또는 포토레지스트 층을 기판(102)의 상위 표면 위에 형성함으로써 기판(102)에 형성된다. 상기 절연 마스크는 절연 영역(106)에 대응하는 상위 기판 표면의 일부분을 노출된 상태로 남겨두며, 상위 기판 표면의 다른 부분을 덮는다. 적소에 있는 절연 마스크를 이용하면, 이온이 기판(102) 내에 이식되어 절연 영역(106)을 형성하거나 또는 고도로 도핑된 층이 기판 위에 형성되며, 이후 도펀트가 상기 고도로 도핑된 층으로부터 기판 내로 아웃디퓨즈(out-diffuse)되어 절연 영역(106)을 형성한다. 절연 영역(106)은, 전술한 이식에 따라, 웰 영역에 앞서 형성될 수도 있고, 그 반대도 역시 가능하다.
도 8에 의해 제시된 바와 같이, 일부 실시예에 있어서 RPO 층으로서의 역할을 할 수 있는 유전체 층(108)이 기판(102)의 상위 표면 위에 형성되며, 일부 실시예에 있어서 에칭 중단 층으로서 역할을 할 수 있는 실리콘 질화물 층(110)이 유전체 층(108) 위에 형성된다. 예컨대 USG 층 또는 플루오로실리케이트 유리(FSG) 층과 같은 로우-k 유전체 층(112)은 이후 실리콘 질화물 층(110) 위에 형성된다.
도 9에 제시된 바와 같이, 예컨대 포토레지스트 재료 및/또는 하드마스크로 제조될 수 있는 필러 마스크(902; pillar mask)가 포토리소그래피 기법을 이용하여 로우-k 유전체 층(112) 위에 패터닝된다. 필러 마스크(902)는 로우-k 유전체 층(112)의 상위 표면 위에 연장되며, 로우-k 유전체 층의 일부분을 노출된 상태로 남겨두는 개구를 포함한다. 적소에 있는 필러 마스크(902)를 이용하여, 로우-k 유전체 층(112)의 노출된 부분 및 실리콘 질화물 층(110)의 대응하는 부분을 제거하기 위한 에칭이 행해진다. 이러한 에칭은 유전체 층(108)의 상위 표면 상에서 중단되며, 이에 따라 제1 리세스(904)가 형성된다. 일부 실시예에 있어서, 제1 리세스는 대략 1 마이크로미터의 폭을 가지며, 1 마이크로미터 내지 약 30 마이크로미터 범위의 길이를 갖고, 대략 30 마이크로미터의 높이를 갖는다. 일부 실시예에 있어서, 도 9에서 수행되는 에칭은, 예컨대 1000 와트 내지 8000 와트 범위의 인가 파워 하에서 플라즈마 챔버 내에 수용되는 C4F4, O2, 및 Ar의 가스 화학종을 포함하는 플라즈마 에칭이다.
도 10에 의해 제시되는 바와 같이, 등각의 유전체 라이너(conformal dielectric liner)(132')가 이제 유전체 층(108)의 상위 표면 위에서, 실리콘 질화물 층(110)의 측벽을 따라 그리고 로우-k 유전체 층(112)의 측벽 및 상위 표면 위에 형성되어 부분적으로 제1 리세스(904)를 충전시킨다. 일부 실시예에 있어서, 등각의 유전체 라이너(132')는 제1 두께, t1을 가지며, 유전체 층은 제2 두께, t2를 갖고, 여기서 제1 두께(t1)는 제2 두께(t2)보다 크다. 예를 들면, 일부 실시예에 있어서, 제1 두께(t1)는 10 옹스트롬 내지 2000 옹스트롬의 범위일 수 있으며, 제2 두께(t2)는 제1 두께(s1)보다 작을 수 있다. 일부 실시예에 있어서, 등각의 유전체 라이너(132')는 SiO2로 제조되며, 스핀 온 기법(spin-on technique), CVD 기법, PVD 기법, PECVD(plasma enhanced CVD) 기법, 또는 다른 기법에 의해 형성될 수 있다.
도 11에 의해 제시되는 바와 같이, 적소에 있는 등각의 유전체 라이너(132')가 있는 경우, 로우-k 유전체 층(112)의 상위 표면으로부터 그리고 유전체 층(108)의 상위 표면으로부터 등각의 유전체 라이너(132') 부분을 제거하기 위해 이방성 에칭 또는 수직방향 에칭이 행해진다. 따라서, 이러한 이방성 에칭 또는 수직방향 에칭은, 로우-k 유전체 층(112)을 따라 그리고 실리콘 질화물 층(110)의 측벽을 따라 유전체 측벽 전구체 구조(132')로서 등각의 유전체 라이너의 일부분을 남겨두도록 상기 등각의 유전체 라이너(132')를 다시 에칭하며, 유전체 층(108)의 상위 표면 영역이 노출된 상태로 남겨지게 된다. 사용되는 이방성 에칭 또는 수직방향 에칭의 특징 때문에, 유전체 측벽 전구체 구조(132")는, 여전히 t1과 실질적으로 동일하며 유전체 층(108)의 나머지 두께(~t2)보다 큰 두께를 갖는다. 일부 실시예에 있어서, 도 11에서 행해지는 에칭은 사전에 결정된 시간 동안 행해지는 건식 에칭 프로세스이며, 이러한 에칭은 예컨대 플라즈마 챔버 내에 포함되는 C4F4, O2, 및 Ar의 가스 화학종을 포함한다.
도 12에 의해 제시되는 바와 같이, 유전체 측벽 전구체 구조(도 11의 132")가 두께 t1'까지 얇아지도록 하기 위해 그리고 동시에 유전체 층(108)의 노출된 상위 표면 영역을 제거하기 위해 등방성 에칭 또는 습식 에칭이 이제 행해진다. 이러한 방식으로, 유전체 층(108)의 측벽과 정렬되는 측벽을 갖는 유전체 측벽 구조체(132)가 형성될 수 있으며, 이를 통해 웰 영역(104)의 상위 표면이 노출된다. 일부 실시예에 있어서, 등방성 에칭 또는 습식 에칭을 행하는 것은, 사전에 결정된 시간 동안 희석된 플로오로화 수소산의 수용액에 기판을 담그는 것에 대응한다. 유전체 측벽 구조체(132)는 라운딩된 상위 표면을 가질 수 있으며, 이는 로우-k 유전체 층(112)의 상위 표면과 대략 동등할 수 있고 또는 로우-k 유전체 층(112)의 상위 표면 아래로 이격되어 있을 수도 있다. 유전체 측벽 구조체(132)를 형성하기 위해 에칭을 수행하는 방식으로 인해, 웰 영역(104)의 노출된 상위 표면은 이 단계에서 손상이 없으며, 예컨대 웰 영역의 상위 표면은 전위 또는 균열이 거의 없거나 또는 전위 또는 균열이 없는 단결정 표면 영역이다. 또한, 유전체 측벽 구조체(132)는 여전히 실리콘 질화물 층(110)의 내부 측벽 위로 적소에 남아있기 때문에, 도 12에서의 리세스는 수직한 또는 실질적으로 수직한 측벽을 가질 수 있으며, 유전체 층(108)은 통상적인 일부 접근법에서 나타나는 바와 같이 실리콘 질화물 층(110)을 언더컷하지 않는다.
도 12의 일부 실시예에 있어서, 유전체 측벽 전구체 구조(도 11의 132") 및 유전체 층(108)은 서로 동일한 유전체 재료 조성을 가지며, 이에 따라 동등한 속도로 에칭되어, 도 12에 도시된 바와 같이, 결과적인 에칭 후 구조에 대해 정렬되고 평면적이며 및/또는 실질적으로 평면적인 측벽이 얻어진다. 다른 실시예에 있어서, 유전체 측벽 전구체 구조(도 11의 132") 및 유전체 층(108)은 약간 상이한 에칭 속도를 나타낼 수 있다. 예를 들면, 유전체 측벽 전구체 구조는 제1 에칭 속도를 나타낼 수 있으며, 유전체 층(108)은 등방성 에칭 또는 습식 에칭에 대해 제1 에칭 속도와 상이한 제2 에칭 속도를 나타낼 수 있다. 종종 이러한 실시예에 있어서, 제1 에칭 속도는, 제2 에칭 속도보다 약간, 예컨대 30 퍼센트 미만 정도, 크고, 이에 따라 유전체 층(108)은 실리콘 질화물 층(110)을 언더컷하지 않고, 이러한 에칭에 의해 형성되는 리세스는 그 상위 표면에서 더 넓어지게 되어 갭 또는 보이드 없이 보다 양호한 충전을 가능하게 한다.
도 13에 의해 제시되는 바와 같이, Si 재료 또는 SiGe 재료의 에피텍셜 필러(114)는 보이드 또는 갭 없이, 손상되지 않은 웰 영역(104) 상에 직접 에피텍셜식으로 성장된다. 에피텍셜 필러(114)를 형성하기 위해 사용되는 에피텍셜 성장 프로세스는, 초기에는, 단결정 게르마늄 또는 단결정 SiGe의 n형 영역에 대응하는 하위 에피텍셜 영역을 형성하기 위해 제1 세트의 에피텍셜 성장 조건을 이용한다. 이후 에피텍셜 성장 조건은, p-n 접합부에서 n형 영역에 직접 접촉하는 단결정 Ge 또는 단결정 SiGe의 p형 영역에 대응하는 상위 에피텍셜 영역을 형성하기 위해 변경된다. 다른 실시예에서는, p-n 접합부에서 n형 영역에 직접 접촉하는 p형 영역보다는, p-i-n 접합이 형성되도록 p형 영역과 n형 영역 사이에 Ge의 진성 영역 또는 SiGe의 진성 영역을 형성하기 위해 에피텍셜 성장 프로세스가 이용된다. 다른 실시예에 있어서, 상기 p형 영역은 n형 영역에 앞서 형성될 수 있다. 유전체 측벽 구조체(132)가 라운딩된 상위 표면을 갖는 실시예에 있어서, 에피텍셜 특징부(114)는 라운딩된 상위 표면 위로 플레어되도록 성장될 수 있다. 다른 실시예에서는, 에피텍셜 필러(114)를 위해 성장되는 Ge 에피텍셜 재료 또는 SiGe 에피텍셜 재료보다는, 다른 재료, 예컨대 단결정 실리콘, 2원 반도체 재료(예컨대, GaAs), 3원 반도체 재료(예컨대, InGaAs), 또는 다른 반도체 재료가 성장되어 에피텍셜 필러(114)를 형성할 수 있다.
도 14에 의해 제시되는 바와 같이, 유전체 측벽 구조체(132)가 평면적인 상위 표면을 갖도록 선택적으로 CMP(chemical mechanical planarization)가 행해질 수 있다. 이러한 평면적인 상위 표면은 에피텍셜 필러(114)의 최상위 표면과 동일 평면에 있으며, 로우-k 유전체 층(112)의 상위 표면과 동일 평면에 있다. 이러한 CMP 작업은 선택적이고, 후속 도면은 도 14로부터 계속되는 것으로 예시되어 있지만, 후속 도면은 도 13으로부터 동등하게 이어질 수 있다는 것을 이해할 것이다[예컨대, 에피텍셜 필러(114)의 상위 부분은 유전체 측벽 구조체(132)의 상위 표면 위에 여전히 플레어되어 있을 수 있음].
도 15에 의해 제시되는 바와 같이, 접촉 개구 마스크(1502)가 형성되며, 기판(102)의 상위 표면을 노출시키기 위해 로우-k 유전체 층(112)를 통해 하방으로 연장되는 접촉 개구(1504)를 형성하도록 에칭이 행해진다. 이제 이온 이식 프로세스가 실시되어 분자 또는 대전된 이온의 스트림(stream)이 접촉 개구를 통과하여 고도로 도핑된 웰 접촉 영역(118)을 형성한다.
도 16에 의해 제시된 바와 같이, 예컨대 텅스텐 또는 알루미늄과 같은 전도성 재료가 형성된다. 상기 전도성 재료는 로우-k 유전체 층(112) 위에 연장되며, 접촉 개구(1504) 내로 하방으로 연장되어, 고도로 도핑된 웰 접촉 영역(118)과 접촉하게 된다. 이제 전도성 접점(1602)을 형성하기 위해 전도성 재료의 상위 표면을 평탄화하기 위한 CMP 작업이 행해지게 되며, 이때 제2 로우-k 유전체 층(1604)이 형성되고, 비아 개구(1606)가 제2 로우-k 유전체 층(1604)에 형성된다.
도 17에 의해 제시되는 바와 같이, 예컨대 구리 알루미늄과 같은 전도성 재료가 제2 로우-k 유전체 층(1604) 위에 형성된다. 이러한 전도성 재료는 제2 로우-k 유전체 층(1604) 위에 연장되며, 상기 비아 개구 내로 하방으로 연장되고, 전도성 비아(1700)와 제1 전도성 라인(122) 및 제2 전도성 라인(126)을 형성하도록 평탄화된다.
도 18에 의해 제시되어 있는 바와 같이, 윈도우 리세스 마스크(1802; window recess mask)가 전술한 구조 위에 형성되며, 작동 중에 에피텍셜 필러(114)에 도달하는 충돌 복사선의 양을 증가시키는 윈도우 개구(128)를 형성하기 위해 전도성 라인(122, 126) 및/또는 제2 로우-k 유전체 층(1604) 부분을 제거하기 위한 에칭이 행해진다.
도 19에 의해 제시된 바와 같이, ARC(anti-reflective coating; 130)가 제2 로우-k 유전체 층(1604) 및 전도성 라인(122, 126)의 상위 표면 위에 형성된다. 윈도우 개구(128)와 마찬가지로, ARC(130)는 작동 중에 에피텍셜 필러(114)에 도달하는 충돌 복사선의 양을 증가시킨다. 일부 실시예에 있어서, ARC(130)는 실리콘 질화물 층이다.
이제 도 20의 흐름도와 관련하여, 도 7 내지 도 19의 일부 실시예에 대응하는 예시적인 방법(2000)이 설명될 것이다. 그러나, 도 7 내지 도 19에 개시된 구조는 도 20의 방법(2000)으로 한정되지 않고, 오히려 대신 상기 방법에 무관한 구조로서 독립적으로 존재할 수 있다는 것을 이해할 것이다. 마찬가지로, 도 7 내지 도 19와 관련하여 도 20의 방법이 설명되어 있지만, 상기 방법은 도 7 내지 도 19에 개시된 구조로 한정되지 않으며, 오히려 대신 도 7 내지 도 19에 개시된 구조와 무관하게 독립적으로 존재할 수 있다는 것을 이해할 것이다. 추가적으로, 도 20에 의해 설명되는 방법(2000)은 일련의 작용 또는 이벤트(event)로서 본원에 예시 및 설명되어 있지만, 이러한 작용 또는 이벤트에 대해 제시된 순서는 한정적인 관점에서 해석되어서는 안 된다는 것을 이해할 것이다. 예를 들면, 일부 작용들은 상이한 순서로 행해질 수도 있고/있거나 본원에 제시 및/또는 설명된 것과 별개로 다른 작용 또는 이벤트와 동시에 행해질 수도 있다. 또한, 제시된 모든 작용은 본원에서 설명된 하나 이상의 양태 또는 실시예를 구현하기 위해 필요할 수도 있으며, 본원에 도시된 작용 중 하나 이상은 하나 이상의 별도의 작용 및/또는 단계에서 행해질 수도 있다.
2002에서, 웰 영역을 포함하는 기판이 수용된다. 일부 실시예에 있어서, 작용(2002)은 예컨대 도 7에 대응될 수 있다.
2004에서, 상기 기판의 상위 표면 위에 그리고 상기 웰 영역의 상위 표면 위에 유전체 층이 형성된다. 일부 실시예에 있어서, 작용(2004)은 예컨대 도 8에 대응될 수 있다.
2006에서, 상기 유전체 층 위에 실리콘 질화물 층이 형성된다. 일부 실시예에 있어서, 작용(2006)은 예컨대 도 8에 대응될 수 있다.
2008에서, 상기 실리콘 질화물 층 위에 로우-k 유전체 층이 형성된다. 일부 실시예에 있어서, 작용(2008)은 예컨대 도 8에 대응될 수 있다.
2010에서, 상기 로우-k 유전체 층 위에 필러 마스크가 형성 및 패터닝된다. 일부 실시예에 있어서, 작용(2010)은 예컨대 도 9에 대응될 수 있다.
2012에서, 로우-k 유전체 층의 일부분 및 실리콘 질화물 층의 일부분을 제거하기 위해 적소에 있는 필러 마스크를 이용하여 에칭이 행해진다. 이러한 에칭은 유전체 층의 상위 표면 상에서 중단되며, 이에 따라 제1 리세스가 형성된다. 일부 실시예에 있어서, 작용(2012)은 예컨대 도 9에 대응될 수 있다.
2014에서, 등각의 유전체 라이너(conformal dielectric liner)가, 로우-k 유전체 층의 상위 표면 위에, 로우-k 유전체 층의 측벽을 따라, 실리콘 질화물 층의 측벽을 따라, 그리고 유전체 층의 상위 표면 위에 형성되어 부분적으로 제1 리세스를 충전시킨다. 일부 실시예에 있어서, 작용(2014)은 예컨대 도 10에 대응될 수 있다.
2016에서, 적소에 등각의 유전체 라이너가 마련된 상태에서, 로우-k 유전체의 상위 표면으로부터 그리고 유전체 층의 상위 표면으로부터 등각의 유전체 라이너의 부분을 제거하기 위해 에칭이 행해지며, 이에 따라 유전체 측벽 전구체 구조로서 등각의 유전체 라이너의 일부분이 남게 되며, 유전체 층의 상위 표면 영역이 노출된 상태로 남게 된다. 일부 실시예에 있어서, 작용(2016)은 예컨대 도 11에 대응될 수 있다.
2018에서, 유전체 측벽 전구체 구조가 얇아지도록 하고 동시에 유전체 층의 노출된 상위 표면 영역을 제거하기 위해 에칭이 행해지며, 이에 따라 웰 영역의 상위 표면에서 종료되고 유전체 측벽 구조체에서 종료되는 제2 리세스가 형성된다. 상기 유전체 측벽 구조체는 로우-k 유전체 층의 측벽을 따라 그리고 실리콘 질화물 층의 측벽을 따라 연장된다. 일부 실시예에 있어서, 작용(2018)은 예컨대 도 12에 대응될 수 있다.
2020에서, Si 재료 또는 SiGe 재료의 필러는 제2 리세스 내에서 에피텍셜식으로 성장되어 제2 리세스를 전체적으로 충전시킨다. 일부 실시예에 있어서, 작용(2020)은 예컨대 도 13에 대응될 수 있다.
도 21 내지 도 24는, 본 개시내용의 일부 실시예에 따른 변형례를 제시한 것이다.
도 21은 앞서 논의된 도 9에 대응하며, 여기에서는 기판(102)이 마련된다. 기판(102)은, 제1 전도 유형을 나타내는 웰 영역(104) 및 제1 전도 유형과 반대되는 제2 전도 유형을 나타내는 절연 영역(106)을 포함한다. 일부 실시예에 있어서 RPO 층으로서의 역할을 할 수 있는 유전체 층(108)이 기판(102)의 상위 표면 위에 형성되며, 일부 실시예에 있어서 에칭 중단 층으로서 역할을 할 수 있는 실리콘 질화물 층(110)이 유전체 층(108) 위에 형성된다. 예컨대 USG 층 또는 플루오로실리케이트 유리(FSG) 층과 같은 로우-k 유전체 층(112)은 이후 실리콘 질화물 층(110) 위에 형성된다. 적소에 있는 필러 마스크(902)를 이용하여, 로우-k 유전체 층(112)의 노출된 부분 및 실리콘 질화물 층(110)의 대응하는 부분을 제거하기 위한 에칭이 행해진다. 이러한 에칭은 유전체 층(108)의 상위 표면 상에서 중단되며, 이에 따라 제1 리세스(904)가 형성된다.
도 22에 의해 제시되는 바와 같이, 등각의 유전체 라이너(conformal dielectric liner)(132')가 이제 로우-k 유전체 층(112)의 측벽 및 상위 표면 위에, 실리콘 질화물 층(110)의 측벽을 따라 그리고 유전체 층(108)의 상위 표면 위에 형성되어 부분적으로 제1 리세스(904)를 충전시킨다. 일부 실시예에 있어서, 등각의 유전체 라이너(132')는 제1 두께, t1을 가지며, 유전체 층은 제2 두께, t2를 갖고, 여기서 제1 두께(t1)는 제2 두께(t2)보다 크다.
도 23에 의해 제시되는 바와 같이, CDE(chemical dry etch)과 같은 에칭이 사전에 결정된 시간 동안 행해져서, 등각의 유전체 라이너(132')를 이방적으로 또는 수직방향으로 에칭하며, 에칭에 의해 등각의 유전체 라이너(132')의 측방향 부분이 제거될 때 노출되는 유전체 층(108)의 아래 부분이 또한 현장에서 제거된다. 특히, 도 11 및 도 12와는 대조적으로[도 11은 이방성 에칭을 채용하고 있고 도 12는 별개의 습식 에칭을 채용하고 있음], 도 23에서의 에칭은 유전체 측벽 구조체(132)를 형성하기 위해 사용되는 단일 현장 에칭이다. 일부 실시예에 있어서, 이러한 현장 에칭은, 플라즈마 챔버가 예컨대 C4F4, O2, 및 Ar의 가스 화학종을 수용하는 동안 사전에 결정된 시간 중에 행해질 수 있다.
도 24에 의해 제시되는 바와 같이, Ge 재료 또는 SiGe 재료의 에피텍셜 필러(114)는, 도 13과 관련하여 앞서 설명된 바와 마찬가지로, 보이드 또는 갭 없이, 웰 영역(104) 상에 직접 에피텍셜식으로 성장된다. 도 24 이후에, 제조 프로세스는, 디바이스의 제조를 완료하기 위해, 도 14 내지 도 20과 관련하여 제시되고 설명된 바와 같이 계속될 수 있다.
이제 도 25의 흐름도와 관련하여, 도 21 내지 도 24에서 채용되는 일부 실시예에 대응하는 예시적인 방법(2500)이 설명될 것이다. 앞서 언급된 바와 같이, 이러한 방법은 또한 도 7 내지 도 19와 관련하여 앞서 설명된 일부 실시예를 이용할 수 있다.
2502에서, 웰 영역을 포함하는 기판이 수용된다. 일부 실시예에 있어서, 작용(2502)은 예컨대 도 7에 대응될 수 있다.
2504에서, 상기 기판의 상위 표면 위에 그리고 상기 웰 영역의 상위 표면 위에 유전체 층이 형성된다. 일부 실시예에 있어서, 작용(2504)은 예컨대 도 8에 대응될 수 있다.
2506에서, 상기 유전체 층 위에 실리콘 질화물 층이 형성된다. 일부 실시예에 있어서, 작용(2506)은 예컨대 도 8에 대응될 수 있다.
2508에서, 상기 실리콘 질화물 층 위에 로우-k 유전체 층이 형성된다. 일부 실시예에 있어서, 작용(2508)은 예컨대 도 8에 대응될 수 있다.
2510에서, 상기 로우-k 유전체 층 위에 필러 마스크가 형성 및 패터닝된다. 일부 실시예에 있어서, 작용(2510)은 예컨대 도 21에 대응될 수 있다.
2512에서, 로우-k 유전체 층의 일부분 및 실리콘 질화물 층의 일부분을 제거하기 위해 적소에 있는 필러 마스크를 이용하여 에칭이 행해진다. 이러한 에칭은 유전체 층의 상위 표면 상에서 중단되며, 이에 따라 제1 리세스가 형성된다. 일부 실시예에 있어서, 작용(2012)은 예컨대 도 21에 대응될 수 있다.
2514에서, 등각의 유전체 라이너(conformal dielectric liner)가, 로우-k 유전체 층의 상위 표면 위에, 로우-k 유전체 층의 측벽을 따라, 실리콘 질화물 층의 측벽을 따라, 그리고 유전체 층의 상위 표면 위에 형성되어, 부분적으로 제1 리세스를 충전시킨다. 일부 실시예에 있어서, 작용(2514)은 예컨대 도 22에 대응될 수 있다.
2516에서, 적소에 등각의 유전체 라이너가 마련된 상태에서, 로우-k 유전체의 상위 표면으로부터 등각의 유전체 라이너의 부분을 제거하기 위해 에칭이 행해지며, 이때 실리콘 질화물 층 및 로우-k 유전체의 측벽을 따라 등각의 유전체 라이너의 일부분이 남게 된다. 또한, 2516에서, 상기 에칭에 의해, 유전체 층의 아래 부분이 제거되어 기판의 상위 표면을 노출시킨다. 일부 실시예에 있어서, 작용(2516)은 예컨대 도 23 대응될 수 있다.
2518에서, Si 재료 또는 SiGe 재료의 필러는 기판의 노출된 상위 표면 상에서 에피텍셜식으로 성장된다. 일부 실시예에 있어서, 작용(2518)은 예컨대 도 24 대응될 수 있다.
일부 실시예에 있어서, 본 개시내용은 실리콘 기판 상에 배치되는 집적 회로(IC)에 관한 것이며, 상기 기판은 제1 전도 유형을 갖는 웰 영역을 포함한다. 유전체 층이 실리콘 기판의 상위 표면 위에 배치되며, 상기 웰 영역의 외측 에지 위에 연장되고, 웰 영역의 내측 부분을 노출된 상태로 남기는 개구를 포함한다. SiGe 또는 Ge의 에피텍셜 필러는 웰 영역의 내측 부분으로부터 상방으로 연장된다. 상기 에피텍셜 필러는, 제1 전도 유형을 나타내는 하위 에피텍셜 영역 및 제1 전도 유형과 반대되는 제2 전도 유형을 나타내는 상위 에피텍셜 영역을 포함한다. 유전체 측벽 구조체는 에피텍셜 필러를 둘러싸며, 유전체 층의 상위 표면 상에 안착하는 바닥 표면을 갖는다.
일 실시예는 방법에 관련된다. 이러한 방법에 있어서, 웰 영역을 포함하는 기판이 수용된다. 상기 기판의 상위 표면 위에 그리고 상기 웰 영역의 상위 표면 위에 유전체 층이 형성된다. 실리콘 질화물 층이 상기 유전체 층 위에 형성되며, 로우-k(low-k) 유전체 층이 상기 실리콘 질화물 층 위에 형성된다. 실리콘 질화물 층의 아래 부분 및 로우-k 유전체 층의 일부분은, 유전체 층의 상위 표면을 노출시키는 제1 리세스를 형성하기 위해 선택적으로 제거된다. 등각의 유전체 라이너(conformal dielectric liner)가, 로우-k 유전체 층의 상위 표면 위에, 로우-k 유전체 층의 측벽을 따라, 실리콘 질화물 층의 측벽을 따라, 그리고 유전체 층의 노출된 상위 표면 위에 형성되어, 부분적으로 제1 리세스를 충전시킨다. 적소에 등각의 유전체 라이너가 마련된 상태에서, 로우-k 유전체 층의 상위 표면으로부터 그리고 유전체 층의 상위 표면으로부터 등각의 유전체 라이너의 부분을 제거하기 위해 제1 에칭이 행해지며, 이에 따라 로우-k 유전체 층의 측벽을 따라 그리고 유전체 층의 측벽을 따라 유전체 측벽 전구체 구조로서 등각의 유전체 라이너의 일부분이 남게 되며, 유전체 층의 상위 표면 영역이 노출된 상태로 남게 된다.
또 다른 실시예는 집적 회로(IC)에 관한 것이다. 상기 IC는, 제1 전도 유형을 나타내는 웰 영역을 포함하는 실리콘 기판을 포함한다. 상기 실리콘 기판의 상위 표면 위에 유전체 층이 배치된다. 상기 유전체 층은 웰 영역의 외측 에지 위에 연장되며, 웰 영역의 내측 부분을 노출된 상태로 남기는 제1 개구를 포함한다. 상기 유전체 층 위에 실리콘 질화물 층이 배치되며, 이 실리콘 질화물 층은, 상기 제1 개구와 정렬되는 제2 개구로서, 상기 웰 영역의 내측 부분을 노출된 상태로 남기는 제2 개구를 포함한다. 상기 실리콘 질화물 층 위에 로우-k 유전체 층이 배치되며, 이 로우-k 유전체 층은, 상기 제1 개구 및 제2 개구와 정렬되는 제3 개구로서, 상기 웰 영역의 내측 부분을 노출된 상태로 남기는 제3 개구를 포함한다. SiGe 또는 Ge의 에피텍셜 필러는, 상기 웰 영역의 내측 부분으로부터 상방으로 로우-k 유전체 층의 상위 영역까지 연장된다. 상기 에피텍셜 필러는, 제1 전도 유형을 나타내는 하위 에피텍셜 영역 및 제1 전도 유형과 반대되는 제2 전도 유형을 나타내는 상위 에피텍셜 영역을 포함한다. 유전체 측벽 구조체는 에피텍셜 필러를 둘러싼다. 유전체 측벽 구조체는, 유전체 층의 상위 표면 상에 안착하는 바닥 표면을 가지며, 로우-k 유전체 층의 상위 영역에 근접한 상위 표면을 갖는다.
또 다른 실시예는 방법에 관련된다. 이러한 방법에 있어서, 기판이 수용된다. 상기 기판의 상위 표면 위에 제1 유전체 층이 형성되며, 상기 제1 유전체 층 위에 제2 유전체 층 위에 형성된다. 상기 제1 유전체 층의 상위 표면을 노출시키는 제1 리세스를 형성하기 위해, 상기 제2 유전체 층의 일부분이 선택적으로 제거된다. 등각의 유전체 라이너(conformal dielectric liner)가, 제2 유전체 층의 측벽을 따라, 제2 유전체 층의 상위 표면 위에 그리고 제1 유전체 층의 노출된 상위 표면 위에 형성되어, 부분적으로 제1 리세스를 충전시킨다. 상기 등각의 유전체 층의 측방향 부분을 제거하기 위해 제1 에칭이 행해지며, 이에 따라 상기 등각의 유전체 부분의 나머지 부분이 제2 유전체 층의 측벽을 따라 유전체 측벽 전구체 구조로서 남겨지게 되는 반면, 상기 제1 유전체 층의 상위 표면 영역이 노출된 상태로 남겨지게 된다. 유전체 측벽 전구체의 최내측 측벽으로부터 제2 유전체 층의 가장 가까운 측벽까지 측정되는 바와 같은, 유전체 측벽 전구체 구조의 두께는, 제1 유전체 층의 상위 표면으로부터 기판의 상위 표면까지 측정되는 바와 같은, 제1 유전체 층의 두께보다 크다. 유전체 측벽 전구체 구조가 얇아지도록 하고 동시에 제1 유전체 층의 노출된 상위 표면 영역을 제거하기 위해, 제1 에칭과는 상이한 에칭 특징을 갖는 제2 에칭이 행해지며, 이에 따라 기판의 상위 표면에서 종료되는 제2 리세스가 형성된다. 반도체 재료의 필러가 상기 제2 리세스에 형성된다.
이상은 여러 가지 실시예의 특징을 개괄한 것이며, 이에 따라 당업자는 본 개시내용의 양태를 보다 양호하게 이해할 수 있을 것이다. 당업자는, 본인들이 본원에 도입된 실시예와 동일한 장점을 달성하고 및/또는 동일한 목적을 이루기 위한 다른 프로세스 및 구조체의 구성 또는 변형을 위한 기초로서 본 개시내용을 용이하게 이용할 수 있다는 것을 이해할 것이다. 당업자는 또한, 이러한 등가의 구성이 본 개시내용의 사상 및 범위로부터 벗어나지 않는다는 것, 그리고 본인들이 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서 본 개시내용에 대해 다양한 변경, 변형, 및 수정을 행할 수 있다는 것을 이해할 것이다.
<부기>
1. 집적 회로(IC)로서,
제1 전도 유형(conductivity type)을 나타내는 웰 영역(well region)을 포함하는 기판;
상기 기판의 상위 표면 위에 배치되는 유전체 층으로서, 상기 웰 영역의 외측 에지 위에 연장되고, 웰 영역의 내측 부분을 노출된 상태로 남기는 개구를 포함하는 유전체 층;
상기 웰 영역의 내측 부분으로부터 상방으로 연장되는 SiGe 또는 Ge의 에피텍셜 필러(epitaxial pillar)로서, 제1 전도 유형을 나타내는 하위 에피텍셜 영역 및 제1 전도 유형과 반대되는 제2 전도 유형을 나타내는 상위 에피텍셜 영역을 포함하는 에피텍셜 필러;
상기 에피텍셜 필러를 둘러싸는 유전체 측벽 구조체로서, 상기 유전체 층의 상위 표면 상에 안착하는 바닥 표면을 갖는 유전체 측벽 구조체
를 포함하는 집적 회로.
2. 제1항에 있어서, 상기 유전체 층 및 상기 유전체 측벽 구조체는 서로 동일한 유전체 재료 조성을 갖는 것인 집적 회로.
3. 제1항에 있어서, 사전에 결정된 에칭 동안, 상기 유전체 층은 제1 에칭 속도를 나타내고 상기 유전체 측벽 구조체는 제1 에칭 속도와 상이한 제2 에칭 속도를 나타내며, 상기 제1 에칭 속도는 상기 제2 에칭 속도의 70 % 내지 130 % 사이인 것인 집적 회로.
4. 제1항에 있어서, 상기 에피텍셜 필러의 상위 에피텍셜 영역 및 하위 에피텍셜 영역은, 사전에 정해진 파장 또는 파장의 범위에서 입사하는 복사선을 흡수하도록 구성되는 포토다이오드에 대응하며, 상기 집적 회로는,
상기 기판 위에 배치되는 알루미늄 구리 층으로서, 상기 알루미늄 구리 층은 상기 에피텍셜 필러의 상위 표면 위에 정렬되는 개구를 포함하며, 이를 통해 상기 입사하는 복사선은 포토다이오드를 판독하도록 상기 알루미늄 구리 층을 통과할 수 있는 것인 알루미늄 구리 층;
상기 알루미늄 구리 층 위에 배치되며 상기 알루미늄 구리 층의 개구를 라이닝(lining)하는 반사 방지 코팅
을 더 포함하는 집적 회로.
5. 제1항에 있어서, 상기 유전체 측벽 구조체의 내측 측벽은 라운딩(rounding)된 상위 표면을 가지며, 에피텍셜 필러의 상위 표면이 상기 라운딩된 상위 표면 위로 외측을 향해 플레어(flare)되는 것인 집적 회로.
6. 제1항에 있어서, 상기 유전체 층은, 상기 유전체 측벽 구조체의 최내측 측벽과 정렬되는 최내측 측벽을 갖는 것인 집적 회로.
7. 제1항에 있어서,
상기 유전체 층 위에 배치되는 실리콘 질화물 층으로서, 상기 유전체 측벽 구조체에 의해 에피텍셜 필러의 외측 측벽으로부터 떨어져 거리를 두고 있는 내측 측벽을 갖는 것인 실리콘 질화물 층
을 더 포함하는 집적 회로.
8. 제7항에 있어서,
상기 실리콘 질화물 층 위에 배치되는 로우-k(low-k) 유전체 층
을 더 포함하며,
상기 로우-k 유전체 층의 상위 표면은 상기 유전체 측벽 구조체의 상위 표면 및 상기 에피텍셜 필러의 상위 표면 양자 모두와 동일 평면에 있는 것인 집적 회로.
9. 제7항에 있어서, 상기 유전체 측벽 구조체의 하위 표면은 상기 실리콘 질화물 층의 하위 표면과 동일 평면에 있는 것인 집적 회로.
10. 제7항에 있어서, 상기 에피텍셜 필러는, 하위 에피텍셜 영역을 상위 에피텍셜 영역으로부터 분리시키는 Si 또는 SiGe의 진성 영역(intrinsic region)을 더 포함하는 것인 집적 회로.
11. 제10항에 있어서, 상기 진성 영역의 최하측 부분은 상기 기판의 상위 표면으로 측정되는 제1 높이를 가지며, 상기 실리콘 질화물 층의 최하위 부분은 상기 제1 높이보다 작은 제2 높이를 갖는 것인 집적 회로.
12. 기판을 수용하는 단계로서, 상기 기판은 웰 영역을 포함하는 것인 단계;
상기 기판의 상위 표면 위에 그리고 상기 웰 영역의 상위 표면 위에 유전체 층을 형성하는 단계;
상기 유전체 층 위에 실리콘 질화물 층을 형성하는 단계;
상기 실리콘 질화물 층 위에 로우-k(low-k) 유전체 층을 형성하는 단계;
상기 유전체 층의 상위 표면을 노출시키는 제1 리세스를 형성하기 위해, 상기 실리콘 질화물 층의 아래 부분 및 로우-k 유전체 층의 일부분을 선택적으로 제거하는 단계;
상기 제1 리세스를 부분적으로 충전하기 위해, 로우-k 유전체 층의 상위 표면 위에, 상기 로우-k 유전체 층의 측벽을 따라, 상기 실리콘 질화물 층의 측벽을 따라, 그리고 유전체 층의 노출된 상위 표면 위에 등각의 유전체 라이너(conformal dielectric liner)를 형성하는 단계;
적소에 등각의 유전체 라이너가 마련된 상태에서, 로우-k 유전체 층의 상위 표면으로부터 그리고 유전체 층의 상위 표면으로부터 등각의 유전체 라이너의 부분을 제거하기 위해 제1 에칭을 행하여, 로우-k 유전체 층의 측벽을 따라 그리고 유전체 층의 측벽을 따라 유전체 측벽 전구체 구조로서 등각의 유전체 라이너의 일부분을 남기며, 유전체 층의 상위 표면 영역을 노출된 상태로 남기는 것인 단계
를 포함하는 방법.
13. 제12항에 있어서, 유전체 측벽 전구체의 최내측 측벽으로부터 실리콘 질화물 층까지 측정되는 유전체 측벽 전구체 구조의 두께는, 유전체 층의 상위 표면으로부터 기판의 상위 표면까지 측정되는 유전체 층의 두께보다 큰 것인 방법.
14. 제12항에 있어서,
유전체 측벽 전구체 구조가 얇아지도록 하고 동시에 유전체 층의 노출된 상위 표면 영역을 제거하여, 웰 영역의 상위 표면에서 종료되는 제2 리세스를 형성하기 위해, 제1 에칭과는 상이한 제2 에칭을 행하는 단계
를 더 포함하는 방법.
15. 제14항에 있어서,
보이드(void) 또는 갭(gap) 없이 상기 제2 리세스를 전체적으로 충전시키기 위해 제2 리세스에서 Ge 재료 또는 SiGe 재료의 필러를 에피텍셜식으로 성장시키는 단계
를 더 포함하는 방법.
16. 제15항에 있어서, 상기 제1 에칭은 이방성 에칭이며, 상기 제2 에칭은 등방성 에칭인 것인 방법.
17. 제15항에 있어서, 상기 유전체 측벽 전구체 구조 및 상기 유전체 층은 서로 동일한 유전체 재료 조성을 갖는 것인 방법.
18. 제15항에 있어서, 제2 에칭에 대해 상기 유전체 측벽 전구체 구조는 제1 에칭 속도를 나타내며, 상기 유전체 층은, 제1 에칭 속도와 상이한 제2 에칭 속도를 나타내는 것인 방법.
19. 제18항에 있어서, 상기 제2 에칭 속도는 30 % 이하만큼 상기 제1 에칭 속도보다 작은 것인 방법.
20. 기판을 수용하는 단계;
상기 기판의 상위 표면 위에 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 제1 유전체 층의 상위 표면을 노출시키는 제1 리세스를 형성하기 위해, 상기 제2 유전체 층의 일부분을 선택적으로 제거하는 단계;
부분적으로 제1 리세스를 충전시키기 위해, 상기 제2 유전체 층의 측벽을 따라 상위 표면 위에 그리고 제1 유전체 층의 노출된 상위 표면 위에 등각의 유전체 라이너(conformal dielectric liner)를 형성하는 단계;
상기 등각의 유전체 라이너의 측방향 부분을 제거하여, 상기 제2 유전체 층의 측벽을 따라 유전체 측벽 전구체 구조로서 상기 등각의 유전체 라이너의 나머지 부분을 남기는 한편, 제1 유전체 층의 상위 표면 영역을 노출된 상태로 남기기 위해 제1 에칭을 행하는 단계로서, 상기 유전체 측벽 전구체의 최내측 측벽으로부터 상기 제2 유전체 층의 가장 가까운 측벽까지 측정되는 상기 유전체 측벽 전구체 구조의 두께는, 상기 제1 유전체 층의 상위 표면으로부터 상기 기판의 상위 표면까지 측정되는 제1 유전체 층의 두께보다 큰 것인 단계;
상기 기판의 상위 표면에서 종료되는 제2 리세스를 형성하기 위해, 유전체 측벽 전구체 구조가 얇아지도록 하고 동시에 제1 유전체 층의 노출된 상위 표면 영역을 제거하도록, 제1 에칭과는 상이한 에칭 특징을 갖는 제2 에칭을 행하는 단계;
상기 제2 리세스에 반도체 재료의 필러를 형성하는 단계
를 포함하는 방법.

Claims (10)

  1. 집적 회로(IC)로서,
    제1 전도 유형(conductivity type)을 나타내는 웰 영역(well region)을 포함하는 기판;
    상기 기판의 상위 표면 위에 배치되는 유전체 층으로서, 상기 웰 영역의 외측 에지 위에 연장되고, 웰 영역의 내측 부분을 노출된 상태로 남기는 개구를 포함하는 유전체 층;
    상기 웰 영역의 내측 부분으로부터 상방으로 연장되는 SiGe 또는 Ge의 에피텍셜 필러(epitaxial pillar)로서, 제1 전도 유형을 나타내는 하위 에피텍셜 영역 및 제1 전도 유형과 반대되는 제2 전도 유형을 나타내는 상위 에피텍셜 영역을 포함하는 에피텍셜 필러;
    상기 에피텍셜 필러를 둘러싸는 유전체 측벽 구조체로서, 상기 유전체 층의 상위 표면 상에 안착하는 바닥 표면을 갖는 유전체 측벽 구조체
    를 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 유전체 층 및 상기 유전체 측벽 구조체는 서로 동일한 유전체 재료 조성을 갖는 것인 집적 회로.
  3. 제1항에 있어서, 상기 에피텍셜 필러의 상위 에피텍셜 영역 및 하위 에피텍셜 영역은, 사전에 정해진 파장 또는 파장의 범위에서 입사하는 복사선을 흡수하도록 구성되는 포토다이오드에 대응하며, 상기 집적 회로는,
    상기 기판 위에 배치되는 알루미늄 구리 층으로서, 상기 알루미늄 구리 층은 상기 에피텍셜 필러의 상위 표면 위에 정렬되는 개구를 포함하며, 이를 통해 상기 입사하는 복사선은 포토다이오드를 판독하도록 상기 알루미늄 구리 층을 통과할 수 있는 것인 알루미늄 구리 층;
    상기 알루미늄 구리 층 위에 배치되며 상기 알루미늄 구리 층의 개구를 라이닝(lining)하는 반사 방지 코팅
    을 더 포함하는 집적 회로.
  4. 제1항에 있어서, 상기 유전체 측벽 구조체의 내측 측벽은 라운딩(rounding)된 상위 표면을 가지며, 에피텍셜 필러의 상위 표면이 상기 라운딩된 상위 표면 위로 외측을 향해 플레어(flare)되는 것인 집적 회로.
  5. 제1항에 있어서, 상기 유전체 층은, 상기 유전체 측벽 구조체의 최내측 측벽과 정렬되는 최내측 측벽을 갖는 것인 집적 회로.
  6. 제1항에 있어서,
    상기 유전체 층 위에 배치되는 실리콘 질화물 층으로서, 상기 유전체 측벽 구조체에 의해 에피텍셜 필러의 외측 측벽으로부터 떨어져 거리를 두고 있는 내측 측벽을 갖는 것인 실리콘 질화물 층
    을 더 포함하는 집적 회로.
  7. 제6항에 있어서,
    상기 실리콘 질화물 층 위에 배치되는 로우-k(low-k) 유전체 층
    을 더 포함하며,
    상기 로우-k 유전체 층의 상위 표면은 상기 유전체 측벽 구조체의 상위 표면 및 상기 에피텍셜 필러의 상위 표면 양자 모두와 동일 평면에 있는 것인 집적 회로.
  8. 제6항에 있어서, 상기 에피텍셜 필러는, 하위 에피텍셜 영역을 상위 에피텍셜 영역으로부터 분리시키는 Si 또는 SiGe의 진성 영역(intrinsic region)을 더 포함하는 것인 집적 회로.
  9. 기판을 수용하는 단계로서, 상기 기판은 웰 영역을 포함하는 것인 단계;
    상기 기판의 상위 표면 위에 그리고 상기 웰 영역의 상위 표면 위에 유전체 층을 형성하는 단계;
    상기 유전체 층 위에 실리콘 질화물 층을 형성하는 단계;
    상기 실리콘 질화물 층 위에 로우-k(low-k) 유전체 층을 형성하는 단계;
    상기 유전체 층의 상위 표면을 노출시키는 제1 리세스를 형성하기 위해, 상기 실리콘 질화물 층의 아래 부분 및 로우-k 유전체 층의 일부분을 선택적으로 제거하는 단계;
    상기 제1 리세스를 부분적으로 충전하기 위해, 로우-k 유전체 층의 상위 표면 위에, 상기 로우-k 유전체 층의 측벽을 따라, 상기 실리콘 질화물 층의 측벽을 따라, 그리고 유전체 층의 노출된 상위 표면 위에 등각의 유전체 라이너(conformal dielectric liner)를 형성하는 단계;
    적소에 등각의 유전체 라이너가 마련된 상태에서, 로우-k 유전체 층의 상위 표면으로부터 그리고 유전체 층의 상위 표면으로부터 등각의 유전체 라이너의 부분을 제거하기 위해 제1 에칭을 행하여, 로우-k 유전체 층의 측벽을 따라 그리고 유전체 층의 측벽을 따라 유전체 측벽 전구체 구조로서 등각의 유전체 라이너의 일부분을 남기며, 유전체 층의 상위 표면 영역을 노출된 상태로 남기는 것인 단계
    를 포함하는 방법.
  10. 기판을 수용하는 단계;
    상기 기판의 상위 표면 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 제1 유전체 층의 상위 표면을 노출시키는 제1 리세스를 형성하기 위해, 상기 제2 유전체 층의 일부분을 선택적으로 제거하는 단계;
    부분적으로 제1 리세스를 충전시키기 위해, 상기 제2 유전체 층의 측벽을 따라 상위 표면 위에 그리고 제1 유전체 층의 노출된 상위 표면 위에 등각의 유전체 라이너(conformal dielectric liner)를 형성하는 단계;
    상기 등각의 유전체 라이너의 측방향 부분을 제거하여, 상기 제2 유전체 층의 측벽을 따라 유전체 측벽 전구체 구조로서 상기 등각의 유전체 라이너의 나머지 부분을 남기는 한편, 제1 유전체 층의 상위 표면 영역을 노출된 상태로 남기기 위해 제1 에칭을 행하는 단계로서, 상기 유전체 측벽 전구체의 최내측 측벽으로부터 상기 제2 유전체 층의 가장 가까운 측벽까지 측정되는 상기 유전체 측벽 전구체 구조의 두께는, 상기 제1 유전체 층의 상위 표면으로부터 상기 기판의 상위 표면까지 측정되는 제1 유전체 층의 두께보다 큰 것인 단계;
    상기 기판의 상위 표면에서 종료되는 제2 리세스를 형성하기 위해, 유전체 측벽 전구체 구조가 얇아지도록 하고 동시에 제1 유전체 층의 노출된 상위 표면 영역을 제거하도록, 제1 에칭과는 상이한 에칭 특징을 갖는 제2 에칭을 행하는 단계;
    상기 제2 리세스에 반도체 재료의 필러를 형성하는 단계
    를 포함하는 방법.
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