KR101820233B1 - 상호접속 구조물, 이의 제조 방법, 및 이를 사용한 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스는, 반도체 기판, 반도체 기판에 있는 컨택 영역, 및 컨택 영역의 텍스처 표면 상에 있는 실리사이드를 포함한다. 실리사이드와 컨택 영역 사이에 복수의 스퍼터 이온이 존재한다. 컨택 영역의 표면이 텍스처된 것이므로, 실리사이드에 의해 제공된 컨택 영역이 그에 따라 증가되고, 따라서 반도체 디바이스의 상호접속 구조물의 저항이 감소된다.

Description

상호접속 구조물, 이의 제조 방법, 및 이를 사용한 반도체 디바이스{INTERCONNECTION STRUCTURE, FABRICATING METHOD THEREOF, AND SEMICONDUCTOR DEVICE USING THE SAME}
관련 출원
본 출원은 2015년 9월 10일 출원된 미국 가출원 번호 제62/216,902호에 대한 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어왔다. 현대의 집적 회로는 트랜지스터 및 커패시터와 같은 말 그대로 수백만의 능동 디바이스로 구성된다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대를 생성하였으며, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. 이들 디바이스는 처음에 서로 격리되어 있지만, 나중에는 기능 회로를 형성하도록 복수의 금속 층을 통해 서로 상호접속된다. IC가 점점 더 복잡해짐에 따라, 상호접속 구조물도 또한 더 복잡해지며, 그 결과 금속 층의 수를 증가시킨다.
상호접속 구조물은, 금속 라인(배선)과 같은 측방 상호접속부, 및 전도성 비아 및 컨택과 같은 수직 상호접속부를 포함할 수 있다. 그러나, 복잡한 상호접속부는 현대 집적 회로의 밀도 및 성능을 제한한다.
반도체 디바이스는, 반도체 기판, 반도체 기판에 있는 컨택 영역, 및 컨택 영역의 텍스처 표면 상에 있는 실리사이드를 포함한다. 실리사이드와 컨택 영역 사이에 복수의 스퍼터 이온이 존재한다. 컨택 영역의 표면이 텍스처된 것이므로, 실리사이드에 의해 제공된 컨택 영역이 그에 따라 증가되고, 따라서 반도체 디바이스의 상호접속 구조물의 저항이 감소된다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 도 1e는 본 개시의 일부 실시예에 따라 다양한 단계에서의 FinFET 디바이스를 제조하는 방법의 개략 사시도들이다.
도 2a 내지 도 2f는 FinFET 디바이스의 상호접속 구조물을 제조하는 방법의 국부 단면도들이다.
도 3은 본 개시의 일부 실시예의 상호접속 구조물의 국부 단면도이다.
도 4a 내지 도 4f는 본 개시의 일부 실시예에 따라 다양한 단계에서의 반도체 디바이스를 제조하는 방법의 개략 사시도들이다.
도 5는 본 개시의 일부 실시예의 상호접속 구조물의 국부 단면도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 디바이스 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가, 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
반도체 디바이스 크기가 계속해서 축소함에 따라, 복수의 금속화 제조에 있어서 전도성 요건 뿐만 아니라 신뢰성을 충족시키는 것은 점점 더 어려워졌다. 예를 들어, 금속 라인, 및 금속 라인을 집적 회로(IC) 디바이스의 상이한 층으로부터 상호접속시키는 전도성 비아를 포함하는 상호접속 구조물의 형성은 일반적으로 낮은 저항을 요구하는데, 전도성 비아의 전도성 금속이 ILD 층으로 확산하는 것을 막는 배리어 층도 필요로 한다. IC 디바이스에서의 RC 지연을 낮추기 위해, 배리어 층은 또한 상호접속부의 저항을 통제하는 역할을 한다. 본 개시는 FinFET 디바이스와 같은 반도체 디바이스에서 상호접속 구조물의 저항을 감소시키는 방법에 관한 것이다.
도 1a 내지 도 1e는 본 개시의 일부 실시예에 따라 다양한 단계에서의 FinFET 디바이스를 제조하는 방법의 개략 사시도들이다. 도 1a를 참조한다. 기판(110)이 제공된다. 일부 실시예에서, 기판(110)은 반도체 재료일 수 있고, 예를 들어 매립 산화물 또는 구배 층을 포함한 공지의 구조물을 포함할 수 있다. 일부 실시예에서, 기판(110)은 미도핑 또는 도핑(예를 들어, p 타입, n 타입, 또는 이들의 조합)될 수 있는 벌크 실리콘을 포함한다. 반도체 디바이스 형성에 적합한 다른 재료가 사용될 수 있다. 게르마늄, 석영, 사파이어, 및 유리와 같은 다른 재료가 대안으로서 기판(110)에 사용될 수 있다. 대안으로서, 실리콘 기판(110)은 SOI(semiconductor-on-insulator) 기판의 활성 층 또는 벌크 실리콘 층 상에 형성된 실리콘-게르마늄 층과 같은 다층 구조물일 수 있다.
복수의 p 웰 영역(116) 및 복수의 n 웰 영역(112)이 기판(110)에 형성된다. n 웰 영역(112) 중의 하나는 p 웰 영역(116) 중의 2개 사이에 형성된다. p 웰 영역(116)은 붕소 이온과 같은 P 도펀트 재료로 주입되고, n 웰 영역(112)은 비소 이온과 같은 N 도펀트 재료로 주입된다. p 웰 영역(116)의 주입 동안, n 웰 영역(112)은 (포토레지스트와 같은) 마스크로 커버되고, n 웰 영역(112)의 주입 동안, p 웰 영역(116)은 (포토레지스트와 같은) 마스크로 커버된다.
복수의 반도체 핀(122, 124)이 기판(110) 상에 형성된다. 반도체 핀(122)은 p 웰 영역(116) 상에 형성되고, 반도체 핀(124)은 n 웰 영역(112) 상에 형성된다. 일부 실시예에서, 반도체 핀(122, 124)은 실리콘을 포함한다. 도 1a의 반도체 핀(122, 124)의 개수는 예시적인 것이며, 본 개시의 청구하는 범위를 한정하여서는 안됨을 유의하여야 한다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 실제 상황에 따라 반도체 핀(122, 124)에 대한 적합한 수를 선택할 수 있을 것이다.
반도체 핀(122, 124)은, 예를 들어 포토리소그래피 기술을 사용하여 기판(110)을 패터닝 및 에칭함으로써 형성될 수 있다. 일부 실시예에서, 포토레지스트 재료의 층(도시되지 않음)이 기판(110) 위에 성막된다. 포토레지스트 재료의 층은 원하는 패턴(이 경우, 반도체 핀(122, 124))에 따라 조사되며(노출됨), 포토레지스트 재료의 일부를 제거하도록 현상된다. 남은 포토레지스트 재료는 에칭과 같은 후속 프로세싱 단계로부터 아래의 재료를 보호한다. 산화물 또는 실리콘 질화물 마스크와 같은 다른 마스크도 또한 에칭 프로세스에 사용될 수 있다는 것을 유의하여야 한다.
복수의 격리 구조물(130)이 기판(110) 상에 형성된다. 반도체 핀(122, 124) 주변에 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)으로서 작용하는 격리 구조물(130)이, 전구체로서 TEOS(tetra-ethyl-ortho-silicate) 및 산소를 사용한 화학적 기상 증착(CVD; chemical vapor deposition) 기술에 의해 형성될 수 있다. 또 일부 다른 실시예에서, 격리 구조물(130)은 SOI 웨이퍼의 절연체 층이다.
도 1b를 참조한다. 적어도 하나의 더미 게이트(142)가 반도체 핀(122, 124)의 부분 상에 형성되고 반도체 핀(122, 124)의 또다른 부분을 노출시킨다. 더미 게이트(142)는 복수의 반도체 핀(122, 124)을 교차하며 형성될 수 있다. 복수의 게이트 스페이서(140)가 기판(110) 위에 그리고 더미 게이트(142)의 측부(side)를 따라 형성된다. 일부 실시예에서, 게이트 스페이서(140)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 기타 적합한 재료를 포함할 수 있다. 게이트 스페이서(140)는 단층 또는 다층 구조물을 포함할 수 있다. 게이트 스페이서(140)의 전면(blanket) 층이 CVD, PVD, ALD, 또는 기타 적합한 기술에 의해 형성될 수 있다. 그 다음, 더미 게이트(142)의 두 측부 상에 한 쌍의 게이트 스페이서(140)를 형성하도록 전면 층에 대해 이방성 에칭이 수행된다. 일부 실시예에서, 게이트 스페이서(140)는 소스/드레인 영역과 같은 후속 형성되는 도핑 영역을 오프셋하도록 사용된다. 게이트 스페이서(140)는 소스/드레인 영역(접합) 프로파일을 설계 또는 수정하기 위해 더 사용될 수 있다.
도 1c를 참조한다. 더미 게이트(142) 및 게이트 스페이서(140)에 의해 둘 다 노출된 반도체 핀(122, 124)의 부분은 반도체 핀(122, 124)에 트렌치(126)를 형성하도록 부분적으로 제거된다(또는 부분적으로 트렌치됨(trenched)). 일부 실시예에서, 트렌치(126)는 그의 상부 부분으로서 유전체 핀 측벽 구조물(125)로 형성된다. 일부 실시예에서, 트렌치(126)의 측벽은 실질적으로 수직이며 서로 평행하다. 일부 다른 실시예에서, 트렌치(126)는 수직 평행이 아닌 프로필로 형성된다.
도 1c에서, 반도체 핀(122)은 적어도 하나의 트렌치된 부분(122r) 및 적어도 하나의 채널 부분(122c)을 포함한다. 트렌치(126)는 트렌치된 부분(122r) 상에 형서되고, 더미 게이트(142)는 채널 부분(122c)의 일부를 커버한다. 반도체 핀(124)은 적어도 하나의 트렌치된 부분(124r) 및 적어도 하나의 채널 부분(124c)을 포함한다. 트렌치(126)는 트렌치된 부분(124r) 상에 형성되고, 더미 게이트(142)는 채널 부분(124c)의 일부를 커버한다.
트렌치 형성 프로세스는, 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합을 포함할 수 있다. 트렌치 형성 프로세스는 또한, 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 습식 에칭 용액은 TMAH(tetramethylammonium hydroxide), HF/HNO3/CH3COOH 용액, 또는 다른 적합한 용액을 포함한다. 건식 및 습식 에칭 프로세스는, 사용되는 에천트, 에칭 온도, 에칭 용액 농도, 에칭 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 에천트 유량, 및 기타 적합한 파라미터와 같은, 조정될 수 있는 에칭 파라미터를 갖는다. 예를 들어, 습식 에칭 용액은, NH4OH, KOH(수산화칼륨), HF(불산), TMAH(tetramethylammonium hydroxide), 다른 적합한 습식 에칭 용액, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 프로세스는, 염소계 화학물질을 사용하는 바이어싱된 플라즈마 에칭 프로세스를 포함한다. 다른 건식 에천트 가스는 CF4, NF3, SF6, 및 He를 포함한다. 건식 에칭은 또한 DRIE(deep reactive-ion etching)과 같은 메커니즘을 사용하여 이방성으로 수행될 수 있다.
도 1d를 참조한다. 복수의 에피텍시 구조물(160)이 반도체 핀(124)의 트렌치(126)에 각각 형성되고, 복수의 에피텍시 구조물(150)이 반도체 핀(122)의 트렌치(126)에 각각 형성된다. 에피텍시 구조물(160)은 인접한 에피텍시 구조물(150)로부터 분리된다. 에피텍시 구조물(150)은 트렌치(R)로부터 돌출한다. 에피텍시 구조물(160)은 n 타입 에피텍시 구조물일 수 있고, 에피텍시 구조물(150)은 p 타입 에피텍시 구조물일 수 있다. 에피텍시 구조물(150 및 160)은 하나 이상의 에피택시 또는 에피택셜(epi) 프로세스를 사용하여 형성될 수 있으며, 그리하여 Si 특징부, SiGe 특징부, 및/또는 다른 적합한 특징부가 반도체 핀(122, 124) 상에 결정질 상태로 형성될 수 있다. 일부 실시예에서, 에피텍시 구조물(150 및 160)의 격자 상수는 반도체 핀(122, 124)의 격자 상수와 상이하고, 에피텍시 구조물(150 및 160)은 SRAM 디바이스의 캐리어 모빌리티를 가능하게 하고 디바이스 성능을 개선하도록 변형되거나(strained) 스트레싱된다. 에피텍시 구조물(150 및 160)은, 게르마늄(Ge) 또는 실리콘(Si)과 같은 반도체 재료; 또는 갈륨 비소(GaAs), 알루미늄 갈륨 비소화물(AlGaAs), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 또는 갈륨 비소화물 인화물(GaAsP)과 같은 화합물 반도체 재료를 포함할 수 있다.
일부 실시예에서, 에피텍시 구조물(150 및 150)은 상이한 에피텍시 프로세스로 형성된다. 에피텍시 구조물(160)은 SiP, SiC, SiPC, Si, Ⅲ-Ⅴ 화합물 반도체 재료, 또는 이들의 조합을 포함할 수 있고, 에피텍시 구조물(150)은 SiGe, SiGeC, Ge, Si, Ⅲ-Ⅴ 화합물 반도체 재료, 또는 이들의 조합을 포함할 수 있다. 에피텍시 구조물(160)의 형성 동안, 인 또는 비소와 같은 n 타입 불순물이 에피텍시의 진행과 함께 도핑될 수 있다. 예를 들어, 에피텍시 구조물(160)이 SiC 또는 Si를 포함할 때, n 타입 불순물이 도핑된다. 또한, 에피텍시 구조물(150)의 형성 동안, 붕소 또는 BF2와 같은 p 타입 불순물이 에피텍시의 진행과 함께 도핑될 수 있다. 예를 들어, 에피텍시 구조물(150)이 SiGe를 포함할 때, p 타입 불순물이 도핑된다. 에피텍시 프로세스는 CVD 성막 기술(예를 들어, 기상 에피텍시(VPE; vapor-phase epitaxy) 및/또는 UHV-CVD(ultra-high vacuum CVD)), 분자 빔 에피텍시 및/또는 다른 적합한 프로세스를 포함한다. 에피텍시 프로세스는, 반도체 핀(122, 124)의 조성(예를 들어, 실리콘)과 반응하는 가스 및/또는 액체 전구체를 사용할 수 있다. 따라서, 캐리어 모빌리티를 증가시키고 디바이스 성능을 개선하도록 변형된 채널이 달성될 수 있다. 에피텍시 구조물(150 및 160)은 인시추(in-situ) 도핑될 수 있다. 에피텍시 구조물(150 및 160)이 인시추 도핑되지 않는 경우, 제2 주입 프로세스(즉, 접합 임플란트 프로세스)가 에피텍시 구조물(150 및 160)을 도핑하도록 수행된다. 에피텍시 구조물(150 및 160)을 활성화하도록 하나 이상의 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 급속 열 어닐링(RTA; rapid thermal annealing) 및/또는 레이저 어닐링 프로세스를 포함한다.
일부 실시예에서, 에피텍시 구조물(150)은 상부 부분 및 상부 부분과 기판(110) 사이에 배치된 바디 부분을 갖는다. 상부 부분의 폭은 바디 부분의 폭보다 더 넓다. 에피텍시 구조물(160)은 상부 부분 및 상부 부분과 기판(110) 사이에 배치된 바디 부분을 갖는다. 상부 부분의 폭은 바디 부분의 폭보다 더 넓다. 에피텍시 구조물(150 및 160)은 FinFET 디바이스(100)의 소스/드레인 전극으로서 이용된다.
일부 실시예에서, 에피텍시 구조물(150 및 160)은 상이한 형상을 갖는다. 에피텍시 구조물(160)의 상부 부분은 격리 구조물(130) 위에 존재하는 적어도 실질적으로 패싯(facet) 표면을 가질 수 있고, 에피텍시 구조물(150)의 상부 부분은 격리 구조물(130) 위에 존재하는 적어도 하나의 비-패싯(non-facet)(또는 라운드) 표면을 가질 수 있고, 이에 관련하여 청구 범위가 한정되지 않는다.
도 1e를 참조한다. 에피텍시 구조물(150 및 160)이 형성된 후에, 더미 게이트(142)가 제거되고, 따라서 트렌치가 게이트 스페이서(140) 사이에 형성된다. 격리 구조물(130) 및 반도체 핀(122, 124)의 일부가 트렌치로부터 노출된다. 더미 게이트(142)는 하나 이상의 에칭 프로세스를 수행함으로써 제거될 수 있다. 게이트 스택(170)이 형성되어 트렌치를 채운다. 게이트 스택(170)은 게이트 전극 및 게이트 전극과 격리 구조물(130) 사이에 배치된 게이트 유전체를 포함한다. 게이트 유전체 및 게이트 전극은 각각, ALD 프로세스, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다. 게이트 유전체는, 실리콘 질화물, 실리콘 산질화물, 높은 유전 상수(하이-k)를 갖는 유전체, 및/또는 이들의 조합과 같은 유전체 재료로 제조된다. 일부 실시예에서, 게이트 전극은 금속 전극이다. 일부 실시예에서, 게이트 스택(170)은 게이트 전극 상의 캡 층을 더 포함한다.
FinFET 디바이스(100)가 제조된 후에, FinFET 디바이스의 전극을 다른 디바이스에 상호접속시키기 위해 상호접속 구조물이 형성된다. 상호접속 구조물을 제조하는 것의 세부사항은 도 2a 내지 도 2f에 설명되어 있으며, 도 2a 내지 도 2f는 FinFET 디바이스에서 상호접속 구조물을 제조하는 방법의 국부 단면도들이다.
도 2a를 참조한다. 유전체 층(220)이 FinFET 디바이스 상에 형성된다. 유전체 층(220)은 에피텍시 구조물(210) 및 에피텍시 구조물(210) 둘레의 핀(120)을 커버한다. 핀(120)은 도 1d의 핀(122, 124) 중의 임의의 하나일 수 있고, 에피텍시 구조물(210)은 도 1d에 설명된 바와 같은 에피텍시 구조물(150 및 160) 중의 임의의 하나일 수 있다. 유전체 층(220)은 층간 유전체(ILD; interlayer dielectric)일 수 있고, 산화물 재료 또는 로우 k 재료를 포함할 수 있다. 유전체 층(220)은 예를 들어, 화학적 기상 증착(CVD) 프로세싱 단계, 스핀온 프로세싱 단계, 또는 이들의 조합에 의해 형성될 수 있다. 상이한 층 및/또는 동일한 층 상에 형성된 전도성 특징부들을 격리하도록 유전체 층(220)이 제공된다.
유전체 층(220)에 개구(222)가 형성된다. 일부 실시예에서, 유전체 층(220)에 형성된 복수의 개구가 존재한다. 개구(222)는 예를 들어, 컨택 개구, 비아 개구, 단일 다마신 개구, 듀얼 다마신 개구, 또는 이들의 조합일 수 있다. 개구(222)는, 예를 들어, 유전체 층(220) 위에 패터닝된 포토레지스트 층(도시되지 않음)을 형성하고, 건식 에칭 프로세싱 단계를 사용하여 마스크로서 패터닝된 포토레지스트 층(도시되지 않음)을 사용함으로써 개구(222)를 정의할 유전체 층(220)의 부분을 제거하는 것에 의해, 형성될 수 있다. 다양한 적합한 건식 에칭 프로세스가 사용될 수 있다. 건식 에칭 프로세싱 단계 후에, 패터닝된 포토레지스트 층(도시되지 않음)은 예를 들어, 포토리소그래피 제거 프로세스에 의해 제거된다. 에피텍시 구조물(210)의 일부도 또한 개구(222)의 형성 동안 제거된다. 에피텍시 구조물(210)이 노출되어 공기와 반응할 때 산화물 층(212)이 에피텍시 구조물(210)의 표면 상에 형성된다.
도 2b를 참조하면, 노출된 에피텍시 구조물(210) 상에 존재하는 산화물 층(212)을 제거하도록 제거 프로세스가 수행된다. 제거 프로세스는 스퍼터 프로세스와 같은 물리적 제거 프로세스일 수 있다. 물리적 제거 프로세스 동안, 에너지 이온(energetic ion)(214)이 에피텍시 구조물(210)의 노출된 부분 상에 부딪히며(bomb) 그 위의 산화물 층(212)을 약화시킨다(erode). 에너지 이온(214)은 예를 들어 아르곤(Ar) 이온, 네온(Ne) 이온, 크립톤(Kr), 또는 제논(Xe) 이온일 수 있다.
산화물 층(212) 및 에피텍시 구조물(210)의 입자는 에너지 이온(214)의 충격으로 인해 이탈(dislodge)된다. 잔여 산화물 층(212)은 제거 프로세스 후에 파손되며 불연속적으로 된다. 산화물 층(212) 및 에피텍시 구조물(210)의 입자의 이탈은 에피텍시 구조물(210)의 거칠고 불규칙적인 표면을 초래한다. 일부 실시예에서, 복수의 리세스(R)가 에피텍시 구조물(210)의 상부 상에 형성된다. 리세스(R)는 에피텍시 구조물(210)의 표면 상에 랜덤으로 배열된다. 에피텍시 구조물(210)의 표면 상의 리세스(R)의 밀도도 또한 랜덤으로 이루어진다. 리세스(R)의 각각의 깊이는 약 1.5 nm 내지 약 3.5 nm 범위이고, 리세스(R)의 깊이 차이는 약 0.5nm 내지 약 3 nm 범위이며, 이는 에너지 이온(214)을 발생시키는 RF 전력에 대응한다. 일부 실시예에서, 스퍼터 프로세스의 RF 전력은 500w보다 더 높고, 에피텍시 구조물(210) 상의 리세스(R)의 깊이 차이는 약 1.5 nm 내지 약 3 nm 범위이다. 일부 실시예에서, 스퍼터 프로세스의 RF 전력은 400w보다 더 낮고, 리세스(R)의 깊이 차이는 약 0.5 nm 내지 약 1.5 nm 범위이다. p 타입 FinFET 디바이스의 깊이 차이는, SiGe와 같은 p 타입 에피텍시 구조물의 에칭 속도가 SiP와 같은 n 타입 에피텍시 구조물의 에칭 속도보다 더 큰 것으로 인해, n 타입 FinFET의 경우보다 약 2 nm 내지 약 20 nm 더 높다.
물리적 제거 프로세스 동안, 아르곤(Ar) 이온, 네온(Ne) 이온, 크립톤(Kr), 또는 제논(Xe) 이온과 같은 에너지 이온(214)의 일부는 에피텍시 구조물(210) 안으로 배출되고 에피텍시 구조물(210) 내에 매립된다. 에피텍시 구조물(210)의 표면 상에 존재하는 이온(214)의 깊이, 밀도, 또는 양을 포함한 분포는 랜덤이고 불규칙적이다. 이온(214)의 분포는 에너지 이온(214)을 제공하는 RF 전력과 관계있을 수 있다.
도 2c를 참조한다. 에피텍시 구조물(210) 상에 남아있는 (도 2b에 도시된 바와 같은) 산화물 층(212)은 화학적 제거 프로세스를 수행함으로써 제거된다. 화학적 제거 프로세스는 NF3 및 NH3을 포함하는 화학 혼합물을 사용함으로써 수행될 수 있다. 그러나, 에피텍시 구조물(210)을 파괴하지 않고서 산화물 층(212)을 제거하기 위한 다른 적합한 화학물질이 화학적 제거 프로세스에 이용될 수 있다.
산화물 층(212)은 물리적 제거 프로세스 및 화학적 제거 프로세스 둘 다를 수행함으로써 제거된다. 물리적 제거 프로세스는 에피텍시 구조물(210)의 거칠고 불규칙적인 표면을 형성하도록 에피텍시 구조물(210)의 표면을 텍스처(texture)하는데 이용된다. 리세스(R)가 에피텍시 구조물(210)의 표면 상에 형성되고, 작은 양의 이온(214)이 물리적 제거 프로세스 동안 에피텍시 구조물(210) 안으로 배출된다. 에피텍시 구조물(210)의 표면적은 리세스(R)의 존재 때문에 증가된다. 화학적 제거 프로세스는 산화물 층(212)을 제거하기 위해 이용된다. 이온(214)은 화학물질과 반응되지 않으며, 화학적 제거 프로세스가 수행된 후에 에피텍시 구조물(210)에 여전히 존재한다.
도 2d를 참조한다. 금속 층(230)이 개구(222)의 측벽 및 바닥을 라이닝하도록 그리고 유전체 층(220) 위에 형성된다. 일부 실시예에서, 금속 층(230)은 금속 합금 층일 수 있다. 금속 층(230)은 티타늄(Ti), 코발트(Co), 니켈(Ni), 플래티늄(Pt), 또는 텅스텐(W)과 같은 자가 정렬된 실리사이드(살리사이드) 기술에 사용하기 위한 금속을 포함한다. 금속 층(230)은 CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다.
배리어 층(240)이 금속 층(230) 상에 더 형성된다. 배리어 층(240)은 후속 형성되는 전도체가 아래의 유전체 층(220) 안으로 확산하는 것을 막을 배리어로서 기능할 수 있다. 일부 실시예에서, 배리어 층(240)은 탄탈(Ta), 티타늄(Ti) 등을 포함한다. 일부 실시예에서, 배리어 층(240)은 약 10 옹스트롬 내지 약 250 옹스트롬의 두께를 갖는다. 일부 실시예에서, 금속 층(230)과 배리어 층(240)의 결합된 두께는, 후속 개구 충전(filling) 프로세스 동안 갭 충전 이슈를 막기 위해 약 120 옹스트롬보다 더 작다. 배리어 층(240)은 PVD, CVD, PECVD, LPCVD 또는 다른 잘 알려진 성막 기술을 사용함으로써 성막된다.
도 2e를 참조한다. 에피텍시 구조물(210) 상에 실리사이드(250)를 형성하도록 어닐링 프로세스가 수행된다. 어닐링 프로세스는 비정질 실리사이드 막을 더 낮은 저항의 다결정질 상으로 변환하도록 이용된다. 살리사이드 프로세스는 때때로 임계 치수 허용오차의 문제를 풀기 위해 소스 및 드레인 영역에 실리사이드 컨택을 형성하는데 사용된다. 일부 실시예에서, 금속 층은 티타늄 층이고, 티타늄 실리사이드(250)가 되도록 어닐링된다. 어닐링 프로세스는 고저항 Ti 리치(rich) 상을 형성하도록 수행되고, 티타늄 실리사이드의 두께는 약 30 옹스트롬 내지 약 160 옹스트롬 범위이다. 일부 실시예에서, 티타늄 실리사이드(250)는, 에피텍시 구조물(210)이 n 타입 에피텍시 구조물이므로 TiSi2일 수 있다. 일부 실시예에서, 티타늄 실리사이드(250)는, 에피텍시 구조물(210)이 p 타입 에피텍시 구조물이므로 TiSiGe일 수 있다.
에피텍시 구조물(210)의 표면이 텍스처되고 리세스(R)가 에피텍시 구조물(210) 상에 형성되므로, 에피텍시 구조물(210)과 실리사이드(250) 사이의 계면은 불규칙하고 거칠며, 실리사이드(250)와 접촉하는 에피텍시 구조물(210)의 표면적이 그에 따라 증가된다. 물리적 제거 프로세스로부터의 이온(214)이 실리사이드(250)에 남는다. 에피텍시 구조물(210)과 실리사이드(250) 사이의 계면에서의 깊이 차이는 약 1.5 nm 내지 약 3.5 nm 범위이다.
도 2f를 참조한다. 개구(222)를 채우도록 배리어 층(240) 위에 전도체(260)가 형성된다. 일부 실시예에서, 전도체(260)는 유전체 층(220)에 상호접속 구조물로서 형성된다. 일부 실시예에서, 전도체(260)는, CVD 프로세스, PVD 프로세스 또는 스퍼터 성막 프로세스와 같은 성막 프로세스에 의해 형성된다. 일부 실시예에서, 전도체(260)는 텅스텐(W), 구리(Cu), 또는 코발트(Co)를 포함한다.
금속 층(230)의 바닥은 에피텍시 구조물(210)과 반응되며 실리사이드(250)가 된다. 따라서, 남아있는 금속 층(230)은 배리어 층(240)과 개구(222)의 측벽 사이에 존재하고, 실리사이드(250)와 배리어 층(240) 사이에는 존재하지 않는다. 즉, 배리어 층(240)의 바닥이 실리사이드(250)와 직접 접촉하며, 그리하여 상호접속 구조물의 컨택 저항이 감소된다.
유전체 층(220) 위의 전도체(260)의 부분이 제거된다. 일부 실시예에서, 제거 프로세스는, 개구(222) 밖의 전도체(260), 배리어 층(240) 및 금속 층(230)의 과도한 부분을 제거하도록 수행되며, 따라서 유전체 층(220)의 상부 표면을 노출시키고 평탄화된 표면을 달성한다.
전도체(260) 및 실리사이드(250)를 포함하는 상호접속 구조물이 유전체 층(230)에 형성되고 에피텍시 구조물(210)에 접속된다. 실리사이드(250)와 에피텍시 구조물(210) 사이의 계면이 거칠고 불규칙적으로 되므로, 그 사이의 컨택 영역은 그에 따라 증가된다. 따라서, 상호접속 구조물의 저항은 증가된 컨택 영역으로 인해 감소된다.
본 개시의 일부 다른 실시예의 상호접속 구조물의 국부 단면도인 도 3을 참조한다. 핀(120)은 그 위에 복수의 에피텍시 구조물(210)을 가질 수 있다. 도 2a 내지 도 2f에 설명된 바와 같이, 물리적 제거 프로세스 및 화학적 프로세스는, 에피텍시 구조물(210)의 표면을 텍스처하고 에피텍시 구조물(210)의 노출된 부분 상의 산화물 층을 제거하도록 수행된다. 이어진 에피텍시 구조물(210)은 산같은 상부 표면을 형성하고, 에피텍시 구조물(210)의 상부 표면의 깊이 차이는 단일 에피텍시 구조물(210)의 경우보다 더 크다. 예를 들어, 에피텍시 구조물(210)의 상부 표면의 깊이 차이는 약 3 nm 내지 약 25 nm 범위이며, 이는 에너지 이온(214)을 발생시키는 RF 전력에 대응한다. 일부 실시예에서, 스퍼터 프로세스의 RF 전력은 500w보다 더 높고, 에피텍시 구조물(210)의 표면의 깊이 차이는 약 15 nm 내지 약 25 nm 범위이다. 일부 실시예에서, 스퍼터 프로세스의 RF 전력은 400w보다 더 낮고, 에피텍시 구조물(210)의 표면의 깊이 차이는 약 3 nm 내지 약 15 nm 범위이다.
따라서, 배리어 층(240)과 에피텍시 구조물(210) 사이의 실리사이드(250)의 두께는 균일하지 않고, 에피텍시 구조물(210) 각각의 폭은 동일하지 않다. 인접한 에피텍시 구조물(210) 사이의 차이는 약 3 nm 내지 약 20 nm이다. 실리사이드(250)의 두께의 차이는 약 3 nm 내지 약 25 nm 범위이다.
전술한 상호접속 구조물은 에피텍시 구조물을 갖는 FinFET 디바이스에 이용되는 것에 한정되지 않고, 실리사이드 컨택을 갖는 임의의 적합한 반도체 디바이스에 이용될 수 있다. 예를 들어, 전술한 상호접속 구조물은, 도 4a 내지 도 4f에서 설명되는 바와 같이, 예를 들어 나노와이어 컴포넌트에 이용될 수 있다.
도 4a 내지 도 4f를 참조한다. 도 4a 내지 도 4f는 본 개시의 일부 실시예에 따라 다양한 단계에서의 반도체 디바이스를 제조하는 방법의 개략 사시도들이다. 도 4a를 참조하면, 방법은 SOI(semiconductor-on-insulator) 구조물(310)로 시작한다. SOI 구조물(310)은 반도체 기판(312), 매립 산화물(BOX; buried oxide) 층(314), 및 SOI 층(316)을 포함한다. 일부 실시예에서, SOI 층(316)은 실리콘과 같은 반도체 재료로부터 형성된다. BOX 층(314)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. BOX 층(314)은 반도체 기판(312)과 SOI 층(316) 사이에 존재한다. 보다 상세하게는, BOX 층(314)은 SOI 층(316) 아래에 그리고 반도체 기판(312)의 상부에 존재할 수 있고, BOX 층(314)은, SOI 구조물(310) 안으로 고에너지 도펀트를 주입한 다음, 매립 산화물 층을 형성하도록 구조물을 어닐링함으로써 형성될 수 있다. 일부 다른 실시예에서, BOX 층(314)은 SOI 층(316)의 형성 전에 성막되거나 성장될 수 있다. 또 일부 다른 실시예에서, SOI 구조물(310)은 웨이퍼 본딩 기술을 사용하여 형성될 수 있으며, 여기에서 본딩된 웨이퍼 쌍은 글루, 접착 폴리머, 또는 직접 본딩을 이용하여 형성된다.
도 4b를 참조한다. SOI 층(316)은 패드(322, 324, 326, 및 328) 및 접속 구조물(332 및 334)을 형성하도록 패터닝된다. 예를 들어, 패드(322, 324, 326, 및 328) 및 접속 구조물(332 및 334)은 포토리소그래피 및 에칭과 같은 적합한 프로세스를 사용함으로써 제조될 수 있다. 접속 구조물(332)은 패드(322 및 324)를 접속시킨다. 접속 구조물(334)은 패드(326 및 328)를 접속시킨다. 다르게 말하자면, 접속 구조물(332)의 적어도 하나는 그의 대향 측에 분리된 패드(322 및 324)를 가질 수 있고, 접속 구조물(334)의 적어도 하나는 그의 대향 측에 분리된 패드(326 및 328)를 가질 수 있다.
도 4c를 참조한다. 접속 구조물(332 및 334)은 제1 나노와이어(342) 및 제2 나노와이어(344)를 형성하도록 부분적으로 제거된다. 일부 실시예에서, 접속 구조물(332 및 334)의 하부 부분 및 BOX 층(314)의 아래의 부분은 등방성 에칭 프로세스에 의해 제거되며, 그리하여 제1 나노와이어(342)가 패드(322 및 324) 사이에 부유 상태로(suspended) 형성되고, 제2 나노와이어(344)가 패드(326 및 328) 사이에 부유 상태로 형성된다. 등방성 에칭은 우선적 방향을 포함하지 않는 에칭의 형태이다. 등방성 에칭의 하나의 예는 습식 에칭이다. 등방성 에칭 프로세스는, 제1 및 제2 나노와이어(342 및 344)가 위에 매달려있는 언더컷(undercut) 영역을 형성한다. 일부 실시예에서, 등방성 에칭은 DHF(diluted hydrofluoric acid)를 사용하여 수행될 수 있다. 등방성 에칭 프로세스 후에, 제1 및 제2 나노와이어(342 및 344)는 타원형 형상의(그리고 일부 경우에. 실린더형 형상의) 구조물을 형성하도록 스무딩(smoothing)될 수 있다. 일부 실시예에서, 스무딩 프로세스는 어닐링 프로세스에 의해 수행될 수 있다. 예시적인 어닐링 온도는 약 600 ℃ 내지 약 1000 ℃ 범위일 수 있고, 어닐링 프로세스에서 수소 압력은 약 7 torr 내지 약 600 torr 범위일 수 있다.
도 4d를 참조한다. 스페이서(352)가 더미 게이트 재료 층(362)의 대향 측벽 상에 형성되고, 스페이서(354)가 더미 게이트 재료 층(364)의 대향 측벽 상에 형성된다. 스페이서(352 및 354)를 형성하는 방법은, 유전체 층을 형성한 다음, 유전체 층의 일부를 제거하도록 에칭 프로세스를 수행하는 것을 포함한다.
스페이서(352 및 354)의 형성에 이어서, n 타입 소스/드레인 확장 영역을 형성하도록, 스페이서(352)에 인접한 제1 나노와이어(342)의 노출된 부분에 n 타입 도펀트가 도입될 수 있다. 마찬가지로, p 타입 소스/드레인 확장 영역을 형성하도록, 스페이서(354)에 인접한 제2 나노와이어(344)의 노출된 부분에 p 타입 도펀트가 도입될 수 있다. p 타입 도펀트의 예는, 붕소, 알루미늄, 갈륨 및 인듐을 포함할 수 있지만, 이에 한정되지 않는다. n 타입 도펀트의 예는 안티몬, 비소 및 인을 포함하지만, 이에 한정되지 않는다.
일부 실시예에서, 소스/드레인 확장 영역은, 인시추 도핑 에피텍셜 성장 프로세스 다음에, 확장 영역을 제공하도록 제1 나노와이어(342) 및 제2 나노와이어(344)로 인시추 도핑 에피텍셜 반도체 재료로부터 도펀트를 구동시킬 어닐링 프로세스를 사용하여, 제1 나노와이어(342) 및 제2 나노와이어(344)에 형성된다. 일부 실시예에서, 인시추 도핑 반도체 재료는 에피텍셜 성장 프로세스를 사용하여 형성된다. "인시추 도핑"은, 인시추 도핑 반도체 재료의 반도체 함유 재료를 성막하는 에피텍셜 성장 프로세스 동안, 도펀트가 인시추 도핑 반도체 재료 안으로 통합되는 것을 의미한다. 화학 반응물이 제어될 때, 성막 원자는 표면을 누빌 정도로 충분한 에너지로 제1 및 제2 나노와이어(342 및 344)의 표면 및 패드(322, 324, 326 및 328)에 도달하며, 성막 표면의 원자의 결정 배열에 자신을 정렬시킨다. 에피텍셜 성장은, 더미 게이트 재료 층(362 및 364) 및 스페이서(352 및 354)에 의해 커버되지 않는 제1 나노와이어(342) 및 제2 나노와이어(344)의 부분 및 패드(322, 324, 326 및 328)를 두껍게 한다.
그 후에, 딥 소스/드레인 영역을 형성하도록 패드(322, 324, 326 및 328)에 이온 주입이 수행될 수 있다. 딥 소스/드레인 영역은 이온 주입을 사용하여 형성될 수 있다. 딥 소스/드레인 영역을 제공하는 이온 주입 동안, 주입을 원하지 않는 디바이스의 부분은 포토레지스트 마스크와 같은 마스크에 의해 보호될 수 있다. 패드(322 및 324)의 딥 소스/드레인 영역은, n 타입 도펀트와 같은, 제1 나노와이어(342)의 소스/드레인 확장 영역과 동일한 전도성 도펀트를 갖지만, 패드(322 및 324)의 딥 소스/드레인 영역은 제1 나노와이어(342)의 소스/드레인 확장 영역보다 더 큰 도펀트 농도를 갖는다. 마찬가지로, 패드(326 및 328)의 딥 소스/드레인 영역은, p 타입 도펀트와 같은, 제2 나노와이어(344)의 소스/드레인 확장 영역과 동일한 전도성 도펀트를 갖지만, 패드(326 및 328)의 딥 소스/드레인 영역은 제2 나노와이어(344)의 소스/드레인 확장 영역보다 더 큰 도펀트 농도를 갖는다.
도 4e를 참조한다. 더미 게이트 재료 층(362 및 364), 제1 나노와이어(342) 및 제2 나노와이어(344)를 커버하도록 층간 유전체(ILD) 층(370)이 형성된다. ILD 층(370)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 저-유전 상수 유전체 재료, 또는 이들의 조합을 포함할 수 있다. ILD 층(370)은 CVD 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다. 그 후에, 더미 게이트 재료 층의 상부 표면을 노출시키도록 ILD 층(370)의 일부가 제거된다. 제거 단계는 화학 기계적 연마(CMP; chemical-mechanical polishing) 프로세스를 수행하는 것을 포함할 수 있다. 더미 게이트 재료 층은 습식 에칭과 같은 적합한 프로세스를 사용함으로써 더 제거된다. 더미 게이트 재료 층의 제거 후에, 스페이서(352) 사이에 제1 트렌치(382)가 형성되고, 스페이서(354) 사이에 제2 트렌치(384)가 형성되고, 제1 및 제2 트렌치(382 및 384)는 스페이서(352, 354) 및 ILD 층(370)에 의해 서로 공간적으로 격리된다.
도 4f를 참조한다. 게이트 스택(390 및 392)이 형성되어 트렌치(382 및 384)를 채운다. 게이트 스택(390 및 392)은 각각, 나노와이어를 감싸는 게이트 유전체, 게이트 유전체를 감싸는 게이트 전극, 및 게이트 전극을 감싸는 캡 층을 포함한다.
반도체 디바이스(300)가 형성된 후에, 복수의 상호접속 구조물이 패드(322, 324, 326 및 328)에 접속하도록 ILD 층(370)에 형성된다. 상호접속 구조물 및 패드의 단면도가 도 5에 예시되어 있다.
도 5에 도시된 바와 같이, 상호접속 구조물(400)이 ILD 층(370)에 형성되고 패드(320)와 접촉한다. 패드(320)는 패드(322, 324, 및 326 및 328)의 임의의 하나일 수 있다. 상호접속 구조물(400)은 금속 층(410), 실리사이드 층(420), 배리어 층(430), 및 전도체(440)를 포함한다. 상호접속 구조물(400)을 제조하는 것의 세부사항은 도 2a 내지 도 2g에 기재된 방법과 실질적으로 동일하다. 개구가 ILD 층(370)에 형성된 후에, 패드(320)의 노출된 부분은 스퍼터 프로세스와 같은 물리적 제거 프로세스를 수행함으로써 텍스처된다. Ne, Ar, Kr, Xe와 같은 스퍼터 프로세스를 위한 반응 이온(412)의 일부가 패드(320)의 표면에 머문다. 금속 층(410)이 ILD 층(370)의 개구에 성막되고, 금속 층의 바닥이 패드(320)와 반응되며 실리사이드(320)가 된다. 이온(412)은 실리사이드(420)에 남는다. 금속 층(410)은, 배리어 층(430)과 ILD 층(370)의 측벽 사이에 존재하고, 배리어 층(430)과 실리사이드(420) 사이에는 존재하지 않는다. 배리어 층(430)은 실리사이드(420)와 직접 접촉한다. 전도체(440)가 개구를 채우며 형성된다.
에피텍시 구조물 및 반도체 패드와 같은 컨택 영역의 표면은, 물리적 제거 프로세스를 수행함으로써 텍스처된다. 물리적 제거 프로세스에 이용되는 이온의 일부가 컨택 영역에 남는다. 컨택 영역은 그 위에 성막된 금속 층과 반응됨으로써, 그 사이에 실리사이드를 형성한다. 컨택 영역의 표면이 텍스처되어 있으므로, 실리사이드에 의해 제공되는 컨택 영역은 그에 따라 증가되며, 따라서 상호접속 구조물의 저항이 감소된다.
본 개시의 일부 실시예에 따르면, 반도체 디바이스는, 반도체 기판, 반도체 기판에 있는 컨택 영역, 및 컨택 영역 상에 있는 실리사이드를 포함한다. 컨택 영역은 텍스처 표면을 포함하고, 실리사이드와 컨택 영역 사이에 복수의 스퍼터 잔여물이 존재한다.
본 개시의 일부 다른 실시예에 따르면, 컨택 영역 상에 있는 실리사이드, 실리사이드 상에 있는 전도체, 및 전도체와 실리사이드 사이에 있는 배리어 층을 포함한다. 컨택 영역과 실리사이드 사이의 계면은 텍스처된 것이며, 복수의 스퍼터 잔여물이 실리사이드에 존재한다.
본 개시의 일부 다른 실시예에 따르면, 상호접속 구조물을 제조하는 방법은, 컨택 영역의 일부를 노출시키도록 유전체 층에 개구를 형성하는 단계, 컨택 영역의 표면을 텍스처하도록 물리적 제거 프로세스를 수행하는 단계, 컨택 영역의 텍스처 표면 상에 금속 층을 형성하는 단계, 금속 층 상에 배리어 층을 형성하는 단계, 및 어닐링 프로세스를 수행하는 단계를 포함하며, 금속 층은 컨택 영역과 반응됨으로써 컨택 영역과 배리어 층 사이에 실리사이드를 형성한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 내에 있는 컨택 영역 - 상기 컨택 영역은 텍스처(textured) 표면을 포함함 - ;
    상기 컨택 영역 상에 있는 실리사이드; 및
    상기 실리사이드와 상기 컨택 영역 사이의 계면에 있는 복수의 잔여물
    을 포함하고,
    상기 컨택 영역은 에피텍시 구조물 또는 반도체 패드인 것인 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 잔여물은 아르곤(Ar) 이온, 네온(Ne) 이온, 크립톤(Kr), 또는 제논(Xe) 이온인 것인 반도체 디바이스.
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서, 상기 실리사이드와 상기 컨택 영역 사이의 상기 계면은 불규칙한 것인 반도체 디바이스.
  6. 청구항 1에 있어서, 상기 반도체 기판 상에 있는 유전체 층을 더 포함하며, 상기 유전체 층은 상기 실리사이드의 일부를 노출시킬 개구를 포함하는 것인 반도체 디바이스.
  7. 청구항 6에 있어서,
    상기 개구를 채우는 전도체; 및
    상기 개구의 측벽 상에 그리고 상기 실리사이드 상에 있는 배리어 층을 더 포함하는 반도체 디바이스.
  8. 청구항 7에 있어서,
    상기 개구의 측벽과 상기 배리어 층 사이에 있는 금속 층을 더 포함하며, 상기 금속 층은 상기 실리사이드와 상기 배리어 층 사이에는 없는 것인 반도체 디바이스.
  9. 상호접속 구조물에 있어서,
    컨택 영역 상에 있는 실리사이드로서, 상기 컨택 영역과 상기 실리사이드 사이의 계면은 텍스처된 것이며, 복수의 잔여물이 상기 컨택 영역과 상기 실리사이드 사이의 계면에 있는 것인, 상기 실리사이드;
    상기 실리사이드 상에 있는 전도체; 및
    상기 전도체와 상기 실리사이드 사이에 있는 배리어 층
    을 포함하고,
    상기 컨택 영역은 에피텍시 구조물 또는 반도체 패드인 것인 상호접속 구조물.
  10. 상호접속 구조물을 제조하는 방법에 있어서,
    컨택 영역의 일부를 노출시키도록 유전체 층 내에 개구를 형성하는 단계;
    상기 컨택 영역의 표면을 텍스처하도록 물리적 제거 프로세스를 수행하는 단계;
    상기 컨택 영역의 텍스처 표면 상에 금속 층을 형성하는 단계;
    상기 금속 층 상에 배리어 층을 형성하는 단계; 및
    어닐링 프로세스를 수행하는 단계
    를 포함하고,
    상기 금속 층은 상기 컨택 영역과 반응됨으로써 상기 컨택 영역과 상기 배리어 층 사이에 실리사이드를 형성하고,
    복수의 잔여물이 상기 컨택 영역과 상기 실리사이드 사이의 계면에 있고,
    상기 컨택 영역은 에피텍시 구조물 또는 반도체 패드인 것인 상호접속 구조물의 제조 방법.
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