DE102016101844A1 - Interconnect-Struktur, Herstellungsverfahren dafür und Halbleitervorrichtung mit einer solchen Interconnect-Struktur - Google Patents

Interconnect-Struktur, Herstellungsverfahren dafür und Halbleitervorrichtung mit einer solchen Interconnect-Struktur Download PDF

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Abstract

Eine Halbleitervorrichtung enthält ein Halbleitersubstrat, eine Kontaktregion, die in dem Halbleitersubstrat vorhanden ist, und ein Silicid, das auf einer texturierten Oberfläche der Kontaktregion vorhanden ist. Mehrere Sputter-Ionen sind zwischen dem Silicid und der Kontaktregion vorhanden. Da die Oberfläche der Kontaktregion texturiert wird, wird die durch das Silicid bereitgestellte Kontaktfläche entsprechend vergrößert, wodurch der Widerstand einer Interconnect-Struktur in der Halbleitervorrichtung reduziert wird.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung mit der Seriennummer 62/216,902, eingereicht am 10. September 2015, die hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie der integrierten Halbleiterschaltkreise (IC) ist exponentiell gewachsen. Moderne integrierte Schaltkreise bestehen aus buchstäblich Millionen aktiver Bauelemente, wie zum Beispiel Transistoren und Kondensatoren. Technische Fortschritte bei den IC-Materialien und der IC-Projektierung haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise hat als die vorherige Generation. Diese Bauelemente sind zunächst voneinander isoliert, werden aber später durch mehrere Metallschichten zu funktionalen Schaltkreisen miteinander verbunden. In dem Maße, wie die ICs immer komplexer werden, wird auch die Interconnect-Struktur zunehmend komplex, was eine zunehmende Anzahl von Metallschichten zur Folge hat.
  • Interconnect-Strukturen können seitliche Interconnections enthalten, wie zum Beispiel Metallleitungen (Verdrahtungen), und vertikale Interconnections, wie zum Beispiel leitfähige Durchkontaktierungen und Kontakte. Jedoch begrenzen komplexe Interconnect-Verbindungen die Leistung und die Dichte moderner integriert Schaltkreise.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind. Die Abmessungen veranschaulichter Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
  • 1A bis 1E sind schematische schräge Ansichten eines Verfahrens zur Herstellung einer FinFET-Vorrichtung auf verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 2A bis 2F sind lokale Querschnittsansichten eines Verfahrens zum Herstellen einer Interconnect-Struktur in einer FinFET-Vorrichtung.
  • 3 ist eine lokale Querschnittsansicht der Interconnect-Struktur einiger Ausführungsformen der Offenbarung.
  • 4A bis 4F sind schematische schräge Ansichten eines Verfahrens zur Herstellung einer Halbleitervorrichtung auf verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 5 ist eine lokale Querschnittsansicht der Interconnect-Struktur einiger Ausführungsformen der Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen umfassen, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • In dem Maße, wie Halbleiterbauelemente immer kleiner werden, ist es immer schwieriger geworden, die Leitfähigkeitsanforderungen sowie die Zuverlässigkeit bei der Fertigung von Mehrfachmetallisierungen zu erfüllen. Zum Beispiel erfordert die Herstellung einer Interconnect-Struktur, die Metallleitungen und leitfähige Durchkontaktierungen enthält, die Metallleitungen von verschiedenen Schichten von Bauelementen integrierter Schaltkreise (IC) verbinden, allgemein einen geringen Widerstand, aber auch eine Sperrschicht, die verhindert, dass das leitfähige Metall in den leitfähigen Durchkontaktierungen in die ILD-Schicht diffundiert. Um die RC-Verzögerung in den IC-Bauelementen zu verringern, spielt die Sperrschicht auch eine Rolle bei der Steuerung des spezifischen Widerstands von Interconnect-Verbindungen.
  • Die Offenbarung betrifft ein Verfahren zum Reduzieren des Widerstands einer Interconnect-Struktur in einer Halbleitervorrichtung, wie zum Beispiel einer FinFET-Vorrichtung.
  • 1A bis 1E sind schematische schräge Ansichten eines Verfahrens zur Herstellung einer FinFET-Vorrichtung auf verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wir wenden uns 1A zu. Es wird ein Substrat 110 bereitgestellt. In einigen Ausführungsformen kann das Substrat 110 ein Halbleitermaterial sein und kann bekannte Strukturen enthalten, wie zum Beispiel eine abgestufte Schicht oder ein vergrabenes Oxid. In einigen Ausführungsformen enthält das Substrat 110 Volumensilizium, das undotiert oder dotiert sein kann (zum Beispiel vom p-Typ, vom n-Typ oder eine Kombination davon). Es können auch andere Materialien verwendet werden, die für die Herstellung von Halbleitervorrichtungen geeignet sind. Für das Substrat 110 könnten alternativ auch andere Materialien, wie zum Beispiel Germanium, Quarz, Saphir und Glas, verwendet werden. Alternativ kann das Siliziumsubstrat 110 eine aktive Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats oder einer Mehrschichtstruktur sein, wie zum Beispiel einer Silizium-Germanium-Schicht, die auf einer Volumensiliziumschicht ausgebildet ist.
  • Mehrere p-Muldenregionen 116 und mehrere n-Muldenregionen 112 werden in dem Substrat 110 gebildet. Eine der n-Muldenregionen 112 wird zwischen zwei der p-Muldenregionen 116 gebildet. In den p-Muldenregionen 116 wird P-Dotandenmaterial implantiert, wie zum Beispiel Bor-Ionen, und in die n-Muldenregionen 112 wird N-Dotandenmaterial implantiert, wie zum Beispiel Arsen-Ionen. Während der Implantierung der p-Muldenregionen 116 werden die n-Muldenregionen 112 mit Masken (wie zum Beispiel Photoresist) abgedeckt, und während der Implantierung der n-Muldenregionen 112 werden die p-Muldenregionen 116 mit Masken (wie zum Beispiel Photoresist) abgedeckt.
  • Mehrere Halbleiterrippen 122, 124 werden auf dem Substrat 110 gebildet. Die Halbleiterrippen 122 werden auf den p-Muldenregionen 116 gebildet, und die Halbleiterrippen 124 werden auf der n-Muldenregionen 112 gebildet. In einigen Ausführungsformen enthalten die Halbleiterrippen 122, 124 Silizium. Es ist zu beachten, dass die Anzahl der Halbleiterrippen 122, 124 in 1A veranschaulichend ist und nicht so ausgelegt werden darf, als begrenze sie den beanspruchten Schutzumfang der vorliegenden Offenbarung. Der Durchschnittsfachmann kann gemäß der tatsächlichen Situation eine geeignete Anzahl der Halbleiterrippen 122, 124 auswählen.
  • Die Halbleiterrippen 122, 124 können zum Beispiel durch Strukturieren und Ätzen des Substrats 110 unter Verwendung von Fotolithografie-Techniken gebildet werden. In einigen Ausführungsformen wird eine Schicht aus (nicht gezeigtem) Photoresistmaterial über dem Substrat 110 abgeschieden. Die Schicht aus Photoresistmaterial wird gemäß einer gewünschten Struktur (in diesem Fall die Halbleiterrippen 122, 124) bestrahlt (belichtet) und entwickelt, um einen Abschnitt des Photoresistmaterials zu entfernen. Das verbleibende Photoresistmaterial schützt das darunterliegende Material vor anschließenden Verarbeitungsschritten, wie zum Beispiel Ätzen. Es ist anzumerken, dass auch andere Masken, wie zum Beispiel eine Oxid- oder Siliziumnitridmaske, in dem Ätzprozess verwendet werden können.
  • Mehrere Isolierungsstrukturen 130 werden auf dem Substrat 110 gebildet. Die Isolierungsstrukturen 130, die als eine Flachgrabenisolierung (Shallow Trench Isolation, STI) um die Halbleiterrippen 122, 124 fungieren, können durch chemische Aufdampfungs(CVD)-Techniken unter Verwendung von Tetra-Ethyl-Ortho-Silicat (TEOS) und Sauerstoff als einem Vorläufer ausgebildet werden. In einigen anderen Ausführungsformen sind die Isolierungsstrukturen 130 Isolatorschichten eines SOI-Wafers.
  • Wir wenden uns 1B zu. Mindestens ein Dummy-Gate 142 wird auf Abschnitten der Halbleiterrippen 122, 124 gebildet und legt andere Abschnitte der Halbleiterrippen 122, 124 frei. Das Dummy-Gate 142 kann so ausgebildet werden, dass es mehrere Halbleiterrippen 122, 124 kreuzt. Mehrere Gate-Abstandshalter 140 werden über dem Substrat 110 und entlang der Seite des Dummy-Gate 142 gebildet. In einigen Ausführungsformen können die Gate-Abstandshalter 140 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder andere geeignete Materialien enthalten. Die Gate-Abstandshalter 140 können eine Einzelschicht- oder eine Mehrschichtstruktur enthalten. Eine Deckschicht der Gate-Abstandshalter 140 kann durch CVD, PVD, ALD oder andere geeignete Techniken gebildet werden. Dann wird ein anisotropes Ätzen an der Deckschicht ausgeführt, um ein Paar der Gate-Abstandshalter 140 auf zwei Seiten des Dummy-Gate 142 auszubilden. In einigen Ausführungsformen werden die Gate-Abstandshalter 140 dafür verwendet, anschließend ausgebildete dotierte Regionen, wie zum Beispiel Source/Drain-Regionen, zu versetzen. Die Gate-Abstandshalter 140 können des Weiteren dafür verwendet werden, das Source/Drain-Regions(Übergangs)-Profil zu gestalten oder zu modifizieren.
  • Wir wenden uns 1C zu. Ein Teil der Halbleiterrippen 122, 124, die durch das Dummy-Gate 142 und die Gate-Abstandshalter 142 frei gelegt werden, werden teilweise entfernt (oder teilweise mit Gräben versehen), um Gräben 126 in den Halbleiterrippen 122, 124 zu bilden. In einigen Ausführungsformen werden die Gräben 126 mit den dielektrischen Rippenseitenwandstrukturen 125 als ihrem oberen Abschnitt gebildet. In einigen Ausführungsformen verlaufen Seitenwände der Gräben 126 im Wesentlichen und vertikal parallel zueinander. In einigen anderen Ausführungsformen werden die Gräben 126 mit einem nicht-vertikalen parallelen Profil gebildet.
  • In 1C enthält die Halbleiterrippe 122 mindestens einen mit Gräben versehenen Abschnitt 122r und mindestens einen Kanalabschnitt 122c. Der Graben 126 wird auf dem mit Gräben versehenen Abschnitt 122r gebildet, und das Dummy-Gate 142 bedeckt einen Abschnitt des Kanalabschnitts 122c. Die Halbleiterrippe 124 enthält mindestens einen mit Gräben versehenen Abschnitt 124r und mindestens einen Kanalabschnitt 124c. Der Graben 126 wird auf dem mit Gräben versehenen Abschnitt 124r gebildet, und das Dummy-Gate 142 bedeckt einen Abschnitt des Kanalabschnitts 124c.
  • Der Grabenbildungsprozess kann einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon enthalten. Der Grabenbildungsprozess kann auch ein selektives Nassätzen oder ein selektives Trockenätzen enthalten. Eine Nassätzlösung enthält ein Tetramethylammoniumhydroxid (TMAH), eine HF/HNO3/CH3COOH-Lösung oder eine andere geeignete Lösung. Die Trocken- und Nassätzprozesse haben Ätzparameter, die abgestimmt werden können, wie zum Beispiel die verwendeten Ätzmittel, Ätztemperatur, Ätzlösungskonzentration, Ätzdruck, Quellenleistung, HF-Vorspannung, HF-Vorspannleistung, Ätzmittelströmungsrate und andere geeignete Parameter. Zum Beispiel kann eine Nassätzlösung NH4OH, KOH (Kaliumhydroxid), HF (Fluorwasserstoffsäure), TMAH (Tetramethylammoniumhydroxid) und andere geeignete Nassätzlösungen oder Kombinationen davon enthalten. Zu den Trockenätzprozessen gehört ein vorgespannter Plasmaätzprozess, der mit einer chemischen Zusammensetzung auf Chlorbasis arbeitet. Zu weiteren Trockenätzgasen gehören CF4, NF3, SF6 und He. Trockenätzen kann auch anisotrop unter Verwendung solcher Mechanismen wie DRIE (tiefes reaktives Ionenätzen) ausgeführt werden.
  • Wir wenden uns 1D zu. Mehrere epitaxiale Strukturen 160 werden jeweils in den Gräben 126 der Halbleiterrippen 124 ausgebildet, und mehrere epitaxiale Strukturen 150 werden jeweils in den Gräben 126 der Halbleiterrippen 122 ausgebildet. Die Epitaxialstruktur 160 ist von der benachbarten Epitaxialstruktur 150 getrennt. Die epitaxialen Strukturen 150 und 160 ragen von den Gräben R hervor. Die epitaxialen Strukturen 160 können epitaxiale Strukturen vom n-Typ sein, und die epitaxialen Strukturen 150 können epitaxiale Strukturen vom p-Typ sein. Die epitaxialen Strukturen 150 und 160 können unter Verwendung eines oder mehrerer Epitaxie- oder epitaxialer (epi) Prozesse ausgebildet werden, so dass Si-Strukturelemente, SiGe-Strukturelemente und/oder andere geeignete Strukturelemente in einem kristallinen Zustand auf den Halbleiterrippen 122, 124 ausgebildet werden können. In einigen Ausführungsformen sind die Gitterkonstanten der epitaxialen Strukturen 150 und 160 von den Gitterkonstanten der Halbleiterrippen 122, 124 verschieden, und die epitaxialen Strukturen 150 und 160 werden gedehnt oder gespannt, um eine Trägermobilität der SRAM-Vorrichtung zu aktivieren und die Leistung der Vorrichtung zu steigern. Die epitaxialen Strukturen 150 und 160 können Halbleitermaterial, wie zum Beispiel Germanium (Ge) oder Silizium (Si), oder Verbundhalbleitermaterialien, wie zum Beispiel Gallium-Arsenid (GaAs), Aluminium-Gallium-Arsenid (AlGaAs), Silizium-Germanium (SiGe), Siliziumcarbid (SiC) oder Gallium-Arsenid-Phosphid (GaAsP) enthalten.
  • In einigen Ausführungsformen werden die epitaxialen Strukturen 150 und 160 in verschiedenen Epitaxieprozessen gebildet. Die epitaxialen Strukturen 160 können SiP, SiC, SiPC, Si, III-V-Verbundhalbleitermaterialien oder Kombinationen davon enthalten, und die epitaxialen Strukturen 150 können SiGe, SiGeC, Ge, Si, III-V-Verbundhalbleitermaterialien oder Kombinationen davon enthalten. Während der Herstellung der epitaxialen Strukturen 160 können Störatome vom n-Typ, wie zum Beispiel Phosphor oder Arsen, mit voranschreitender Epitaxie dotiert werden. Wenn zum Beispiel die Epitaxialstruktur 160 SiC oder Si enthält, so werden Störatome vom n-Typ dotiert. Darüber hinaus können während der Herstellung der epitaxialen Strukturen 150 Störatome vom p-Typ, wie zum Beispiel Bor oder BF2, mit voranschreitender Epitaxie dotiert werden. Wenn zum Beispiel die Epitaxialstruktur 150 SiGe enthält, so werden Störatome vom p-Typ dotiert. Die Epitaxieprozesse enthalten CVD-Abscheidungstechniken (zum Beispiel Dampfphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung der Halbleiterrippen 122, 124 (zum Beispiel Silizium) interagieren. So kann ein gedehnter Kanal erreicht werden, um die Trägermobilität zu erhöhen und die Leistung der Vorrichtung zu steigern. Die epitaxialen Strukturen 150 und 160 können in-situ dotiert werden. Wenn die epitaxialen Strukturen 150 und 160 nicht in-situ dotiert werden, so wird ein zweiter Implantierungsprozess (d. h. ein Übergangsimplantierungsprozess) ausgeführt, um die epitaxialen Strukturen 150 und 160 zu dotieren. Ein oder mehrere Ausheilungsprozesse können ausgeführt werden, um die epitaxialen Strukturen 150 und 160 zu aktivieren. Die Ausheilungsprozesse enthalten schnelles thermisches Ausheilen (RTA) und/oder Laser-Ausheilungsprozesse.
  • In einigen Ausführungsformen hat die Epitaxialstruktur 150 einen oberen Abschnitt und einen Körperabschnitt, der zwischen dem oberen Abschnitt und dem Substrat 110 angeordnet ist. Der obere Abschnitt ist breiter als der Körperabschnitt. Die Epitaxialstruktur 160 hat einen oberen Abschnitt und einen Körperabschnitt, der zwischen dem oberen Abschnitt und dem Substrat 110 angeordnet. Der obere Abschnitt ist breiter als der Körperabschnitt. Die epitaxialen Strukturen 150 und 160 werden als Source/Drain-Elektroden der FinFET-Vorrichtung 100 verwendet.
  • In einigen Ausführungsformen haben die epitaxialen Strukturen 150 und 160 verschiedene Formen. Die oberen Abschnitte der epitaxialen Strukturen 160 können mindestens eine im Wesentlichen facettierte Oberfläche haben, die sich oberhalb der Isolierungsstrukturen 130 befindet, und die oberen Abschnitte der epitaxialen Strukturen 150 können mindestens eine nicht-facettierte (oder runde) Oberfläche haben, die sich oberhalb der Isolierungsstrukturen 130 befindet, und der beanspruchte Schutzumfang ist in dieser Hinsicht nicht beschränkt.
  • Wir wenden uns 1E zu. Nach die epitaxialen Strukturen 150 und 160 gebildet wurden, wird das Dummy-Gate 142 entfernt, wodurch ein Graben zwischen den Gate-Abstandshaltern 140 gebildet wird. Die Isolierungsstruktur 130 und ein Abschnitt der Halbleiterrippen 122, 124 wird aus dem Graben frei gelegt. Das Dummy-Gate 142 kann durch Ausführen eines oder mehrerer Ätzprozesse entfernt werden. Ein Gate-Stapel 170 wird gebildet und füllt den Graben. Der Gate-Stapel 170 enthält eine Gate-Elektrode und ein Gate-Dielektrikum, das zwischen der Gate-Elektrode und den Isolierungsstrukturen 130 angeordnet ist. Das Gate-Dielektrikum und die Gate-Elektrode können jeweils durch einen Abscheidungsprozess gebildet werden, wie zum Beispiel einen ALD-Prozess, einen CVD-Prozess, einen PVD-Prozess oder einen Aufsputterprozess. Das Gate-Dielektrikum besteht aus dielektrischem Material, wie zum Beispiel Siliziumnitrid, Siliziumoxinitrid, Dielektrikum mit einer hohen Dielektrizitätskonstante (hohem k-Wert) und/oder Kombinationen davon. In einigen Ausführungsformen ist die Gate-Elektrode eine Metallelektrode. In einigen Ausführungsformen enthält der Gate-Stapel 170 des Weiteren eine Deckschicht auf der Gate-Elektrode.
  • Nach der Herstellung der FinFET-Vorrichtung 100 wird eine Interconnect-Struktur gebildet, um die Elektroden der FinFET-Vorrichtung mit anderen Vorrichtungen zu verbinden. Die Details zum Herstellen der Interconnect-Struktur sind in 2A bis 2F besprochen, wobei 2A bis 2F lokale Querschnittsansichten eines Verfahrens zum Herstellen einer Interconnect-Struktur in einer FinFET-Vorrichtung sind.
  • Wir wenden uns 2A zu. Eine dielektrische Schicht 220 wird auf der FinFET-Vorrichtung gebildet. Die dielektrische Schicht 220 bedeckt die Epitaxialstruktur 210 und die Rippe 120 um die Epitaxialstruktur 210. Die Rippe 120 kann eine der Rippen 122, 124 in 1D sein, und die Epitaxialstruktur 210 kann eine der epitaxialen Strukturen 150 und 160 sein, die in 1D besprochen sind. Die dielektrische Schicht 220 kann ein Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) sein und kann ein Oxidmaterial oder ein Material mit niedrigem k-Wert enthalten. Die dielektrische Schicht 220 kann zum Beispiel durch einen chemischen Aufdampfungs(CVD)-Verarbeitungsschritt, einen Aufschleuder-Verarbeitungsschritt oder Kombination davon ausgebildet werden. Die dielektrische Schicht 220 dient dazu, leitfähige Strukturelemente zu isolieren, die auf verschiedenen und/oder denselben Schichten ausgebildet sind.
  • Eine Öffnung 222 wird in der dielektrischen Schicht 220 gebildet. In einigen Ausführungsformen gibt es mehrere der Öffnungen, die in der dielektrischen Schicht 220 ausgebildet sind. Die Öffnungen 222 können zum Beispiel Kontaktöffnungen, Durchkontaktierungsöffnungen, Single-Damascene-Öffnungen, Dual-Damascene-Öffnungen oder Kombinationen davon sein. Die Öffnungen 222 können zum Beispiel durch Ausbilden einer (nicht gezeigten) strukturierten Photoresistschicht über der dielektrischen Schicht 220 und Anwenden eines Trockenätz-Verarbeitungsschrittes zum Entfernen von Abschnitten der dielektrischen Schicht 220 zum Definieren der Öffnung 222 unter Verwendung der (nicht gezeigten) strukturierten Photoresistschicht als eine Maske gebildet werden. Es können verschiedene geeignete Trockenätzprozesse verwendet werden. Nach dem Trockenätz-Verarbeitungsschritt wird die (nicht gezeigte) strukturierte Photoresistschicht zum Beispiel durch einen photolithografischen Abtragsprozess entfernt. Ein Teil der Epitaxialstruktur 210 wird auch während des Ausbildens der Öffnung 222 entfernt. Eine Oxidschicht 212 wird auf der Oberfläche der Epitaxialstruktur 210 gebildet, wenn die Epitaxialstruktur 210 frei liegt und mit der Luft reagiert.
  • Wir wenden uns 2B zu, wo ein Abtragsprozess zum Entfernen der auf der frei gelegten Epitaxialstruktur 210 vorhandenen Oxidschicht 212 ausgeführt wird. Der Abtragsprozess kann ein physischer Abtragsprozess sein, wie zum Beispiel ein Sputterprozess. Während des physischen Abtragsprozesses treffen die energetischen Ionen 214 auf den frei gelegten Abschnitt der Epitaxialstruktur 210 und erodieren die Oxidschicht 212 darauf. Die energetischen Ionen 214 können zum Beispiel Argon(Ar)-Ionen, Neon(Ne)-Ionen, Krypton(Kr)- oder Xenon(Xe)-Ionen sein.
  • Partikel der Oxidschicht 212 und der Epitaxialstruktur 210 werden aufgrund des Beschusses mit den energetischen Ionen 214 losgelöst. Die verbleibende Oxidschicht 212 ist nach dem Abtragsprozess aufgebrochen und diskontinuierlich. Das Loslösen der Partikel der Oxidschicht 212 und der Epitaxialstruktur 210 führt zu einer rauen und unregelmäßigen Oberfläche der Epitaxialstruktur 210. In einigen Ausführungsformen werden mehrere Aussparungen R auf der Oberseite der Epitaxialstruktur 210 gebildet. Die Aussparungen R sind nach dem Zufallsprinzip auf der Oberfläche der Epitaxialstruktur 210 angeordnet. Die Dichte der Aussparungen R auf der Oberfläche der Epitaxialstruktur 210 ist ebenso zufällig. Die Tiefe einer jeden der Aussparungen R liegt in einem Bereich von etwa 1,5 nm bis etwa 3,5 nm, und die Tiefendifferenz der Aussparungen R liegt in einem Bereich von etwa 0,5 nm bis etwa 3 nm, was der HF-Leistung beim Erzeugen der energetischen Ionen 214 entspricht. In einigen Ausführungsformen ist die HF-Leistung des Sputterprozesses höher als 500 W, und die Tiefendifferenz der Aussparungen R auf der Epitaxialstruktur 210 liegt in einem Bereich von etwa 1,5 nm bis etwa 3 nm. In einigen Ausführungsformen liegt die HF-Leistung des Sputterprozesses unter 400 W, und die Tiefendifferenz der Aussparungen R liegt in einem Bereich von etwa 0,5 nm bis etwa 1,5 nm. Die Tiefendifferenz einer FinFET-Vorrichtung vom p-Typ ist etwa 2 nm bis etwa 20 nm größer als die des FinFET vom n-Typ, weil die Ätzrate der Epitaxialstruktur vom p-Typ, wie zum Beispiel SiGe, größer ist als die Ätzrate der Epitaxialstruktur vom n-Typ, wie zum Beispiel SiP.
  • Während des Prozesses des physischen Abtrags werden einige der energetischen Ionen 214, wie zum Beispiel Argon(Ar)-Ionen, Neon(Ne)-Ionen, Krypton(Kr)- oder Xenon(Xe)-Ionen, in die Epitaxialstruktur 210 geschleudert und werden in die Epitaxialstruktur 210 eingebettet. Die Verteilung, einschließlich der Tiefe, der Dichte oder der Menge der Ionen 214, die auf der Oberfläche der Epitaxialstruktur 210 vorliegen, ist zufällig und unregelmäßig. Die Verteilung der Ionen 214 kann sich auf die HF-Leistung zum Erzeugen der energetischen Ionen 214 beziehen.
  • Wir wenden uns 2C zu. Die auf der Epitaxialstruktur 210 zurückbleibende Oxidschicht 212 (wie in 2B gezeigt) wird durch Ausführen eines chemischen Abtragsprozesses entfernt. Der chemische Abtragsprozess kann unter Verwendung eines chemischen Gemisches ausgeführt werden, das NF3 und NH3 enthält. Jedoch kann auch eine andere geeignete Chemikalie zum Abtragen der Oxidschicht 212 ohne Zerstören der Epitaxialstruktur 210 in dem chemischen Abtragsprozess verwendet werden.
  • Die Oxidschicht 212 wird durch Ausführen sowohl des physischen Abtragsprozesses als auch des chemischen Abtragsprozesses entfernt. Der physische Abtragsprozess wird dafür verwendet, die Oberfläche der Epitaxialstruktur 210 zu texturieren, wodurch die raue und unregelmäßige Oberfläche der Epitaxialstruktur 210 entsteht. Aussparungen R werden auf der Oberfläche der Epitaxialstruktur 210 gebildet, und eine kleine Menge der Ionen 214 wird während des physischen Abtragsprozesses in die Epitaxialstruktur 210 geschleudert. Die Oberfläche der Epitaxialstruktur 210 wird durch das Vorhandensein der Aussparungen R vergrößert. Der chemische Abtragsprozess wird dafür verwendet, die Oxidschicht 212 zu entfernen. Die Ionen 214 reagieren nicht mit der Chemikalie und sind weiterhin in der Epitaxialstruktur 210 vorhanden, nachdem der chemische Abtragsprozess ausgeführt wurde.
  • Wir wenden uns 2D zu. Eine Metallschicht 230 wird ausgebildet, um an den Seitenwänden und auf den Böden der Öffnung 222 sowie über der dielektrischen Schicht 220 eine Auskleidung zu bilden. In einigen Ausführungsformen kann die Metallschicht 230 eine Metalllegierungsschicht sein. Die Metallschicht 230 enthält Metall zur Verwendung in einer selbstausrichtenden Silicid(Salicid)-Technologie, wie zum Beispiel Titan (Ti), Kobalt (Co), Nickel (Ni), Platin (Pt) oder Wolfram (W). Die Metallschicht 230 wird durch einen Abscheidungsprozess gebildet, wie zum Beispiel einen CVD-Prozess, einen PVD-Prozess oder einen Aufsputterprozess.
  • Eine Sperrschicht 240 wird des Weiteren auf der Metallschicht 230 ausgebildet. Die Sperrschicht 240 kann als eine Sperre fungieren, um zu verhindern, dass ein anschließend ausgebildeter Leiter in die darunterliegende dielektrische Schicht 220 diffundiert. In einigen Ausführungsformen enthält die Sperrschicht 240 Tantal (Ta), Titan (Ti) oder dergleichen. In einigen Ausführungsformen hat die Sperrschicht 240 eine Dicke von etwa 10 Ångström bis etwa 250 Ångström. In einigen Ausführungsformen ist eine kombinierte Dicke der Metallschicht 230 und der Sperrschicht 240 kleiner als etwa 120 Ångström, um ein Spaltausfüllproblem während des anschließenden Öffnungsfüllprozesses zu verhindern. Die Sperrschicht 240 wird unter Verwendung von PVD, CVD, PECVD, LPCVD oder anderer allgemein bekannter Abscheidungstechniken abgeschieden.
  • Wir wenden uns 2E zu. Ein Ausheilungsprozess wird ausgeführt, um ein Silicid 250 auf der Epitaxialstruktur 210 zu bilden. Ein Ausheilungsprozess wird dafür verwendet, den amorphen Silicidfilm in eine widerstandsärmere polykristalline Phase umzuwandeln. Der Salicid-Prozess wird mitunter verwendet, um Silicid-Kontakte zu der Source/Drain-Region zu bilden, um das Problem kritischer Abmessungstoleranzen zu lösen. In einigen Ausführungsformen ist die Metallschicht eine Titanschicht und wird ausgeheilt, um ein Titansilicid 250 zu werden. Der Ausheilungsprozess wird ausgeführt, um eine Ti-reiche Phase mit hohem spezifischem Widerstand zu bilden, und die Dicke des Titansilicids liegt in einem Bereich von etwa 30 Ångström bis etwa 160 Ångström. In einigen Ausführungsformen kann das Titansilicid 250 TiSi2 sein, da die Epitaxialstruktur 210 eine Epitaxialstruktur vom n-Typ ist. In einigen Ausführungsformen kann das Titansilicid 250 TiSiGe sein, da die Epitaxialstruktur 210 eine Epitaxialstruktur vom p-Typ ist.
  • Da die Oberfläche der Epitaxialstruktur 210 texturiert ist und die Aussparungen R auf der Epitaxialstruktur 210 gebildet werden, ist die Grenzfläche zwischen der Epitaxialstruktur 210 und dem Silicid 250 unregelmäßig und rau, und die Oberfläche der Epitaxialstruktur 210, die in Kontakt mit dem Silicid 250 steht, wird dementsprechend vergrößert. Die Ionen 214 aus dem physischen Abtragsprozess bleiben in dem Silicid 250 erhalten. Die Tiefendifferenz an der Grenzfläche zwischen der Epitaxialstruktur 210 und dem Silicid 250 liegt in einem Bereich von etwa 1,5 nm bis etwa 3,5 nm.
  • Wir wenden uns 2F zu. Ein Leiter 260 wird über der Sperrschicht 240 gebildet, um die Öffnung 222 auszufüllen. In einigen Ausführungsformen wird der Leiter 260 als eine Interconnect-Struktur in der dielektrischen Schicht 220 gebildet. In einigen Ausführungsformen wird der Leiter 260 durch einen Abscheidungsprozess gebildet, wie zum Beispiel einen CVD-Prozess, einen PVD-Prozess oder einen Aufsputterprozess. In einigen Ausführungsformen enthält der Leiter 260 Wolfram (W), Kupfer (Cu) oder Kobalt (Co).
  • Der Boden der Metallschicht 230 reagiert mit der Epitaxialstruktur 210 und wird das Silicid 250. Darum ist die verbleibende Metallschicht 230 zwischen der Sperrschicht 240 und der Seitenwand der Öffnung 222 vorhanden und ist nicht zwischen dem Silicid 250 und der Sperrschicht 240 vorhanden. Und zwar steht der Boden der Sperrschicht 240 in direktem Kontakt mit dem Silicid 250, dergestalt, dass der Kontaktwiderstand der Interconnect-Struktur reduziert wird.
  • Der Abschnitt des Leiters 260 über der dielektrischen Schicht 220 wird entfernt. In einigen Ausführungsformen ist der Abtragsprozess ein chemisch-mechanischer Polier(CMP)-Prozess, der ausgeführt wird, um die überschüssigen Abschnitte des Leiters 260, der Sperrschicht 240 und der Metallschicht 230 außerhalb der Öffnung 222 zu entfernen, wodurch die Oberseite der dielektrischen Schicht 220 freigelegt und eine planarisierte Oberfläche erreicht wird.
  • Die Interconnect-Struktur, die den Leiter 260 und das Silicid 250 enthält, wird in der dielektrischen Schicht 230 gebildet und ist mit der Epitaxialstruktur 210 verbunden. Da die Grenzfläche zwischen dem Silicid 250 und der Epitaxialstruktur 210 rau und unregelmäßig wird, wird die Kontaktfläche dazwischen entsprechend vergrößert. Darum wird der Widerstand der Interconnect-Struktur aufgrund der vergrößerten Kontaktfläche reduziert.
  • Wir wenden uns 3 zu, die eine lokale Querschnittsansicht der Interconnect-Struktur einiger anderer Ausführungsformen der Offenbarung ist. Auf der Rippe 120 können sich mehrere der epitaxialen Strukturen 210 befinden. Wie in 2A bis 2F besprochen, werden ein physischer Abtragsprozess und ein chemischer Prozess ausgeführt, um die Oberfläche der epitaxialen Strukturen 210 zu texturieren und die Oxidschicht auf dem frei gelegten Abschnitt der epitaxialen Strukturen 210 zu entfernen. Die verbundenen epitaxialen Strukturen 210 bilden eine bergkuppenartige Oberseite, und die Tiefendifferenz der Oberseite der epitaxialen Strukturen 210 ist größer als die der einzelnen Epitaxialstruktur 210. Zum Beispiel liegt die Tiefendifferenz der Oberseite der epitaxialen Strukturen 210 in einem Bereich von etwa 3 nm bis etwa 25 nm, was der HF-Leistung beim Erzeugen der energetischen Ionen 214 entspricht. In einigen Ausführungsformen ist die HF-Leistung des Sputterprozesses höher als 500 W, und die Tiefendifferenz der Oberfläche der epitaxialen Strukturen 210 liegt in einem Bereich von etwa 15 nm bis etwa 25 nm. In einigen Ausführungsformen liegt die HF-Leistung des Sputterprozesses unter 400 W, und die Tiefendifferenz der Oberfläche der epitaxialen Strukturen 210 liegt in einem Bereich von etwa 3 nm bis etwa 15 nm.
  • Dementsprechend ist die Dicke des Silicids 250 zwischen der Sperrschicht 240 und den epitaxialen Strukturen 210 nicht gleichmäßig, und die Breite der einzelnen epitaxialen Strukturen 210 ist nicht die gleich. Der Unterschied zwischen den benachbarten epitaxialen Strukturen 210 beträgt etwa 3 nm bis etwa 20 nm. Der Unterschied der Dicke des Silicids 250 liegt in einem Bereich von etwa 3 nm bis etwa 25 nm.
  • Die oben beschriebene Interconnect-Struktur ist nicht auf eine Verwendung in einer FinFET-Vorrichtung mit Epitaxialstruktur beschränkt, sondern kann in jeder geeigneten Halbleitervorrichtung mit Silicid-Kontakt verwendet werden. Zum Beispiel kann die oben beschriebene Interconnect-Struktur in einer Nanodrahtkomponente verwendet werden, wie in 4A bis 4F besprochen.
  • Wir wenden uns 4A bis 4F zu. 4A bis 4F sind schematische schräge Ansichten eines Verfahrens zur Herstellung einer Halbleitervorrichtung auf verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wie in 4A zu sehen, beginnt das Verfahren mit einer Halbleiter-auf-Isolator(SOI)-Struktur 310. Die SOI-Struktur 310 enthält ein Halbleitersubstrat 312, eine vergrabene Oxid(BOX)-Schicht 314 und eine SOI-Schicht 316. In einigen Ausführungsformen besteht die SOI-Schicht 316 aus einem Halbleitermaterial, wie zum Beispiel Silizium. Die BOX-Schicht 314 kann Siliziumoxid, Siliziumnitrid oder Siliziumoxynitrid enthalten. Die BOX-Schicht 314 ist zwischen dem Halbleitersubstrat 312 und der SOI-Schicht 316 vorhanden. Genauer gesagt, kann die BOX-Schicht 314 unter der SOI-Schicht 316 und über dem Halbleitersubstrat 312 vorliegen, und die BOX-Schicht 314 kann durch Implantieren eines energiereichen Dotanden in die SOI-Struktur 310 und anschließendes Ausheilen der Struktur, um eine vergrabene Oxidschicht zu bilden, ausgebildet werden. In einigen anderen Ausführungsformen kann die BOX-Schicht 314 vor der Herstellung der SOI-Schicht 316 abgeschieden oder gezüchtet werden. In einigen anderen Ausführungsformen kann die SOI-Struktur 310 unter Verwendung von Waferbondungstechniken ausgebildet werden, wobei ein verbondetes Waferpaar unter Verwendung von Leim, Klebstoffpolymer oder Direktbondung gebildet wird.
  • Wir wenden uns 4B zu. Die SOI-Schicht 316 wird strukturiert, um Kontaktinseln 322, 324, 326 und 328 und Verbindungsstrukturen 332 und 334 zu bilden. Zum Beispiel können die Kontaktinseln 322, 324, 326 und 328 und die Verbindungsstrukturen 332 und 334 unter Verwendung geeigneter Prozesses, wie zum Beispiel Fotolithografie und Ätzen, hergestellt werden. Die Verbindungsstrukturen 332 verbinden die Kontaktinseln 322 und 324. Die Verbindungsstrukturen 334 verbinden die Kontaktinseln 326 und 328. Oder anders ausgedrückt: Mindestens eine der Verbindungsstrukturen 332 kann getrennte Kontaktinseln 322 und 324 auf ihren gegenüberliegenden Seiten haben, und mindestens eine der Verbindungsstrukturen 334 kann getrennte Kontaktinseln 326 und 328 auf ihren gegenüberliegenden Seiten haben.
  • Wir wenden uns 4C zu. Die Verbindungsstrukturen 332 und 334 wurden teilweise entfernt, um erste Nanodrähte 342 und zweite Nanodrähte 344 zu bilden. In einigen Ausführungsformen werden untere Abschnitte der Verbindungsstrukturen 332 und 334 und darunterliegende Abschnitte der BOX-Schicht 314 durch einen isotropen Ätzprozess entfernt, so dass die ersten Nanodrähte 342 als zwischen den Kontaktinseln 322 und 324 aufgehängt gebildet werden und die zweiten Nanodrähte 344 als zwischen den Kontaktinseln 326 und 328 aufgehängt gebildet werden. Das isotrope Ätzen ist eine Form des Ätzens, das keine bevorzugte Richtung enthält. Ein Beispiel eines isotropen Ätzens ist Nassätzen. Der isotrope Ätzprozess bildet Unterschneidungsregionen, über denen die ersten und zweiten Nanodrähte 342 und 344 aufgehängt sind. In einigen Ausführungsformen kann das isotrope Ätzen unter Verwendung einer verdünnten Fluorwasserstoffsäure (DHF) ausgeführt werden. Nach dem isotropen Ätzprozess können die ersten und zweiten Nanodrähte 342 und 344 geglättet werden, um elliptische (und in einigen Fällen zylindrische) Strukturen zu bilden. In einigen Ausführungsformen kann der Glättungsprozess durch einen Ausheilungsprozess ausgeführt werden. Eine beispielhafte Ausheilungstemperatur kann in einem Bereich von etwa 600°C bis etwa 1000°C liegen, und der Wasserstoffdruck in dem Ausheilungsprozess kann in einem Bereich von etwa 7 Torr bis etwa 600 Torr liegen.
  • Wir wenden uns 4D zu. Abstandshalter 352 werden auf gegenüberliegenden Seitenwänden der Dummy-Gate-Materialschicht 362 gebildet, und Abstandshalter 354 werden auf gegenüberliegenden Seitenwänden der Dummy-Gate-Materialschicht 364 gebildet. Das Verfahren zum Ausbilden der Abstandshalter 352 und 354 enthält das Ausbilden einer dielektrischen Schicht und das anschließende Ausführen eines Ätzprozesses zum Entfernen eines Abschnitts der dielektrischen Schicht.
  • Nach der Herstellung der Abstandshalter 352 und 354 kann ein Dotand vom n-Typ in die frei gelegten Abschnitte der ersten Nanodrähte 342 eingearbeitet werden, die neben den Abstandshaltern 352 liegen, um Source/Drain-Verlängerungsregionen vom n-Typ zu bilden. Gleichermaßen kann ein Dotand vom p-Typ in die frei gelegten Abschnitte der zweiten Nanodrähte 344 eingearbeitet werden, die neben den Abstandshalters 354 liegen, um Source/Drain-Verlängerungsregionen vom p-Typ zu bilden. Beispiele eines Dotanden vom p-Typ sind Bor, Aluminium, Gallium und Indium. Beispiele eines Dotanden vom n-Typ sind Antimon, Arsen und Phosphor.
  • In einigen Ausführungsformen werden Source/Drain-Verlängerungsregionen in den ersten Nanodrähten 342 und den zweiten Nanodrähten 344 unter Verwendung eines in-situ dotierten epitaxialen Wachstumsprozesses gebildet, gefolgt von einem Ausheilungsprozess, um den Dotanden von dem in-situ dotierten epitaxialen Halbleitermaterial in die ersten Nanodrähte 342 und die zweiten Nanodrähte 344 zu treiben, um die Verlängerungsregionen bereitzustellen. In einigen Ausführungsformen wird das in-situ dotierte Halbleitermaterial unter Verwendung eines epitaxialen Wachstumsprozesses gebildet. „In-situ dotiert” meint, dass der Dotand während des epitaxialen Wachstumsprozesses, der das halbleiterhaltige Material des in-situ dotierten Halbleitermaterials abscheidet, in das in-situ dotierte Halbleitermaterial eingearbeitet wird. Wenn die chemischen Reaktionsteilnehmer gesteuert werden, so kommen die abscheidenden Atome an der Oberfläche der ersten und zweiten Nanodrähte 342 und 344 und der Kontaktinseln 322, 324, 326 und 328 mit ausreichender Energie an, um sich auf der Oberfläche zu bewegen und sich auf die Kristallanordnung der Atome der Abscheidungsoberfläche auszurichten. Durch das epitaxiale Wachstum werden die Kontaktinseln 322, 324, 326 und 328 und die Abschnitte der ersten Nanodrähte 342 und zweiten Nanodrähte 344, die nicht von den Dummy-Gate-Materialschichten 362 und 364 und den Abstandshaltern 352 und 354 bedeckt sind, dicker.
  • Danach kann eine Ionenimplantierung an den Kontaktinseln 322, 324, 326 und 328 ausgeführt werden, um tiefe Source/Drain-Regionen zu bilden. Die tiefen Source/Drain-Regionen können unter Verwendung einer Ionenimplantierung ausgebildet werden. Während der Ionenimplantierung, bei der die tiefen Source/Drain-Regionen entstehen, können die Abschnitte der Vorrichtung, in denen die Implantierung nicht wünschenswert ist, durch eine Maske, wie zum Beispiel eine Photoresistmaske, geschützt werden. Die tiefen Source/Drain-Regionen in den Kontaktinseln 322 und 324 haben einen Dotanden von gleicher Leitfähigkeit wie die Source/Drain-Verlängerungsregionen in den ersten Nanodrähten 342, wie zum Beispiel einen Dotanden vom n-Typ, aber die tiefen Source/Drain-Regionen in den Kontaktinseln 322 und 324 haben eine höhere Dotandenkonzentration als die Source/Drain-Verlängerungsregionen in den ersten Nanodrähten 342. Gleichermaßen haben die tiefen Source/Drain-Regionen in den Kontaktinseln 326 und 328 einen Dotanden von gleicher Leitfähigkeit wie die Source/Drain-Verlängerungsregionen in den zweiten Nanodrähten 344, wie zum Beispiel einen Dotanden vom p-Typ, aber die tiefen Source/Drain-Regionen in den Kontaktinseln 326 und 328 haben eine höhere Dotandenkonzentration als die Source/Drain-Verlängerungsregionen in den zweiten Nanodrähten 344.
  • Wir wenden uns 4E zu. Eine Zwischenschichtdielektrikum(ILD)-Schicht 370 wird gebildet, um die Dummy-Gate-Materialschichten 362 und 364, die ersten Nanodrähte 342 und die zweiten Nanodrähte 344 zu bedecken. Die ILD-Schicht 370 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, ein dielektrisches Material mit niedriger Dielektrizitätskonstante oder Kombinationen davon enthalten. Die ILD-Schicht 370 kann durch einen Abscheidungsprozess, wie zum Beispiel einen CVD-Prozess, gebildet werden. Anschließend wird ein Abschnitt der ILD-Schicht 370 entfernt, um Oberseiten der Dummy-Gate-Materialschichten freizulegen. Der Abtragsschritt kann das Ausführen eines chemisch-mechanischen Polier(CMP)-Prozesses enthalten. Die Dummy-Gate-Materialschichten werden unter Verwendung geeigneter Prozesse, wie zum Beispiel Nassätzen, weiter entfernt. Nach dem Abtragen der Dummy-Gate-Materialschichten wird ein erster Graben 382 zwischen den Abstandshaltern 352 gebildet, und ein zweiter Graben 384 wird zwischen den Abstandshaltern 354 gebildet, und die ersten und zweiten Gräben 382 und 384 sind räumlich durch die Abstandshalter 352, 354 und die ILD-Schicht 370 voneinander isoliert.
  • Wir wenden uns 4F zu. Gate-Stapel 390 und 392 werden gebildet und füllen die Gräben 382 und 384. Die Gate-Stapel 390 und 392 enthalten jeweils ein Gate-Dielektrikum, das die Nanodrähte umhüllt, eine Gate-Elektrode, die das Gate-Dielektrikum umhüllt, und eine Deckschicht, die die Gate-Elektrode umhüllt.
  • Nach die Halbleitervorrichtung 300 gebildet wurde, werden mehrere Interconnect-Strukturen in der ILD-Schicht 370 gebildet, die mit den Kontaktinseln 322, 324, 326 und 328 verbunden werden. Eine Querschnittsansicht der Interconnect-Struktur und der Kontaktinseln ist in 4 veranschaulicht.
  • Wie in 5 gezeigt, wird eine Interconnect-Struktur 400 in der ILD-Schicht 370 gebildet und steht mit der Kontaktinsel 320 in Kontakt. Die Kontaktinsel 320 kann eine beliebige der Kontaktinseln 322, 324, 326 und 328 sein. Die Interconnect-Struktur 400 enthält eine Metallschicht 410, eine Silicid 420, eine Sperrschicht 430 und einen Leiter 440. Die Details des Herstellens der Interconnect-Struktur 400 sind im Wesentlichen die gleichen wie bei dem in 2A bis 2G beschriebenen Verfahren. Nachdem die Öffnung in der ILD-Schicht 370 gebildet wurde, wird der frei liegende Abschnitt der Kontaktinsel 320 durch Ausführen eines physischen Abtragsprozesses, wie zum Beispiel eines Sputterprozesses, texturiert. Einige der reaktiven Ionen 412 für den Sputterprozess, wie zum Beispiel Ne, Ar, Kr, Xe, bleiben in der Oberfläche der Kontaktinsel 320. Die Metallschicht 410 wird in der Öffnung der ILD-Schicht 370 abgeschieden, und der Boden der Metallschicht reagiert mit der Kontaktinsel 320 und wird Silicid 420. Die Ionen 412 bleiben im Silicid 420. Die Metallschicht 410 ist zwischen der Sperrschicht 430 und der Seitenwand der ILD-Schicht 370 vorhanden und ist nicht zwischen der Sperrschicht 430 und dem Silicid 420 vorhanden. Die Sperrschicht 430 steht in direktem Kontakt mit dem Silicid 420. Der Leiter 440 wird so ausgebildet, dass er die Öffnung ausfüllt.
  • Die Oberfläche der Kontaktregion, wie zum Beispiel der Epitaxialstruktur und der Halbleiterkontaktinsel, wird durch Ausführen eines physischen Abtragsprozesses texturiert. Einige der Ionen, die in dem physischen Abtragsprozess verwendet werden, bleiben in der Kontaktregion. Die Kontaktregion reagiert mit der darauf abgeschiedenen Metallschicht, wodurch ein Silicid dazwischen entsteht. Da die Oberfläche der Kontaktregion texturiert wird, wird die durch das Silicid bereitgestellte Kontaktfläche entsprechend vergrößert, wodurch der Widerstand der Interconnect-Struktur reduziert wird.
  • Gemäß einigen Ausführungsformen der Offenbarung enthält eine Halbleitervorrichtung ein Halbleitersubstrat, eine Kontaktregion, die in dem Halbleitersubstrat vorhanden ist, und ein Silicid, das auf der Kontaktregion vorhanden ist. Die Kontaktregion enthält eine texturierte Oberfläche, und mehrere Sputterrückstände sind zwischen dem Silicid und der Kontaktregion vorhanden.
  • Gemäß einigen anderen Ausführungsformen der Offenbarung enthält eine Interconnect-Struktur ein Silicid, das auf einer Kontaktregion vorhanden ist, einen Leiter, der auf dem Silicid vorhanden ist, und eine Sperrschicht, die zwischen dem Leiter und dem Silicid vorhanden ist. Eine Grenzfläche zwischen der Kontaktregion und dem Silicid wird texturiert, und mehrere Sputterrückstände sind in dem Silicid vorhanden.
  • Gemäß einigen anderen Ausführungsformen der Offenbarung enthält ein Verfahren zum Herstellen einer Interconnect-Struktur Folgendes: Ausbilden einer Öffnung in einer dielektrischen Schicht zum Freilegen eines Abschnitts einer Kontaktregion; Ausführen eines physischen Abtragsprozesses zum Texturieren einer Oberfläche der Kontaktregion; Ausbilden einer Metallschicht auf der texturierten Oberfläche der Kontaktregion; Ausbilden einer Sperrschicht auf der Metallschicht; und Ausführen eines Ausheilungsprozesses, wobei die Metallschicht mit der Kontaktregion reagiert, wodurch ein Silicid zwischen der Kontaktregion und der Sperrschicht entsteht.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat; eine Kontaktregion, die in dem Halbleitersubstrat vorhanden ist, wobei die Kontaktregion eine texturierte Oberfläche umfasst; ein Silicid, das auf der Kontaktregion vorhanden ist; und mehrere Sputterrückstände, die zwischen dem Silicid und der Kontaktregion vorhanden sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Sputterrückstände Argon(Ar)-Ionen, Neon(Ne)-Ionen, Krypton(Kr)- oder Xenon(Xe)-Ionen sind.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Kontaktregion eine Epitaxialstruktur ist.
  4. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die Kontaktregion eine Halbleiter-Kontaktinsel ist.
  5. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei eine Grenzfläche zwischen dem Silicid und der Kontaktregion unregelmäßig ist.
  6. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, die des Weiteren eine dielektrische Schicht umfasst, die auf dem Halbleitersubstrat vorhanden ist, wobei die dielektrische Schicht eine Öffnung umfasst, um einen Abschnitt des Silicids zu freizulegen.
  7. Halbleitervorrichtung nach Anspruch 6, die des Weiteren Folgendes umfasst: einen Leiter, der die Öffnung ausfüllt; und eine Sperrschicht, die auf einer Seitenwand der Öffnung und auf dem Silicid vorhanden ist.
  8. Halbleitervorrichtung nach Anspruch 7, die des Weiteren Folgendes umfasst: eine Metallschicht, die zwischen der Seitenwand der Öffnung und der Sperrschicht vorhanden ist, wobei die Metallschicht nicht zwischen dem Silicid und der Sperrschicht vorhanden ist.
  9. Interconnect-Struktur, die Folgendes umfasst: ein Silicid, das auf einer Kontaktregion vorhanden ist, wobei eine Grenzfläche zwischen der Kontaktregion und dem Silicid texturiert wird, und mehrere Sputterrückstände in dem Silicid vorhanden sind; einen Leiter, der auf dem Silicid vorhanden ist; und eine Sperrschicht, die zwischen dem Leiter und dem Silicid vorhanden ist.
  10. Interconnect-Struktur nach Anspruch 9, wobei die Sputterrückstände Argon(Ar)-Ionen, Neon(Ne)-Ionen, Krypton(Kr)- oder Xenon(Xe)-Ionen umfassen.
  11. Interconnect-Struktur nach Anspruch 9 oder 10, die des Weiteren eine Metallschicht umfasst, wobei die Metallschicht an einer Seitenwand der Sperrschicht vorhanden ist und nicht zwischen dem Silicid und der Sperrschicht vorhanden ist.
  12. Interconnect-Struktur nach Anspruch 11, wobei die Metallschicht aus Titan (Ti), Kobalt (Co), Nickel (Ni), Platin (Pt) oder Wolfram (W) besteht.
  13. Interconnect-Struktur nach einem der Ansprüche 9 bis 12, wobei die Sperrschicht aus Tantal (Ta) oder Titan (Ti) besteht.
  14. Interconnect-Struktur nach einem der Ansprüche 9 bis 13, wobei der Leiter aus Wolfram (W), Kupfer (Cu) oder Kobalt (Co) besteht.
  15. Verfahren zum Herstellen einer Interconnect-Struktur, wobei das Verfahren Folgendes umfasst: Ausbilden einer Öffnung in einer dielektrischen Schicht zum Freilegen eines Abschnitts einer Kontaktregion; Ausführen eines physischen Abtragsprozesses zum Texturieren einer Oberfläche der Kontaktregion; Ausbilden einer Metallschicht auf der texturierten Oberfläche der Kontaktregion; Ausbilden einer Sperrschicht auf der Metallschicht; und Ausführen eines Ausheilungsprozesses, wobei die Metallschicht mit der Kontaktregion reagiert, wodurch ein Silicid zwischen der Kontaktregion und der Sperrschicht entsteht.
  16. Verfahren nach Anspruch 15, wobei der physische Abtragsprozess einen Abschnitt der Oxidschicht auf der Oberfläche der Kontaktregion entfernt, und das Verfahren des Weiteren das Ausführen eines chemischen Abtragsprozesses nach dem physischen Abtragsprozess umfasst, um einen verbleibenden Abschnitt der Oxidschicht zu entfernen.
  17. Verfahren nach Anspruch 15 oder 16, wobei der physische Abtragsprozess mehrere Aussparungen auf der Oberfläche der Kontaktregion bildet.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei der physische Abtragsprozess einen Sputterprozess umfasst.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei der Ausheilungsprozess ausgeführt wird, nachdem die Sperrschicht auf der Metallschicht gebildet wurde.
  20. Verfahren nach einem der Ansprüche 15 bis 19, das des Weiteren Folgendes umfasst: Ausbilden eines Leiters auf der Sperrschicht, und Ausfüllen der Öffnung.
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